CN220855653U - 一种高精度高性能串行通信装置 - Google Patents

Abstract

本实用新型涉及串行通信技术领域，具体提供了一种高精度高性能串行通信装置，包括FPGA芯片和收发器；所述FPGA芯片上集成有全局寄存器、RAM模块和串口通道模块；所述RAM模块包括一个axi_bram_ctrl ip和多个RAM，所述RAM包括发送端RAM空间、接收端RAM空间；所述串口通道模块包括多个串口通道，所述串口通道包括串口寄存器、消息发送器、消息接收器、串口数据处理模块；所述串口数据处理模块包括发送FIFO模块、串口发送模块、接收FIFO模块、串口接收模块；通信装置集高精度高性能于一身，解决了串行通信工作中精度和性能的问题，支持周期和事件消息的发送，实现高精度控制，同时实现在同一串行通道上多个周期消息的配置与发送；通信装置整体性能是提高，更是超越。

Description

一种高精度高性能串行通信装置

技术领域

本实用新型涉及串行通信技术领域，具体涉及一种高精度高性能串行通信装置。

背景技术

已公开的中国专利，公开号为CN202795017U，公开了一种基于FPGA的串行通信分配装置，串行通信分配装置由FPGA芯片构成，特征在于：FPGA芯片的引脚被设置为可与上位机、控制设备相连接的多个通讯端口，FPGA芯片内设置有均与通讯端口数目相等的波特率发生器、接收数据缓冲区、状态寄存器、发送数据缓冲区、控制寄存器、接收控制器和发送控制器，波特率发生器实现不同速率下数据的收发；状态寄存器中包含接收中断标志位RI、发送中断标志位TI；FPGA芯片内还设置有将不同的通讯端口连通的多路模拟开关。本实用新型的通信分配装置，实现了上位机与多个控制设备之间的相互通讯，可进行不同速率下数据的收发。整个装置简单、实用、可靠、稳定，成本低廉，易于实现，适合多种场合、多个节点的串行通信使用。

上述专利提供的装置，无法同时实现在同一串行通道上多个周期消息的配置与发送，不满足市场对于高性能的特性需求。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种高精度高性能串行通信装置，用于解决现有技术中无法同时实现在同一串行通道上多个周期消息的配置与发送的问题。

为实现上述目的及其他相关目的，本实用新型提供一种高精度高性能串行通信装置，包括FPGA芯片和电性连接FPGA芯片的收发器；

所述FPGA芯片上集成有全局寄存器、RAM模块和串口通道模块；

所述全局寄存器用于对板卡全局进行查询与配置；

所述RAM模块包括一个axi_bram_ctrl ip和多个32位输入/输出的RAM，所述RAM包括发送端RAM空间、接收端RAM空间，axi_bram_ctrl ip分别与发送端RAM空间、接收端RAM空间相连接；所述发送端RAM空间用于存入TXCB和TXP；

所述串口通道模块包括与RAM数量相同且独立对应通信的串口通道，所述串口通道包括串口寄存器、消息发送器、消息接收器、串口数据处理模块，消息发送器、消息接收器均与串口寄存器进行数据交互，实现串口寄存器对其他模块的功能控制以及获取各模块当前的相关工作状态；

所述串口数据处理模块包括发送FIFO模块和连接发送FIFO模块的串口发送模块，以及接收FIFO模块和连接接收FIFO模块的串口接收模块；发送FIFO模块、接收FIFO模块同时连接串口寄存器，并且消息发送器连接发送FIFO模块，消息接收器连接接收FIFO模块；

所述FPGA芯片通过发送FIFO模块、接收FIFO模块与收发器进行数据通信。

于本实用新型的一实施例中，多个所述串口通道被配置为不同的消息收发周期时间，所述周期时间的设置范围为10us～4000s，精度为1us。

于本实用新型的一实施例中，所述收发器设置有多个，多个所述收发器能够独立的与FPGA芯片进行数据通信。

于本实用新型的一实施例中，所述收发器上连接有I/O连接器，收发器通过I/O接口接收高速串行差分信号的传输。

于本实用新型的一实施例中，所述FPGA芯片上连接有PCIE连接器，FPGA芯片通过PCIE接口与主机进行高速数据交换。

于本实用新型的一实施例中，所述PCIE连接器上设置有DC-DC转换器，用于转换输出电平。

于本实用新型的一实施例中，所述axi_bram_ctrl ip被设计成一个轴，用于与axis集成的端点从属IP互连以及系统主设备通信到本地块RAM。

于本实用新型的一实施例中，所述FPGA芯片串口通道的波特率被配置为9600bps～10Mbps。

如上所述，本实用新型的高精度高性能串行通信装置，具有以下有益效果：

1、通过在RAM模块中设置多个32位输入/输出的RAM，以及在串口通道模块中设置于RAM数量相同且独立对应通信的串口通道，能够在同一串行通道上支持多个周期消息的配置与发送；并且，多个串口通道被配置为不同的消息收发周期时间，所述周期时间的设置范围为10us～4000s，精度为1us，每个周期消息发送参数支持自定义，提高通信装置的通信精度和通信性能，进而提高通信效果；

2、通过设置多个收发器，能够有效地实现主机与多个控制设备之间的相互通讯，实用性较高；

3、本实用新型提供的通信装置集高精度高性能于一身，解决了串行通信工作中精度和性能的问题，支持周期和事件消息的发送，实现高精度控制，同时实现在同一串行通道上多个周期消息的配置与发送；数据传输波特率支持标准和非标波特率，实现高性能传输；通信装置整体性能是提高，更是超越。

附图说明

图1显示为本实用新型公开的高精度高性能串行通信装置的方框示意图。

图2显示为本实用新型公开的高精度高性能串行通信装置内部结构方框示意图。

图3显示为本实用新型公开的高精度高性能串行通信装置内部结构单个RAM模块配合单个串口通道应用的流程示意图。

元件标号说明

FPGA芯片1；收发器2；全局寄存器3；RAM模块4；串口通道模块5；I/O连接器6；PCIE连接器7；DC-DC转换器8。

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图1至图3。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。

请参阅图1-3，本实用新型提供一种高精度高性能串行通信装置，包括FPGA芯片1和电性连接FPGA芯片1的收发器2，所述FPGA芯片1串口通道的波特率被配置为9600bps～10Mbps，支持标准和非标波特率，实现高速率传输通信。

所述FPGA芯片1上集成有全局寄存器3、RAM模块4和串口通道模块5。

主机通过reg_axi总线对全局寄存器3进行访问并通过全局寄存器3对板卡全局进行查询与配置；所述RAM模块4包括一个axi_bram_ctrl ip和多个32位输入/输出的RAM，所述axi_bram_ctrl ip被设计成一个轴，用于与axis集成的端点从属IP互连以及系统主设备通信到本地块RAM；所述RAM包括发送端RAM空间、接收端RAM空间，axi_bram_ctrl ip分别与发送端RAM空间、接收端RAM空间相连接；所述发送端RAM空间用于存入TXCB和TXP；所述串口通道模块5包括与RAM数量相同且独立对应通信的串口通道，所述串口通道包括串口寄存器、消息发送器、消息接收器、串口数据处理模块，消息发送器、消息接收器均与串口寄存器进行数据交互，实现串口寄存器对其他模块的功能控制以及获取各模块当前的相关工作状态；通过在RAM模块4中设置多个32位输入/输出的RAM，以及在串口通道模块5中设置于RAM数量相同且独立对应通信的串口通道，能够在同一串行通道上支持多个周期消息的配置与发送。

多个所述串口通道被配置为不同的消息收发周期时间，所述周期时间的设置范围为10us～4000s，精度为1us；每个周期消息发送参数支持自定义，提高通信装置的通信精度和通信性能，进而提高通信效果。

所述串口数据处理模块包括发送FIFO模块和连接发送FIFO模块的串口发送模块，以及接收FIFO模块和连接接收FIFO模块的串口接收模块；发送FIFO模块、接收FIFO模块同时连接串口寄存器，并且消息发送器连接发送FIFO模块，消息接收器连接接收FIFO模块；所述FPGA芯片1通过发送FIFO模块、接收FIFO模块与收发器2进行数据通信；数据发送流程如下：

1)主机通过mem_axi访问RAM模块4，向发送端RAM中存入相应的TXCB和TXP；

2)主机通过reg_axi访问串口通道模块5中的串口寄存器，发送相应指令，开始工作；

3)发送控制模块开始工作在100Mhz的系统时钟下开始计数，计数以1us为单位递增，根据TXCB判断当前时间的发送需求；

如需发送，将从有效的TXP中取处需要发送的数据传输到串口寄存器进行发送，并计算出下一次发送时间回写到TXCB相应字段，作为下一次的发送判断条件。再根据TXCB中TXCB_NextTXCBAddr指针指向下一个TXCB的首地址，获取下一组TXCB进行判断；

如无需发送，则直接根据TXCB中TXCB_NextTXCBAddr指针指向下一个TXCB的首地址，获取下一组TXCB进行判断；

4)数据先进入串口寄存器的发送FIFO，串口发送模块检测到发送FIFO有需要发送的数据后，将数值取出，将数据转换成串口发送接口规则的数据时序，通过串口接口发送出去。

5)重复以上操作，实现高精度控制的多周期消息发送。

所述收发器2设置有多个，多个所述收发器2能够独立的与FPGA芯片1进行数据通信；所述收发器2上连接有I/O连接器6，收发器2通过I/O接口接收高速串行差分信号的传输；所述FPGA芯片1上连接有PCIE连接器7，FPGA芯片1通过PCIE接口与主机进行高速数据交换，实现数据加速、并行处理等功能；所述PCIE连接器7上设置有DC-DC转换器8，用于转换输出电平；通过设置多个收发器2，能够有效地实现主机与多个控制设备之间的相互通讯，实用性较高。

综上所述，本实用新型提供的通信装置集高精度高性能于一身，解决了串行通信工作中精度和性能的问题，支持周期和事件消息的发送，实现高精度控制，同时实现在同一串行通道上多个周期消息的配置与发送；数据传输波特率支持标准和非标波特率，实现高性能传输；通信装置整体性能是提高，更是超越。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (8)

1.一种高精度高性能串行通信装置，包括FPGA芯片和电性连接FPGA芯片的收发器；

其特征在于：所述FPGA芯片上集成有全局寄存器、RAM模块和串口通道模块；

所述全局寄存器用于对板卡全局进行查询与配置；

所述RAM模块包括一个axi_bram_ctrl ip和多个32位输入/输出的RAM，所述RAM包括发送端RAM空间、接收端RAM空间，axi_bram_ctrl ip分别与发送端RAM空间、接收端RAM空间相连接；所述发送端RAM空间用于存入TXCB和TXP；

所述串口通道模块包括与RAM数量相同且独立对应通信的串口通道，所述串口通道包括串口寄存器、消息发送器、消息接收器、串口数据处理模块，消息发送器、消息接收器均与串口寄存器进行数据交互；

所述串口数据处理模块包括发送FIFO模块和连接发送FIFO模块的串口发送模块，以及接收FIFO模块和连接接收FIFO模块的串口接收模块；发送FIFO模块、接收FIFO模块同时连接串口寄存器，并且消息发送器连接发送FIFO模块，消息接收器连接接收FIFO模块；

所述FPGA芯片通过发送FIFO模块、接收FIFO模块与收发器进行数据通信。

2.根据权利要求1所述的高精度高性能串行通信装置，其特征在于：多个所述串口通道被配置为不同的消息收发周期时间，所述周期时间的设置范围为10us～4000s，精度为1us。

3.根据权利要求2所述的高精度高性能串行通信装置，其特征在于：所述收发器设置有多个，多个所述收发器能够独立的与FPGA芯片进行数据通信。

4.根据权利要求3所述的高精度高性能串行通信装置，其特征在于：所述收发器上连接有I/O连接器，收发器通过I/O接口接收高速串行差分信号的传输。

5.根据权利要求1所述的高精度高性能串行通信装置，其特征在于：所述FPGA芯片上连接有PCIE连接器，FPGA芯片通过PCIE接口与主机进行高速数据交换。

6.根据权利要求5所述的高精度高性能串行通信装置，其特征在于：所述PCIE连接器上设置有DC-DC转换器，用于转换输出电平。

7.根据权利要求1所述的高精度高性能串行通信装置，其特征在于：所述axi_bram_ctrl ip被设计成一个轴，用于与axis集成的端点从属IP互连以及系统主设备通信到本地块RAM。

8.根据权利要求1所述的高精度高性能串行通信装置，其特征在于：所述FPGA芯片串口通道的波特率被配置为9600bps～10Mbps。