CN213042273U - 二线制串行总线接口转换为单线半双工总线接口的电路 - Google Patents
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Abstract
本实用新型提供一种二线制串行总线接口转换为单线半双工总线接口的电路，采用CPLD控制单元或者模拟开关与原有的二线制串行总线接口进行电路连接。本实用新型提供的二线制串行总线接口转换为单线半双工总线接口的电路，无需额外控制信号，收发切换时间为纳秒级，实现成本低。
Description
技术领域
本实用新型属于电子设备领域，尤其涉及到一种二线制串行总线转换为单线半双工总线接口的电路。
背景技术
电子产品设备内部模块间的控制总线通常传输速率较低，要求IO接口数量尽量简化，减少设备内部走线，单线半双工总线应这种要求而产生，使用1根数据线进行数据交换，具有节省I/O资源，结构简单、成本低廉和便于维护等优点，在实际芯片选型中，大部分芯片没有原生单线半双工总线接口，需要将2线制串口转换成单线半双工总结接口。
实用新型内容
本实用新型的一个目的是提供一种二线制串行总线接口转换为单线半双工总线接口的电路，并提供至少后面将说明的优点。
本实用新型的另一个目的是提供一种二线制串行总线接口转换为单线半双工总线接口的电路，无需额外控制信号，收发切换时间为纳秒级，实现成本低。
本实用新型的技术方案如下：
二线制串行总线接口转换为单线半双工总线接口的电路，其包括：
二线制串行总线接口，其具有CPU_R管脚、CPU_T管脚和TTL管脚；
CPLD控制单元，其具有与所述CPU_R管脚、CPU_T管脚和TTL管脚连接的IO管脚，还具有与外部设备连接的输出端；
上拉电阻，其连接在所述TTL管脚上，所述上拉电阻的电阻值为10KΩ；
其中，
当CPU_T管脚处为高电平，所述TTL管脚处为高电平，所述CPU_R管脚处为低电平时，所述二线制串行总线接口、所述CPLD控制单元和所述外部设备通过TTL管脚和CPU_R管脚连通，即信号接收电路连通；
当CPU_T管脚处为低电平，所述TTL管脚处为低电平，所述CPU_R管脚处为高电平时，所述二线制串行总线接口、所述CPLD控制单元和所述外部设备通过TTL管脚和CPU_T管脚连通，即信号发送电路连通。
二线制串行总线接口转换为单线半双工总线接口的电路，其包括：
二线制串行总线接口，其具有CPU_R管脚、CPU_T管脚和TTL管脚；
模拟开关，其具有与所述CPU_R管脚连通的NO管脚、与所述CPU_T管连通的IN管脚、与所述TTL管脚连接的COM管脚、接地的NC管脚、电源输入V+管脚和GND管脚；
两个上拉电阻，其串联的连接在所述CPU_R管脚和所述TTL管脚之间，每个所述上拉电阻的电阻值为10KΩ；
其中，
当CPU_T管脚处为高电平时，所述COM管脚和NO管脚和CPU_R管脚连通，即信号接收电路连通；
当CPU_T管脚处为低电平时，所述COM管脚和NC管脚和TTL管脚连通，即信号发送电路连通。
本实用新型具有以下有益效果：
CPLD控制单元使用Altera公司的EPM240T100芯片，该产品是一款瞬时上电的非易失性CPLD，采用内嵌FLASH CMOS工艺制程，逻辑单元数为240个，可用IO数为80个，该产品在IO数目、封装尺寸、功耗和性能方面表现优秀。
模拟开关使用Maxim公司的MAX4729芯片，本芯片实现单刀双掷开关功能，采用1.8V至5.5V单电源供电，在2.7V电源线，具有3.5Ω的低导通电阻。
本实用新型的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本实用新型的研究和实践而为本领域的技术人员所理解。
附图说明
图1为本实用新型提供的二线制串行总线接口转换为单线半双工总线接口的电路的一个实施例的结构示意图；
图2为本实用新型提供的二线制串行总线接口转换为单线半双工总线接口的电路的一个实施例中的模拟开关的结构示意图。
具体实施方式
下面结合附图对本实用新型做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不配出一个或多个其它元件或其组合的存在或添加。
本实用新型提供一种二线制串行总线接口转换为单线半双工总线接口的电路，其包括：
二线制串行总线接口，其具有CPU_R管脚、CPU_T管脚和TTL管脚；
CPLD控制单元，其具有与所述CPU_R管脚、CPU_T管脚和TTL管脚连接的IO管脚，还具有与外部设备连接的输出端；
上拉电阻，其连接在所述TTL管脚上，所述上拉电阻的电阻值为10KΩ；
其中，
当CPU_T管脚处为高电平，所述TTL管脚处为高电平，所述CPU_R管脚处为低电平时，所述二线制串行总线接口、所述CPLD控制单元和所述外部设备通过TTL管脚和CPU_R管脚连通，即信号接收电路连通；
当CPU_T管脚处为低电平，所述TTL管脚处为低电平，所述CPU_R管脚处为高电平时，所述二线制串行总线接口、所述CPLD控制单元和所述外部设备通过TTL管脚和CPU_T管脚连通，即信号发送电路连通。
CPU串口发信号空闲时信号为高，表示无发送数据，低电平表示有发送数据。
接收端拉高时认为无数据，拉低表示有接收数据。接收端电平能被通信线路的其他设备拉高或拉低。
单线半双工总线空闲时信号为高，使用CPU串口发信号作为发送使能信号，通过使用CPU串口信号作为切换控制信号实现总线方向的切换，无发送信号时总线处于接收状态，当CPU串口发信号为低时，总线切换成发送状态。通信双方应在协议中约定好数据传输协议，避免出现总线竞争现象。
CPU_R，CPU_T， TTL连接到CPLD芯片的IO管脚即可，无需外围电路，使用CPLD的程序实现如下：
CPU_T值为1时，将TTL电平值赋值给CPU_R.当CPU_T值为0时，将1赋值给CPU_R；
当CPU_T值为0时，将0赋值给TTL，当CPU_T值为1时，置TTL为高阻；
传输线信号TTL端应接10K上拉电阻。
当CPU串口发CPU_T空闲时，电平状态为高，此时，若为数据发送状态，则传输线信号TTL被上拉电阻拉高，发送高电平数据。若传输线信号TTL为接收状态，串口收CPU_R被传输线信号TTL赋值，即将TTL线的电平值传送给CPU_R线；
当CPU串口发CPU_T有数据时，电平状态为低，此时传输线为发送状态，串口收CPU_R为置为高，传输线信号TTL赋值为低。
如图1所示，本实用新型还提供一种二线制串行总线接口转换为单线半双工总线接口的电路，其包括：
二线制串行总线接口，其具有CPU_R管脚、CPU_T管脚和TTL管脚；
模拟开关，如图2所示，其具有与所述CPU_R管脚连通的NO管脚、与所述CPU_T管连通的IN管脚、与所述TTL管脚连接的COM管脚、接地的NC管脚、电源输入V+管脚和GND管脚；
两个上拉电阻，其串联的连接在所述CPU_R管脚和所述TTL管脚之间，每个所述上拉电阻的电阻值为10KΩ；
其中，
当CPU_T管脚处为高电平时，所述COM管脚和NO管脚和CPU_R管脚连通，即信号接收电路连通；
当CPU_T管脚处为低电平时，所述COM管脚和NC管脚和TTL管脚连通，即信号发送电路连通。
模拟开关使用Maxim公司的MAX4729芯片，本芯片实现单刀双掷开关功能，采用1.8V至5.5V单电源供电，在2.7V电源线，具有3.5Ω的低导通电阻。收发切换延时因无需额外信号控制，只取决于模拟开关的器件延迟，模拟开关打开时间Turn-On Time典型值为18ns，关闭时间Turn-Off Time典型值为10ns，CPLD器件切换时间也是ns数量级。
其中各管脚定义如下表所示。
当IN管脚输入电平为低时，COM与NC接通，当IN管脚输入电平为高时，COM与NO接通。
MAX4729芯片IN脚接CPU串口发CPU_T，NO脚接CPU串口收CPU_R，COM脚接传输线信号TTL。
当CPU串口发CPU_T空闲时，此时CPU串口发无信号，电平状态为高，COM与NO接通，即接收电路接通，此时，若为数据发送状态，则传输线信号TTL被上拉电阻拉高，发送高电平数据。若传输线为接收状态，由于CPU_R为输入高阻状态，此时，串口收CPU_R被传输线信号TTL赋值。此时是收状态，此时若发信号，则强制切换到发状态。
当CPU串口发CPU_T有数据时，电平状态为低，COM与NC接通，传输线信号TTL接至GND，此时传输线可以认为是发送状态，发送信号值为低。此时串口收CPU_R悬空，被上拉电阻拉至高。
CPU_T电平变化使收发状态发生改变。
在以往的串口转单线半双工总线的实现中，需要CPU串口发、CPU串口收和方向控制三根信号线。方向控制信号需要严格满足CPU串口发和CPU串口收的时序要求，在发送状态时，需要等待整帧数据发送完成后，才能切换成接收状态，在接收状态开始前必须提前切换成接收状态，这对程序实现和移植增加了难度，特别是在非实时性操作系统中问题尤为严重。
本实用新型提供的二线制串行总线接口转换为单线半双工总线接口的电路，实现了数据切换无需额外控制信号，实现的技术细节无需用户关注，代码移植后不会影响时序，收发切换时间为纳秒级，实现成本较低。
尽管本实用新型的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。
Claims (2)
1.二线制串行总线接口转换为单线半双工总线接口的电路，其特征在于，包括：
二线制串行总线接口，其具有CPU_R管脚、CPU_T管脚和TTL管脚；
CPLD控制单元，其具有与所述CPU_R管脚、CPU_T管脚和TTL管脚连接的IO管脚，还具有与外部设备连接的输出端；
上拉电阻，其连接在所述TTL管脚上，所述上拉电阻的电阻值为10KΩ；
其中，
当CPU_T管脚处为高电平，所述TTL管脚处为高电平，所述CPU_R管脚处为低电平时，所述二线制串行总线接口、所述CPLD控制单元和所述外部设备通过TTL管脚和CPU_R管脚连通，即信号接收电路连通；
当CPU_T管脚处为低电平，所述TTL管脚处为低电平，所述CPU_R管脚处为高电平时，所述二线制串行总线接口、所述CPLD控制单元和所述外部设备通过TTL管脚和CPU_T管脚连通，即信号发送电路连通。
2.二线制串行总线接口转换为单线半双工总线接口的电路，其特征在于，包括：
二线制串行总线接口，其具有CPU_R管脚、CPU_T管脚和TTL管脚；
模拟开关，其具有与所述CPU_R管脚连通的NO管脚、与所述CPU_T管连通的IN管脚、与所述TTL管脚连接的COM管脚、接地的NC管脚、电源输入V+管脚和GND管脚；
两个上拉电阻，其串联的连接在所述CPU_R管脚和所述TTL管脚之间，每个所述上拉电阻的电阻值为10KΩ；
其中，
当CPU_T管脚处为高电平时，所述COM管脚和NO管脚和CPU_R管脚连通，即信号接收电路连通；
当CPU_T管脚处为低电平时，所述COM管脚和NC管脚和TTL管脚连通，即信号发送电路连通。
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| CN202021618628.5U CN213042273U (zh) | 2020-08-06 | 2020-08-06 | 二线制串行总线接口转换为单线半双工总线接口的电路 |
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| CN (1) | CN213042273U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114295120A (zh) * | 2021-11-24 | 2022-04-08 | 华中光电技术研究所（中国船舶重工集团公司第七一七研究所） | 一种星敏感器 |
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2020
- 2020-08-06 CN CN202021618628.5U patent/CN213042273U/zh active Active
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