CN115087200A - 高速连接器的pcb优化方法及系统 - Google Patents
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Abstract
本申请提供一种高速连接器的PCB优化方法，应用于高速连接器的PCB技术领域，包括：将高速连接器与焊盘接触点处的走线加宽；将高速连接器外围处的细线与粗线渐变过渡；将L3层到底层的禁布区加宽。与现有技术相比，本申请通过上述三个方面的优化，使得通道在0GHz到67GHz范围内的插入回损能够平滑，回波损耗能够实现在0‑67GHz内小于‑14分贝。
Description
技术领域
本申请涉及高速连接器的PCB技术领域，具体涉及一种高速连接器的PCB优化方法及系统。
背景技术
随着新产品、新技术的发展应用，新一代高速技术已经开始普及，射频的应用已经提高至77GHz，甚至更高频率的应用。目前的高速串行器和解串器(Serializer-Deserializer，Serdes)信号也发展到224Gbps的四电平脉冲幅度调制(4-Level PulseAmplitude Modulation，PAM4)，基频达到了56GHz。在通道性能设计时我们需要关注更高的频率带宽。
目前在通道设计时，使用如图1所示的叠层结构，叠层中顶层(Top层)和L2层采用的是5密耳(mil)的芯板(core)厚度的罗杰斯3003(RO3003)材料。我们常用的印制电路板(Printed Circuit Board，PCB)设计方式如图1所示，设计时考虑到了阻抗连续性，一方面进行了焊盘周围的铜皮挖空，如图2中的5处为top层的禁布区，7为L2层的禁布区，8为L3层及L3到底层(bottom层)的禁布区。另一方面，也调整了走线宽度来满足阻抗连续性，如图2中的6处，为了阻抗匹配进行的走线变窄。对应的测试结果如图3。可以看到，虽然这种方式能够实现阻抗连续性，在40GHz内实现了损耗平滑，但是在40GHz以上的频率段，很容易出现插入损耗振荡以及回波损耗超标的情况。
因此，需要一种新的解决40GHZ以上的频率段的插入损耗振荡以及回波损耗超标的技术方案。
发明内容
有鉴于此，本说明书实施例提供一种高速连接器的PCB优化方法及系统，针对高速连接器与PCB联合使用的场景，解决了在40GHZ以上的频率段，出现的插入损耗振荡以及回波损耗超标的问题。
本说明书实施例提供以下技术方案：
本说明书实施例提供一种高速连接器的PCB优化方法，包括：
将高速连接器与焊盘接触点处的走线加宽；
将高速连接器外围处的细线与粗线渐变过渡；
将L3层到底层的禁布区加宽。
在一种可选的实施方式中，将高速连接器与焊盘接触点处的走线加宽中，粗线到细线为渐变过渡。
在一种可选的实施方式中，L3层的禁布区宽度大于L2层的禁布区宽度。
在一种可选的实施方式中，L2层的禁布区宽度为44mil。
在一种可选的实施方式中，L3层的禁布区宽度大于或者等于60mil。
本说明书实施例还提供一种高速连接器的PCB优化系统，包括：
模块1：将高速连接器与焊盘接触点处的走线加宽；
模块2：将高速连接器外围处的细线与粗线渐变过渡；
模块3：将L3层到底层的禁布区加宽。
在一种可选的实施方式中，模块1中，粗线到细线为渐变过渡。
在一种可选的实施方式中，L3层的禁布区宽度大于L2层的禁布区宽度。
在一种可选的实施方式中，L2层的禁布区宽度为44mil。
在一种可选的实施方式中，L3层的禁布区宽度大于或者等于60mil。
与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：本申请实现了高频的能量收敛问题，使得通道在40GHz到67GHz范围内的插入回损也能够平滑，回波损耗能够实现在0-67GHz内小于-14dB。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请中的一种高速连接器的叠层的结构示意图；
图2是本申请中的一种高速连接器的PCB的结构示意图；
图3a是本申请中的一种插入损耗的示意图；
图3b是本申请中的一种回波损耗的示意图；
图4是本申请中的另一种高速连接器的PCB的结构示意图；
图5a是本申请中的另一种插入损耗的示意图；
图5b是本申请中的另一种回波损耗的示意图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践。
目前在通道设计时，使用的叠层的结构如图1所示，图1中提供了PCB各个层(Layer)的名称、材料信息(Information，Info)和对应的铜厚(Thickness)，可以看出，Top层和L2层采用的材料是5.000mil的芯板(Core)厚度的罗杰斯3003材料(RO3003)，其中，5mil等于0.127mm，Top层的铜厚为0.5oz+Plating，其中，0.5oz+Plating是指0.5oz的基铜进行电镀，电镀完外层铜厚大约在1.6mil左右，L2层的铜厚为0.5盎司(Oz)，L2层与L3层之间的结构依次使用的是半固化片(Prepreg，PP)、光板(GB，用于填充PCB板的厚度)和PP，L3和底(Bottom，BOT)层采用的是5.000mil芯板厚度的RO3003材料，L3层的铜厚为0.5Oz，BOT层的铜厚为0.5+Plating。
基于上述叠层结构，目前常用的PCB设计方式如图2所示，包括：Top层的设计1、L2层的设计2、L3层以及L3层到Bottom层的所有层设计3、过孔4、高速连接器焊盘到Top层铜皮的避让5、信号线6、L2层上高速连接器焊盘底下的禁布区7、L3层以及L3层到Bottom层的所有层上高速连接器焊盘底下的禁布区8、Top层的铜皮9、L3层的铜皮10和L3层以及L3层到Bottom层的所有层上的铜皮11，其中，L2层上高速连接器焊盘底下的禁布区7的直径为44mil，L3层以及L3层到Bottom层的所有层上高速连接器焊盘底下的禁布区8的直径为44mil；在进行PCB设计时考虑到了阻抗连续性的问题，一方面进行了焊盘周围的铜皮挖空，如图2中的高速连接器焊盘到Top层铜皮的避让5为Top层的禁布区，L2层上高速连接器焊盘底下的禁布区7为L2层的禁布区，L3层以及L3层到Bottom层的所有层上高速连接器焊盘底下的禁布区8为L3层及L3层到bottom层的禁布区。另一方面，也调整了走线宽度来满足阻抗连续性，如图2中的信号线6处，为了阻抗匹配进行的走线变窄，对图2中的设计的测试结果如图3a和图3b所示，图3a的横轴为频率(frequency，freq)，单位为GHZ，纵轴为插入损耗，单位为分贝(dB)其中，S(36,35)是指端口36和端口35处的散射参数(Scatter Parameters，S参数)，图3b的横轴为频率(frequency，freq)，单位为GHZ，纵轴为回波损耗，单位为分贝(dB)，其中，S(35,35)是指端口35和端口35处的S参数，图3a中的S1表示在此处出现插入损耗振荡，图3b中的S2表示在此处出现回波损耗振荡，其中，图3b中的m75和m76表示在此处可以读出对应的频率和回波损耗，分别为：m75处的freq＝34.62GHZ，dB(S(35,35))＝10.107；m76处的freq＝47.69GHZ，dB(S(35,35))＝9.290。从图3a和图3b中可以看出图2中PCB的设计虽然能够实现阻抗连续性，在40GHZ以内实现损耗平滑，但是在40GHZ以上的频段，很容易出现插入损耗振荡以及回波损耗振荡的情况。
有鉴于此，发明人通过对各类网站、网页结构及其页面信息，以及对各种提取方案进行深入研究及改进探索，发现可以对PCB的设计进行进一步地优化，已解决上述的在40GHZ以上的频段，很容易出现插入损耗振荡以及回波损耗振荡的问题。
基于此，本说明书实施例提出了一种处理方案：如图4所示，将高速连接器与焊盘接触点处的走线加宽、将高速连接器外围处的细线与粗线的过渡处设计为渐变过渡以及将L3层到Bottom层的禁布区直径加大，以实现高频的能量收敛问题，使得通道在40GHz到67GHz范围内的插入回损也能够平滑，回波损耗能够实现在0-67GHz内小于-14dB。
以下结合附图，说明本申请各实施例提供的技术方案。
如图4所示，本说明书实施例提供一种高速连接器的PCB优化方法，包括：将高速连接器与焊盘接触点处的走线12加宽；将高速连接器外围处的细线与粗线渐变过渡13；将L3层到底层的禁布区8加宽。
具体地，在将高速连接器与焊盘接触点处的走线加宽中，粗线到细线为渐变过渡。
优选地，L3层的禁布区宽度大于L2层的禁布区宽度。
本申请中对于L3层的禁布区宽度大于L2层的禁布区宽度的程度不做限制，可以根据具体情况进行说明，优选地，可以设置L3层的禁布区宽度比L2层的禁布区宽度大16mil，即L2层的禁布区宽度为44mil，L3层的禁布区宽度为60mil。
在本申请中L2层的禁布区宽度为44mil，根据不同的叠层，挖空尺寸有细微差别，禁布区宽度也对应的有细微差别，L3层的禁布区宽度可以比L2层的禁布区宽度大16mil及以上，L3层的禁布区宽度大于或者等于60mil。
在一种可选的实施方式中，将高速连接器与焊盘接触点处的走线加宽，减小由于L2层禁布区后引起的Top层走线的阻抗不连续，同时，粗线到细线设计为渐变过渡；在高速连接器外围处的细线与粗线过渡处增加渐变过渡；将L3层到Bottom层的禁布区加大，比L2层的禁布区的直径大16mil或者更大，使得信号不再参考L3层以及L3层以下的层面。将回流路径全部集中在Top层和L2层上。
本申请在常规的优化措施上增加了三个细节优化，从而实现了高频的能量收敛问题，使得通道在40GHz到67GHz范围内的插入回损也能够平滑，回波损耗能够实现在0-67GHz内小于-14dB。具体地测试结果如图5a和图5b所示，图5a的横轴为频率(frequency，freq)，单位为GHZ，纵轴为插入损耗，单位为分贝(dB)其中，S(34,33)是指端口34和端口33处的S参数，图5b的横轴为频率(frequency，freq)，单位为GHZ，纵轴为回波损耗，单位为分贝(dB)，其中，S(33,33)是指端口33和端口33处的S参数，其中，图5b中的m78和m79表示在此处可以读出对应的频率和回波损耗，分别为：m78处的freq＝47.01GHZ，dB(S(33,33))＝15.151；m79处的freq＝41.06GHZ，dB(S(33,33))＝14.867。从图5a和图5b中可以看出S1处的插入损耗振荡和S2处的回波损耗振荡的问题都得到了解决，即解决了40GHz以上的插入损耗振荡以及回波损耗超标问题，提高了测试通道的性能，满足高速连接器的高频信号对PCB的通道要求，为目前以及未来的高速、高频应用场景提供了技术支持。
可知的是，本申请提供的优化方法在其他层叠结构中也同样适用，不限于本申请中描述的叠层方案。
本说明书实施例还提供一种高速连接器的PCB优化系统，包括：
模块1：将高速连接器与焊盘接触点处的走线加宽。
其中，模块1中，粗线到细线为渐变过渡。
模块2：将高速连接器外围处的细线与粗线渐变过渡。
模块3：将L3层到底层的禁布区加宽。
具体地，L3层的禁布区宽度大于L2层的禁布区宽度。
优选地，L2层的禁布区宽度为44mil，L3层的禁布区宽度大于或者等于60mil。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的产品实施例而言，由于其与方法是对应的，描述比较简单，相关之处参见系统实施例的部分说明即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种高速连接器的PCB优化方法，其特征在于，包括：
将所述高速连接器与焊盘接触点处的走线加宽；
将所述高速连接器外围处的细线与粗线渐变过渡；
将L3层到底层的禁布区加宽。
2.根据权利要求1所述的高速连接器的PCB优化方法，其特征在于，所述将所述高速连接器与焊盘接触点处的走线加宽中，粗线到细线为渐变过渡。
3.根据权利要求1所述的高速连接器的PCB优化方法，其特征在于，所述L3层的禁布区宽度大于L2层的禁布区宽度。
4.根据权利要求3所述的高速连接器的PCB优化方法，其特征在于，所述L2层的禁布区宽度为44mil。
5.根据权利要求1所述的高速连接器的PCB优化方法，其特征在于，所述L3层的禁布区宽度大于或者等于60mil。
6.一种高速连接器的PCB优化系统，其特征在于，包括：
模块1：将所述高速连接器与焊盘接触点处的走线加宽；
模块2：将所述高速连接器外围处的细线与粗线渐变过渡；
模块3：将L3层到底层的禁布区加宽。
7.根据权利要求6所述的高速连接器的PCB优化系统，其特征在于，所述模块1中，粗线到细线为渐变过渡。
8.根据权利要求6所述的高速连接器的PCB优化系统，其特征在于，所述L3层的禁布区宽度大于L2层的禁布区宽度。
9.根据权利要求8所述的高速连接器的PCB优化系统，其特征在于，所述L2层的禁布区宽度为44mil。
10.根据权利要求6所述的高速连接器的PCB优化系统，其特征在于，所述L3层的禁布区宽度大于或者等于60mil。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307578A (ja) * | 1994-05-13 | 1995-11-21 | Oki Electric Ind Co Ltd | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
| WO2008050181A1 (en) * | 2006-10-23 | 2008-05-02 | Fci | Interconnection system |
| CN101365291A (zh) * | 2007-03-23 | 2009-02-11 | 华为技术有限公司 | 印制线路板及其设计方法以及一种终端产品主板 |
| CN111010804A (zh) * | 2019-12-16 | 2020-04-14 | 上海泽丰半导体科技有限公司 | 一种高速连接器的pcb及其优化方法和系统 |
| JP2020135463A (ja) * | 2019-02-20 | 2020-08-31 | Ｎｅｃプラットフォームズ株式会社 | 設定装置、設定方法及び設定プログラム |
| CN212851173U (zh) * | 2020-08-31 | 2021-03-30 | 深圳市一博科技股份有限公司 | 一种减少高电压对板内信号影响的pcb结构 |
| CN112911788A (zh) * | 2020-12-25 | 2021-06-04 | 广州朗国电子科技有限公司 | 一种高速信号走线的阻抗优化方法、结构及一种pcb |
| CN113947056A (zh) * | 2021-10-29 | 2022-01-18 | 苏州浪潮智能科技有限公司 | 一种差分走线设计方法及差分线 |
-
2022
- 2022-06-17 CN CN202210690393.8A patent/CN115087200B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307578A (ja) * | 1994-05-13 | 1995-11-21 | Oki Electric Ind Co Ltd | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
| WO2008050181A1 (en) * | 2006-10-23 | 2008-05-02 | Fci | Interconnection system |
| CN101365291A (zh) * | 2007-03-23 | 2009-02-11 | 华为技术有限公司 | 印制线路板及其设计方法以及一种终端产品主板 |
| JP2020135463A (ja) * | 2019-02-20 | 2020-08-31 | Ｎｅｃプラットフォームズ株式会社 | 設定装置、設定方法及び設定プログラム |
| CN111010804A (zh) * | 2019-12-16 | 2020-04-14 | 上海泽丰半导体科技有限公司 | 一种高速连接器的pcb及其优化方法和系统 |
| CN212851173U (zh) * | 2020-08-31 | 2021-03-30 | 深圳市一博科技股份有限公司 | 一种减少高电压对板内信号影响的pcb结构 |
| CN112911788A (zh) * | 2020-12-25 | 2021-06-04 | 广州朗国电子科技有限公司 | 一种高速信号走线的阻抗优化方法、结构及一种pcb |
| CN113947056A (zh) * | 2021-10-29 | 2022-01-18 | 苏州浪潮智能科技有限公司 | 一种差分走线设计方法及差分线 |
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| TA01 | Transfer of patent application right | ||
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