CN115084269A - 一种半导体器件 - Google Patents

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陈莉芬
魏宏宇
马小波
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Abstract

本申请提供了一种半导体器件，涉及半导体技术领域。该半导体器件包括导电底板、位于导电底板上或导电底板内的绝缘层、位于绝缘层上的阻挡层；以及位于阻挡层上的接触板；其中，接触板与导电底板之间形成电容，且绝缘层与阻挡层共同作为电容的介质层。本申请提供的半导体器件具有能够对接触板形成的电容进行利用的优点。

Description

一种半导体器件
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件。
背景技术
目前，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)器件一般采用接触板来做减小表面场，进而提升器件性能。
一般而言，接触板会设置于SAB(Salicide blocked)阻挡层上，因此会形成电容。但这些电容由于击穿电压较低或密度较小等原因，导致无法被利用。并且，在一些应用场景中，因接触板形成的电容还可能对MOS器件的性能造成一定影响。
综上，现有技术中存在因接触板形成的电容可能对MOS器件的性能造成影响且无法被利用的问题。
发明内容
本申请的目的在于提供一种半导体器件，以解决现有技术中存在的因接触板形成的电容可能对MOS器件的性能造成影响且无法被利用的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种半导体器件，所述半导体器件包括：
导电底板；
位于所述导电底板上或至少部分位于所述导电底板内的绝缘层；
位于所述绝缘层上的阻挡层；以及
位于所述阻挡层上的接触板；其中，所述接触板与所述导电底板之间形成电容，且所述绝缘层与所述阻挡层共同作为所述电容的介质层。
可选地，所述绝缘层包括减小表面场氧化层、场板氧化层或浅沟槽隔离层中的至少一种。
第二方面，本申请实施例还提供了一种半导体器件，所述半导体器件包括：
导电底板；
位于所述导电底板上或至少部分位于所述导电底板内的绝缘层；
位于所述绝缘层上的多晶硅层；
位于所述多晶硅层上的阻挡层；以及
位于所述阻挡层上的接触板；其中，
所述接触板与所述多晶硅层之间形成第一电容，且所述阻挡层作为所述第一电容的介质层；所述多晶硅层与所述导电底板之间形成第二电容，且所述绝缘层作为所述第二电容的介质层。
可选地，所述绝缘层包括减小表面场氧化层、场板氧化层或浅沟槽隔离层中的至少一种。
可选地，所述接触板的数量为多个；所述多晶硅层的数量为一个或多个；其中，
当所述多晶硅层的数量为一个时，所述多晶硅层与所述导电底板等大；
当所述多晶硅层的数量为多个时，多个所述多晶硅层位于同一平面上，且每个所述多晶硅层与一个所述接触板形成第一电容。
可选地，所述接触板的数量为多个；所述多晶硅层的数量为一个；其中，
位于中间的接触板与所述多晶硅层电连接，位于边沿的接触板与所述导电底板电连接。
可选地，位于中间的接触板与所述多晶硅层电连接并连接至第一电位，位于边沿的接触板与所述导电底板电连接并连接至第二电位。
可选地，所述多晶硅层的数量为多个时，多个所述多晶硅层位于同一平面上，且每个所述接触板位于一个所述多晶硅层上；其中，
位于中间的接触板与位于边沿的多晶硅层电连接，位于边沿的接触板与位于中间的多晶硅层电连接。
可选地，位于中间的接触板与位于边沿的多晶硅层电连接并连接至第一电位，位于边沿的接触板与位于中间的多晶硅层电连接并连接至第二电位。
可选地，所述多晶硅层的数量为多个时，多个所述多晶硅层位于同一平面上，且每个所述接触板位于一个所述多晶硅层上，所述导电底板包括多个导电区，每个所述多晶硅层均位于一个导电区上的；其中，
位于中间的接触板分别与位于边沿的所述多晶硅层、位于中间的导电区电连接，位于边沿的接触板分别与位于中间的所述多晶硅层、位于边沿的导电区电连接。
可选地，位于中间的接触板分别与位于边沿的所述多晶硅层、位于中间的导电区电连接并连接至第一电位，位于边沿的接触板分别与位于中间的所述多晶硅层、位于边沿的导电区电连接并连接至第二电位。
第三方面，本申请实施例还提供了一种半导体器件，所述半导体器件包括：
绝缘底板；
多个位于所述绝缘底板上的多晶硅层；
位于每个所述多晶硅层上的接触板；其中，
位于中间的所述接触板与位于边沿的多晶硅层电连接，位于边沿的所述接触板与位于中间的所述多晶硅层电连接。
可选地，位于中间的所述接触板与位于边沿的多晶硅层电连接并连接至第一电位，位于边沿的所述接触板与位于中间的所述多晶硅层电连接并连接至第二电位。
可选地，所述半导体器件还包括阻挡层，所述阻挡层位于所述多晶硅层与所述接触板之间。
相对于现有技术，本申请实施例具有以下有益效果：
本申请实施例提供了一种半导体器件，该半导体器件包括导电底板、位于导电底板上或导电底板内的绝缘层、位于绝缘层上的阻挡层；以及位于阻挡层上的接触板；其中，接触板与导电底板之间形成电容，且绝缘层与阻挡层共同作为电容的介质层。由于本申请在现有技术中的基础上增加了绝缘层，使得因接触板形成的电容中，绝缘层的厚度增加，进而使得电容的击穿电压提高，可对该电容直接进行利用。因此，可将传统的MOS器件作为电容器件使用。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为现有技术中LDMOS的剖面示意图。
图2为图1的简化示意图。
图3为本申请实施例提供的第一种半导体器件的剖面示意图。
图4为本申请实施例提供的第二种半导体器件的剖面示意图。
图5为本申请实施例提供的第三种半导体器件的剖面示意图。
图6为本申请实施例提供的第四种半导体器件的剖面示意图。
图7为本申请实施例提供的第五种半导体器件的剖面示意图。
图8为本申请实施例提供的第六种半导体器件的剖面示意图。
图9为本申请实施例提供的第七种半导体器件的剖面示意图。
图10为本申请实施例提供的接触板的俯视图。
图11为本申请实施例提供的第八种半导体器件的剖面示意图。
图12为本申请实施例提供的第九种半导体器件的剖面示意图。
图13为本申请实施例提供的图12的等效示意图。
图14为本申请实施例提供的第十种半导体器件的剖面示意图。
图中：
100-半导体器件；110-导电底板；120-绝缘层；130-阻挡层；140-接触板；150-接触金属；160-多晶硅层；170-绝缘底板。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，现有技术中，MOS器件一般采用接触板来做减小表面场，进而提升器件性能。例如，请参阅图1，图1示出了现有技术中一种LDMOS(laterally-diffusedmetal-oxide semiconductor，横向双扩散金属氧化物半导体)的剖面示意图，由图可知，接触板位于SAB阻挡层上，在此基础上，因此接触板与底部导电区域之间会形成电容，该电容以SAB阻挡层作为介质。
请参阅图2，图2示出了图1中的简化示意图，其中，在每个接触板上还设置有接触金属，且接触与下方导电区域之间形成了如图右侧所示的电容。
然而，SAB阻挡层本身为以一薄膜介质，因此绝缘层的厚度相对较薄，同时电容密度也不高，因此难以对该电容直接利用。
有鉴于此，本申请提供了一种半导体器件100，通过提升电容的击穿电压或增大电容密度的方式，达到对接触板形成的电容进行利用的目的。
下面对本申请提供的半导体器件100进行示例性说明：
作为一种可选的实现方式，该半导体器件100包括导电底板110、位于导电底板110上或导电底板110内的绝缘层120、位于绝缘层120上的阻挡层130以及位于阻挡层130上的接触板140。其中，接触板140与导电底板110之间形成电容，且绝缘层120与阻挡层130共同作为电容的介质层。
可以理解地，与图2所示的传统结构相比，本申请提供的半导体器件100由于在接触板140形成的电容中，增加了绝缘层120作为介质层，使得介质层的厚度增大，而介质层的厚度与电容的击穿电压关联，当介质层的厚度提升时，电容的击穿电压提升，进而达到了提升电容的击穿电压的目的，使得能够对该电容进行利用，进而将传统的MOS器件作为电容器进行使用。
在第一种实现方式中，请参阅图3，绝缘层120可以采用减小表面场氧化层(Resurfoxide)。其中，本申请所述的导电底板110可以为AA板(Active area，有源区)。
可以理解地，在制作过程中，可以先沿有源区生长减小表面场氧化物，并刻蚀出沟槽，以形成多个独立的减小表面场氧化层，如图3中示出了3个独立的减小表面场氧化层，当然地，该数量仅为示意，在实际制作中，会做出多个独立的减小表面场氧化层，例如50个、100个等。然后沿减小表面场氧化层的表面制作SAB阻挡层130，并继续对阻挡层130进行刻蚀，接着沿阻挡层130的表面制作接触板140与接触金属150，进而形成如图3所示的结构。
在第二种实现方式中，请参阅图4，绝缘层120可以采用场板氧化层，例如，场板氧化层可以为SiO2层，并且，接触板140与导电底板110之间包括SAB阻挡层130与场板氧化层两层介质层，在垂直方向上形成电容。可以理解地，接触板140作为电容的上极板，导电底板110作为电容的下极板。
在实际制作工艺中，可通过炉管氧化工艺制作场板氧化层，由于炉管氧化工艺为常规工艺，因此不对此进行赘述，在制作场板氧化层后，接着可以在场板氧化层的表面制作SAB阻挡层130，并沿SAB阻挡层130的表面制作接触板140与接触金属150。
在第三种实现方式中，请参阅图5，绝缘层120也可以为浅沟槽隔离层，可以理解的，其结构与图4中结构相似，但采用不同工艺制作。在制作浅沟槽隔离层时，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于与硅隔离。其中，沉积的氧化物可以为SiO2，在此不做限定。
可以理解地，通过上述三种实现方式，可以实现增加介质层的厚度，达到提升电容的击穿电压的效果，进而可以对电容进行正常利用。
当需要对电容进行利用时，除了提升电容的击穿电压，使电容的稳定性更强以外，还可以提升器件中电容的密度，进而实现小型化。
在此基础上，作为一种实现方式，请参阅图6，半导体器件100包括：导电底板110、位于导电底板110上或导电底板110内的绝缘层120、位于绝缘层120上的多晶硅层160、位于多晶硅层160上的阻挡层130以及位于阻挡层130上的接触板140。其中，接触板140与多晶硅层160之间形成第一电容，且阻挡层130作为第一电容的介质层；多晶硅层160与导电底板110之间形成第二电容，且绝缘层120作为第二电容的介质层。
即本申请中，通过在图3或图4所示实施例的基础上增加多晶硅层160的方式，可以在达到增加电容数量的效果，进而达到了增大电容密度的目的。其中，有图6可知，在竖直方向上，接触板140与多晶硅层160之间形成第一电容，此时接触板140为电容的上极板，多晶硅层160为电容的下极板。并且，多晶硅层160与所述导电底板110之间形成第二电容，此电容中，多晶硅层160作为上极板，的导电底板110作为下极板。
可以理解地，在该实现方式中，竖直方向上形成了第一电容与第二电容，进而能够在不改变占用面积的基础上，实现在单位面积内，电容的数量翻倍的效果，提升电容密度，进而可将MOS器件中的电容进行利用。
作为一种实现方式，如图7所示，绝缘层120可以采用浅沟槽隔离层，通过淀积、图形化、刻蚀、淀积氧化物的工艺形成浅沟槽隔离层。并且，接触金属150与导电底板110之间连接，保证了接触金属150与导电底板110之间为等电位，二者之间不会存在电容。
当然地，请参阅图8，绝缘层120也可采用减小表面场氧化层或场板氧化层，在此不做赘述。在此，需要说明的是，当绝缘层120为减小表面场氧化层或场板氧化层时，其可以之间在导电底板110上制作生成，绝缘层120位于导电底板110上；而当绝缘层120为浅沟槽隔离层时，则需要在导电底板110上进行刻蚀挖槽，此时绝缘层120的部分或全部位于导电底板110内。
需要说明的是，在上述示例中，接触板140的数量为多个。如图8中，示出了3个接触板，但在实际应用中，接触板140的个数根据实际需要灵活设定。还需要说明的是，本申请并不对多晶硅层160的数量进行限定，且多晶硅层160的数量可以为一个，也可以为多个。其中，当多晶硅层160的数量为一个时，多晶硅层160与导电底板110等大，且所有接触板140均通过SAB阻挡层130与该多晶硅层160连接。当多晶硅层160的数量为多个时，如图8所示，多个多晶硅层160位于同一平面上，且多晶硅层160的数量与接触板140的数量相等，使得每个接触板140均通过SAB阻挡层130与一个多晶硅层160连接，并形成第一电容。
此外，不仅在竖直方向上能够形成电容，在水平方向上也能够形成电容。作为一种实现方式，请参阅图9，多晶硅层160的数量为一个；其中，位于中间的接触板140与多晶硅层160电连接，位于边沿的接触板140与导电底板110电连接。
其中，本申请所述的中间与边沿，仅表示相对的位置，且边沿的接触板140与中间的接触板140相邻。例如，如图10所示，示出了接触板140的俯视图，若以某一区域内数字1作为中间的接触板140，则其对应的边沿的接触板140为与该数字1相邻的数字2表示的接触板140。若以某一区域内数字2作为中间的接触板140，则其对应的边沿的接触板140为与该数字2相邻的数字1表示的接触板140。
在此基础上，如图9中所示，在选定的区域中，将中间的接触板140与多晶硅层160连接，使中间的接触板140与多晶硅层160之间等电位，而将边沿的接触板140与导电底板110之间电连接，则边沿的接触板140与导电底板110之间也为等电位，且中间的接触板140与边沿的接触板140的电位不等，例如，中间的接触板140的电位高于与边沿的接触板140的电位。因此，在竖直方向上，位于边沿的接触板140与多晶硅层160之间形成第一电容，多晶硅层160与导电底板110之间形成了第二电容；而在水平方向上，相邻的接触金属150之间会形成第三电容，相邻的接触板140之间形成第四电容。
与图8所述的连接关系相比，本申请提供的半导体器件100中，虽然损失了中间的接触板140与多晶硅层160之间的电容，但增加了在水平方向的第三电容与第四电容，因此其电容密度得到提升。
需要说明的是，图9仅示出了三个接触板140之间的连接方式，而在实际应用中，如图10所示，且相邻的接触板140之间的电位不同，例如，图中数字1对应的接触板140的电位大于数字2对应的接触板140的电位。使得在水平方向上，相邻两个接触板140之间均会形成电容。
当然地，多晶硅层160的数量也可以为多个，使得每个接触板140均通过一个SAB阻挡层130与一个多晶硅层160连接。则此基础上，中间的接触板140与边沿的多晶硅层160连接，边沿的接触板140与中间的多晶硅层160连接，且中间的接触板140或边沿的接触板140与导电底板110电连接。其中，当中间的接触板140与导电底板110电连接时，导电底板110与中间的多晶硅层160之间形成电容；而当边沿的接触板140与导电底板110电连接时，导电底板110与边沿的多晶硅层160之间形成电容。
多晶硅层160的数量为多个时，多个多晶硅层160位于同一平面上，且每个接触板140位于一个多晶硅层160上，导电底板110包括多个导电区，每个多晶硅层160均位于一个导电区上的；其中，
位于中间的接触板140分别与位于边沿的多晶硅层160、位于中间的导电区电连接，位于边沿的接触板140分别与位于中间的多晶硅层160、位于边沿的导电区电连接。
为了进一步提升电容密度，作为一种实现方式，请参阅图11，多晶硅层160的数量为多个时，多个多晶硅层160位于同一平面上，且每个接触板140位于一个多晶硅层160上，导电底板110包括多个导电区，每个多晶硅层160均位于一个导电区上的；其中，位于中间的接触板140分别与位于边沿的多晶硅层160、位于中间的导电区电连接，位于边沿的接触板140分别与位于中间的多晶硅层160、位于边沿的导电区电连接。
通过该连接方式，使得在竖直方向上，接触板140与多晶硅层160之间形成第一电容，多晶硅层160与导电底板110对应的导电区形成第二电容；在水平方向上，相邻的接触金属150之间形成第三电容，相邻的接触板140之间形成第四电容，相邻的多晶硅层160之间形成第五电容，进而使得电容密度更大，能够实现对电容的利用。
其中，图11的结构仅为示例，也可以采用其它结构，例如，图11中位于多晶硅层160与导电底板110之间的绝缘层120为浅沟槽隔离层，当然地，也可采用场板氧化层等绝缘层120进行替代，在此不做限定。
不仅如此，在实际应用中，底板也可能为绝缘底板170，因此，本申请还提供了另一种半导体器件100，请参阅图12，该半导体器件100包括绝缘底板170、位于绝缘底板170上的多晶硅层160、位于每个多晶硅层160上的接触板140；其中，位于中间的接触板140与位于边沿的多晶硅层160电连接，位于边沿的接触板140与位于中间的多晶硅层160电连接。
其中，在该半导体器件100中，竖直方向上无电容，水平方向上，相邻的接触金属150之间形成第一电容，相邻的接触板140之间形成第二电容，相邻的多晶硅层160之间形成第三电容。
可以理解地，图12的器件结构可以等效为图13所示的叉指结构，相邻的两个叉指之间，均会形成电容，且形成的电容中，均包括接触金属150之间的第一电容，接触板140之间的第二电容以及多晶硅层160之间的第三电容。
当然地，请参阅图14，该半导体器件100还可以包括阻挡层130，阻挡层130位于所述多晶硅层160与接触板140之间。在此基础上，除了在水平方向形成的第一电容、第二电容以及第三电容外，还在接触板140与多晶硅层160之间形成第四电容，提升电容密度。
综上所述，本申请实施例提供了一种半导体器件，该半导体器件包括导电底板、位于导电底板上或导电底板内的绝缘层、位于绝缘层上的阻挡层；以及位于阻挡层上的接触板；其中，接触板与导电底板之间形成电容，且绝缘层与阻挡层共同作为电容的介质层。由于本申请在现有技术中的基础上增加了绝缘层，使得因接触板形成的电容中，绝缘层的厚度增加，进而使得电容的击穿电压提高，可对该电容直接进行利用。因此，可将传统的MOS器件作为电容器件使用。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (14)

1.一种半导体器件，其特征在于，所述半导体器件包括：
导电底板；
位于所述导电底板上或至少部分位于所述导电底板内的绝缘层；
位于所述绝缘层上的阻挡层；以及
位于所述阻挡层上的接触板；其中，所述接触板与所述导电底板之间形成电容，且所述绝缘层与所述阻挡层共同作为所述电容的介质层。
2.如权利要求1所述的半导体器件，其特征在于，所述绝缘层包括减小表面场氧化层、场板氧化层或浅沟槽隔离层中的至少一种。
3.一种半导体器件，其特征在于，所述半导体器件包括：
导电底板；
位于所述导电底板上或至少部分位于所述导电底板内的绝缘层；
位于所述绝缘层上的多晶硅层；
位于所述多晶硅层上的阻挡层；以及
位于所述阻挡层上的接触板；其中，
所述接触板与所述多晶硅层之间形成第一电容，且所述阻挡层作为所述第一电容的介质层；所述多晶硅层与所述导电底板之间形成第二电容，且所述绝缘层作为所述第二电容的介质层。
4.如权利要求3所述的半导体器件，其特征在于，所述绝缘层包括减小表面场氧化层、场板氧化层或浅沟槽隔离层中的至少一种。
5.如权利要求3所述的半导体器件，其特征在于，所述接触板的数量为多个；所述多晶硅层的数量为一个或多个；
当所述多晶硅层的数量为多个时，多个所述多晶硅层位于同一平面上，且每个所述多晶硅层与一个所述接触板形成第一电容。
6.如权利要求3所述的半导体器件，其特征在于，所述接触板的数量为多个；所述多晶硅层的数量为一个；其中，
位于中间的接触板与所述多晶硅层电连接，位于边沿的接触板与所述导电底板电连接。
7.如权利要求6所述的半导体器件，其特征在于，位于中间的接触板与所述多晶硅层电连接并连接至第一电位，位于边沿的接触板与所述导电底板电连接并连接至第二电位。
8.如权利要求3所述的半导体器件，其特征在于，所述多晶硅层的数量为多个时，多个所述多晶硅层位于同一平面上，且每个所述接触板位于一个所述多晶硅层上；其中，
位于中间的接触板与位于边沿的多晶硅层电连接，位于边沿的接触板与位于中间的多晶硅层电连接。
9.如权利要求8所述的半导体器件，其特征在于，位于中间的接触板与位于边沿的多晶硅层电连接并连接至第一电位，位于边沿的接触板与位于中间的多晶硅层电连接并连接至第二电位。
10.如权利要求3所述的半导体器件，其特征在于，所述多晶硅层的数量为多个时，多个所述多晶硅层位于同一平面上，且每个所述接触板位于一个所述多晶硅层上，所述导电底板包括多个导电区，每个所述多晶硅层均位于一个导电区上；其中，
位于中间的接触板分别与位于边沿的所述多晶硅层、位于中间的导电区电连接，位于边沿的接触板分别与位于中间的所述多晶硅层、位于边沿的导电区电连接。
11.如权利要求10所述的半导体器件，其特征在于，位于中间的接触板分别与位于边沿的所述多晶硅层、位于中间的导电区电连接并连接至第一电位，位于边沿的接触板分别与位于中间的所述多晶硅层、位于边沿的导电区电连接并连接至第二电位。
12.一种半导体器件，其特征在于，所述半导体器件包括：
绝缘底板；
多个位于所述绝缘底板上的多晶硅层；
位于每个所述多晶硅层上的接触板；其中，
位于中间的所述接触板与位于边沿的多晶硅层电连接，位于边沿的所述接触板与位于中间的所述多晶硅层电连接。
13.如权利要求12所述的半导体器件，其特征在于，位于中间的所述接触板与位于边沿的多晶硅层电连接并连接至第一电位，位于边沿的所述接触板与位于中间的所述多晶硅层电连接并连接至第二电位。
14.如权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括阻挡层，所述阻挡层位于所述多晶硅层与所述接触板之间。
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