CN115084222A - 半导体装置 - Google Patents

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epitaxial
epitaxial layer
semiconductor
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林士豪
陈稚轩
包家豪
杨智铨
许智育
苏信文
陈嘉伟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置，包含基底、在基底上方的两个源极/漏极部件、连接两个源极/漏极部件的多个通道层以及包覆环绕每个通道层的栅极结构。两个源极/漏极部件中的每一个包含第一外延层、第一外延层上方的第二外延层和第二外延层的内表面上的第三外延层。通道层与第二外延层直接交界，并通过第二外延层与第三外延层隔开。第一外延层包含具有第一掺质的第一半导体材料。第二外延层包含具有第二掺质的第一半导体材料。第二掺质的迁移率高于第一掺质的迁移率。

Description

半导体装置
技术领域
本发明实施例涉及半导体制造技术，尤其涉及半导体装置及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已经历了指数型成长。集成电路材料和设计上的技术进展已产生了数个世代的集成电路，每一世代皆较前一世代具有更小且更复杂的电路。在集成电路演进的历程中，当可以产生的几何尺寸(亦即使用生产工艺可以产生的最小元件(或线))缩减时，功能密度(亦即单位芯片面积的互连装置数量)通常也增加。这种尺寸微缩工艺通常通过提高生产效率及降低相关成本而提供一些效益。这样的尺寸微缩也增加了加工和制造集成电路的复杂度，并且为了实现这些进步，需要在集成电路加工和制造方面有类似的发展。
举例来说，已经引入多栅极装置，以通过增加栅极-通道耦合、降低截止状态电流及降低短通道效应(short-channel effects，SCEs)来改善栅极控制。多栅极装置是以纳米片为主的晶体管，其栅极结构围绕其通道区延伸，以在所有侧提供到通道区的通路。以纳米片为主的晶体管与传统的金属氧化物半导体(metal-oxide-semiconductor，MOS)工艺相容，允许它们在保持栅极控制和减轻短通道效应的同时积极地按比例微缩。然而，用于以纳米片为主的晶体管的传统方法可能仍会受到在最低悬浮通道下方的区域的接面漏电和在工艺前段(front end of line，FEOL)的高电容的影响。因此，虽然传统的以纳米片为主的晶体管通常足以满足其预期目的，但它们并非在所有面向都令人满意。
发明内容
根据一些实施例提供半导体装置。此半导体装置包含基底；在基底上方的两个源极/漏极部件；连接两个源极/漏极部件的多个通道层；以及包覆环绕多个通道层中的每一个的栅极结构，其中两个源极/漏极部件中的每一个包含第一外延层、在第一外延层上方的第二外延层以及在第二外延层的内表面上的第三外延层，其中通道层与第二外延层直接交界，并通过第二外延层与第三外延层隔开，以及其中第一外延层包含具有第一掺质的第一半导体材料，第二外延层包含具有第二掺质的第一半导体材料，并且第二掺质的迁移率高于第一掺质的迁移率。
根据一些实施例提供半导体装置。此半导体装置包含基底；在基底上方的两个源极/漏极部件；以及连接两个源极/漏极部件的多个悬浮通道层，其中源极/漏极部件中的每一个包含第一外延层、在第一外延层的侧壁上的第二外延层以及在第一外延层和第二外延层下方且在悬浮通道层的最低层下方的第三外延层，第一外延层包含第一掺质，第二外延层包含第二掺质，并且第三外延层包含第三掺质，并且其中第一掺质、第二掺质和第三掺质彼此不同；其中悬浮通道层中的每一个与源极/漏极部件的第一外延层直接交界。
根据一些实施例提供半导体装置的形成方法。此方法包含接收半导体结构，半导体结构具有在基底上的半导体通道以及在基底内和半导体通道的两侧上的多个源极/漏极沟槽；在源极/漏极沟槽中外延成长多个第一外延层，其中第一外延层的顶表面在半导体通道的底表面下方或沿着半导体通道的底表面延伸，并且其中第一外延层包含第一掺质；在第一外延层上和源极/漏极沟槽的侧壁表面上外延成长多个第二外延层，其中第二外延层连接至半导体通道且包含第二掺质；以及在第二外延层的顶表面上外延成长多个第三外延层，第三外延层包含第三掺质，第三外延层与半导体通道隔开，其中第一掺质不同于第二掺质和第三掺质。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的面向。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
在根据本发明实施例中的一些实施例建构的本发明实施例中，图1A是可以实施为NMOS或PMOS的以纳米片为主的装置之一实施例的三维(3D)透视图。
在根据本发明实施例中的一些实施例建构的沿着图1A中的线A-A’的本发明实施例中，图1B是可以实施为NMOS或PMOS的以纳米片为主的装置之一实施例的剖面图。
图2A、图2B和图15A、图15B是根据本发明实施例的一些实施例的用于制造本发明实施例的以纳米片为主的装置的方法的一实施例的流程图。
图3、图4、图5、图6、图7、图8、图9、图10、图10’、图11、图11’、图12、图13、图14、图16、图17、图18、图19和图20是根据本发明实施例的一些实施例的各个制造阶段建构的沿着图1A中的线A-A’的本发明实施例的以纳米片为主的装置的实施例的剖面图。
附图标记如下：
10,10’:方法
12,12’,14,14’,16,16’,18,18’,20,20’,22,22’,24,24’,26,26’,28,28’,30,30’,32,32’,34,34’,36,36’,38’,40’,42’,44’,46’,48’:方框
100,100’:装置
100A:PMOS
100B:NMOS
102:基底
104:鳍片
104A,104B:鳍片结构
104a:源极/漏极区
104b:通道区
110,120:半导体层
122:底通道
150:隔离部件
201,202:栅极间隔层
204,208:源极/漏极沟槽
204b:沟槽部分
205:开口
206:内间隔物
220:接触蚀刻停止层
230:层间介电层
240:虚设栅极堆叠
242,242A,242B:栅极沟槽
244:开口
245,245A,245B:界面层
246,246A,246B:栅极介电层
248,248A,248B:导电金属层
250:栅极结构
306:介电材料
330:深度
340:横向宽度
350A,350B:掩模元件
360:硅化物部件
370:源极/漏极接触件
400,410,420:表面
500,500A,500B:外延源极/漏极部件
510,510B,520,520A,520B,530,530A,530B:外延层
600,620,640,670,680:工艺
660-1,660-2,660-3:外延工艺
710,715:宽度
720,730:间隔
A-A’:线
X,Y,Z:方向
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，而非代表所讨论的不同实施例及/或状态之间有特定的关系。
另外，本文可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及附图中描绘的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。此外，当以“约”、“近似”及类似的用语描述数字或数字范围时，根据本技术领域中技术人员基于本文公开的特定技术的知识，此用语涵盖在所述数字的一定的变化(例如+/-10％或其他变化)内的数字，除非另有规定。举例来说，用语“约5nm”可以涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本发明实施例总体关于集成电路和半导体装置及其形成方法。更具体地，本发明实施例关于垂直堆叠的水平取向的多通道晶体管，例如纳米线晶体管和纳米片晶体管。这些类型的晶体管有时被称为全绕式栅极(gate-all-around，GAA)晶体管、多桥通道(multi-bridge-channel，MBC)晶体管或一些其他名称。在本发明实施例中，它们被称为以纳米片为主的晶体管(或可互换地以纳米片为主的装置)。以纳米片为主的装置包含多个悬浮的通道层，一悬浮的通道层堆叠在另一悬浮的通道层的顶部上并由栅极结构接合。以纳米片为主的装置的通道层可以包含任何合适的形状及/或配置。举例来说，通道层可以是许多不同形状中的一种，例如线(或纳米线)、片(或纳米片)、棒(或纳米棒)及/或其他合适的形状。换言之，用语以纳米片为主的装置广泛地涵盖具有纳米线、纳米棒和任何其他合适形状的通道层的装置。此外，以纳米片为主的装置的通道层可以与单一、连续的栅极结构或多个栅极结构接合。通道层连接一对源极/漏极部件，使得电荷载子可以在操作期间(例如当晶体管导通时)经由通道层从源极区流到漏极区。有时，以纳米片为主的装置包含源极/漏极部件，其延伸到半导体基底中并在最低的通道层下方。此区域在本文被称为子通道区。不同于被栅极结构的一部分包围的较高通道，子通道区仅由栅极结构的一部分从其顶表面控制。结果，相较于较高通道，此区域的栅极控制要弱得多。子通道区因此可能遭受接面漏电。此外，子通道区还可能在工艺前段(FEOL)处呈现高电容(例如栅极-漏极电容Cgd和总栅极电容Cgg)，并导致整体效能降低。换言之，子通道区中的源极/漏极部件的一部分可能不利地影响装置效能。因此，本发明实施例提供一些方法，其通过降低其中的电荷载子迁移率来使源极/漏极部件的这部分的这种不利影响降至最低。因此，这些方法降低漏电流和电容。因而实现了效能改进。本文提出的以纳米片为主的装置可以是n型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)装置、p型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)装置、或互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)装置。本技术领域中技术人员可以理解可受益于本发明实施例的多个面向的半导体装置的其他范例。举例来说，金属氧化物半导体场效晶体管(metal-oxidesemiconductor field effect transistors，MOSFET)的其他类型，例如平面金属氧化物半导体场效晶体管、鳍式场效晶体管(FinFET)、其他多栅极场效晶体管，可受益于本发明实施例。
在图1A和图1B示出例示性的以纳米片为主的晶体管100(或以纳米片为主的装置100、或装置100)。根据本发明实施例中的一些实施例，图1A是可以实施为NMOS装置、PMOS装置或CMOS装置的一部分的装置100的一实施例的三维(3D)透视图。图1B是图1A的装置100沿着线A-A’的剖面图。如图所示，装置100包含半导体基底102(或基底102)。在基底102上方形成鳍片结构(或鳍片)104，每个鳍片104都在X方向上水平地纵向延伸并在Y方向上彼此水平地分开。X方向和Y方向相互垂直，Z方向与由X方向和Y方向定义的水平XY平面正交(或法向)。基底102的顶表面可以平行于XY平面。
鳍片结构104各自具有沿着X方向设置的源极区104a和漏极区104a。源极区104a和漏极区104a统称为源极/漏极区104a。在鳍片结构104的源极/漏极区104a中或上形成外延源极/漏极部件500。在一些实施例中，外延源极/漏极部件500可以合并在一起，例如沿着相邻鳍片结构104之间的Y方向，以提供比单个外延源极/漏极部件更大的横向宽度。每个鳍片结构104还具有设置在源极/漏极区104a之间并连接源极/漏极区104a的通道区104b。每个鳍片结构104包含在鳍片结构104的通道区104b中的悬浮半导体层120(也可互换地称为“半导体层120”、“悬浮通道层120”或“通道层120”)的堆叠，并且堆叠从基底102垂直(例如沿着Z方向)延伸。每个悬浮半导体层120连接一对外延源极/漏极部件500。每个悬浮半导体层120可以是许多不同形状中的一个，例如线(或纳米线)、片(或纳米片)、棒(或纳米棒)及/或其他合适的形状，并且可以彼此隔开。在描绘的实施例中，堆叠中有三个半导体层120。然而，堆叠中可以有任何适当数量的层，例如2至10层。每个半导体层120可以与单一、连续的栅极结构250接合。应注意的是，栅极结构250在图1A中被示出为透明部件以说明栅极结构250覆盖的部件(例如半导体层120)。已简化图1A和图1B以提供装置100的一般图，并且不包含所有细节。结合后续附图描述鳍片结构104、外延源极/漏极部件500和栅极结构250的额外细节。
装置100还包含在基底102之内或上方的隔离部件150，将相邻的鳍片结构104彼此分开。隔离部件150可以是浅沟槽隔离(shallow trench isolation，STI)部件。在一些范例中，隔离部件150的形成包含将沟槽蚀刻到有源区(其中形成鳍片结构的区域)之间的基底102中并用一或多种介电材料填充沟槽，例如氧化硅、氮化硅、氮氧化硅、其他合适的材料、或前述的组合。任何适当的方法可用于沉积隔离部件150，例如化学气相沉积(chemicalvapor deposition，CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)工艺、等离子体辅助原子层沉积(plasma-enhanced ALD，PEALD)工艺及/或前述的组合。隔离部件150可以具有多层结构，例如基底102上方的热氧化物衬层和在热氧化物衬层上方的填充层(例如氮化硅或氧化硅)。或者，隔离部件150的形成可以使用任何其他隔离技术。如图1A所示，鳍片结构104位于隔离部件150的顶表面之上。在描绘的实施例中，装置100还包含在栅极结构250两侧的栅极间隔层201；在栅极间隔层201两侧的栅极间隔层202；在外延源极/漏极部件500上方的接触蚀刻停止层220；以及在外延源极/漏极部件500上方和接触蚀刻停止层220上方的层间介电(interlayer dielectric，ILD)层230。
图2A～图2B是根据本发明实施例中的一些实施例的用于制造本发明实施例的装置100的例示性方法10的流程图。图3～图14、图10’和图11’是根据方法10的一些实施例的各个制造阶段建构的沿着图1A中的线A-A’的装置的剖面图。
参照图2A的方框12和图3，装置100包含基底102。基底102包含半导体材料，例如块体硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)、或前述的组合。基底102还可以包含绝缘体上覆半导体基底，例如绝缘体上覆硅(Si-on-insulator，SOI)、绝缘体上覆硅锗(SiGe-on-insulator，SGOI)、绝缘体上覆锗(Ge-on-insulator，GOI)基底。下文关于图3～图14、图10’和图11’的描述举例说明使用NMOS装置100的制造。对于PMOS装置或CMOS装置，可以实现相同或相似的方法，如后所述。
参照图2A的方框14和图3，在基底102上方形成半导体层堆叠。半导体层堆叠包含互相交替的半导体层110和半导体层120。举例来说，在基底102上方形成半导体层110；在半导体层110上方形成半导体层120；以及在半导体层120上方形成另一半导体层110等等。半导体层110和120的材料组成被配置为使得它们在随后的蚀刻工艺中具有蚀刻选择性。举例来说，在一些实施例中，半导体层110包含硅锗(SiGe)，而半导体层120包含硅(Si)。在一些其他实施例中，半导体层120包含SiGe，而半导体层110包含Si。在又另一些其他实施例中，半导体层120和110均包含SiGe，但具有不同的Ge原子浓度。半导体层110可以各自具有彼此相同或不同的厚度，并且与半导体层120的(一或多个)厚度不同。
半导体层的堆叠被图案化成多个鳍片结构104，使得它们每个都沿着X方向延伸。鳍片结构104可以通过任何合适的方法图案化。举例来说，可以使用一或多种光刻工艺来图案化鳍片，包含双重图案化或多重图案化工艺。通常而言，双重图案化或多重图案化工艺结合光刻和自对准工艺，其允许产生的图案的例如节距(pitches)小于使用单一、直接光刻可获得的图案的节距。举例来说，在一实施例中，在基底上方形成牺牲层，并使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁形成间隔物。然后移除牺牲层，接着可以用剩余的间隔物或心轴(mandrels)图案化鳍片。图案化可以利用多个蚀刻工艺，其可以包含干式蚀刻及/或湿式蚀刻。鳍片结构104可以具有沿着Y方向的横向宽度，横向宽度彼此相同或彼此不同。
参照图2A的方框16和图3，在每个鳍片结构104的一部分上方形成栅极结构250。在一些实施例中，栅极结构250也形成在相邻鳍片结构104之间的隔离部件150上方。栅极结构250可以被配置为彼此平行地纵向延伸，例如各自沿着Y方向。在一些实施例中，栅极结构250各自包覆环绕每一个鳍片结构104的顶表面和侧表面。栅极结构250可以包含虚设栅极堆叠240。虚设栅极堆叠240包含虚设栅极介电层、虚设电极层以及用于图案化虚设栅极电极层的一或多层硬掩模层(未示出)。在一些实施例中，虚设电极层包含多晶硅。虚设栅极堆叠240可以经由后续工艺经历栅极取代工艺以形成金属栅极，例如高介电常数金属栅极，如下文更详细讨论的。虚设栅极堆叠240的形成可以通过包含沉积、光刻、图案化和蚀刻工艺的过程。沉积工艺可以包含化学气相沉积、原子层沉积、物理气相沉积、其他合适的方法、或前述的组合。
在虚设栅极堆叠240的侧壁和半导体层120的顶层上形成栅极间隔物。栅极间隔物可以包含单层或多层结构。举例来说，在描绘的实施例中，在装置的顶表面上方形成栅极间隔层201，并在栅极间隔层201上方形成栅极间隔层202。栅极间隔层201和202可以各自包含氮化硅(Si3N4)、氧化硅(SiO2)、碳化硅(SiC)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、掺杂碳的氧化物、掺杂氮的氧化物、多孔氧化物、或前述的组合。在一些实施例中，栅极间隔层201和202可以共同具有在几纳米(nm)的范围的厚度。在一些实施例中，栅极间隔层201及/或202的形成可以通过在虚设栅极堆叠240上方沉积间隔层(包含介电材料)，然后进行各向异性蚀刻工艺以从虚设栅极堆叠240的顶表面移除间隔层的一部分。在蚀刻工艺之后，在虚设栅极堆叠240的侧壁表面上的间隔层的一部分大致保留并成为栅极间隔层201及/或202。在一些实施例中，各向异性蚀刻工艺是干式(例如等离子体)蚀刻工艺。额外地或替代地，栅极间隔层201和202的形成也可以关于化学氧化、热氧化、原子层沉积、化学气相沉积及/或其他合适的方法。
参照图2A的方框18和图5，通过工艺600至少部分地凹蚀(或蚀刻掉)邻近栅极结构250并被栅极结构250暴露出的鳍片结构104(例如在源极/漏极区104a中)的一部分以形成源极/漏极沟槽204。与此同时，在栅极结构250底下的鳍片结构104的一部分保持完好无损。也可以采用额外的掩模元件(例如光刻胶)来保护在工艺600期间未被设计移除的区域。在描绘的实施例中，工艺600不仅移除鳍片结构104的露出部分，而且还移除基底102底下的部分。因此，源极/漏极沟槽204在基底102的顶表面下方延伸。在基底102的顶表面下方的源极/漏极沟槽204的底部在下文中被称为沟槽部分204b。沟槽部分204b在随后形成的通道层的最低层下方。因此，沟槽部分204b可以被称为源极/漏极沟槽204的“子通道”部分。工艺600可以包含多个光刻和蚀刻步骤，并且可以使用任何合适的方法，例如干式蚀刻及/或湿式蚀刻。在一些实施例中，沟槽204b具有类似“V”字母的轮廓，但“V”的两个尖头可以是弯曲的，并且“V”的底部可以是圆的。然而，本发明实施例考虑到具有任何合适轮廓的沟槽部分204b。在一些实施例中，沟槽部分204b的顶表面可以具有沿着X方向的宽度710。此尺寸决定沟槽部分204b中随后形成的外延层的最大宽度。
源极/漏极沟槽204的形成暴露出半导体层110和120的堆叠的侧壁。参照图2B的方框20和图6，通过选择性蚀刻工艺(例如工艺620)经由源极/漏极沟槽204中露出的侧壁表面移除半导体层110的一部分。因为工艺620沿着X方向在横向方向上凹蚀半导体层110，所以工艺620有时可被称为横向蚀刻工艺或横向凹蚀工艺。工艺620被设计为移除半导体层110的端部但仅最少地影响半导体层120。举例来说，可以移除半导体层110的两个端部以形成开口205，而大致保留开口205正上方和正下方的半导体层120的端部。换言之，在垂直相邻的半导体层120之间形成开口205。
在工艺620期间形成的开口205将源极/漏极沟槽204延伸到半导体层120之下和栅极间隔层201和202下方的区域中。半导体层110被横向凹蚀的程度(或被移除的部分的尺寸)由工艺条件(例如半导体层110被暴露于蚀刻化学物质的持续时间)决定。在描绘的实施例中，控制持续时间使开口205具有沿着X方向的深度330。深度330决定了要在开口205内形成之内间隔物的横向宽度的上限。在一些实施例中，蚀刻工艺条件使开口205具有弯曲表面。举例来说，如图6所示，半导体层110的剩余部分可具有面向开口205的凹表面410。因此，开口205可以在其中间高度(沿着Z方向)处具有较大的宽度(沿着X方向)，其大于开口205在半导体层120或基底102的顶部或底部界面处的宽度。在描绘的实施例中，在中间高度处的开口205的宽度被称为宽度715。宽度715大于宽度710(见图5)。
此外，在完成工艺620之后，半导体层120的侧壁也可以具有弯曲表面。如上所述，虽然半导体层120由于其对蚀刻化学物质的蚀刻耐受性而在工艺620期间被大部分保留，但半导体层120的轮廓可能稍微改变，特别是半导体层120在开口205上方和下方的端部。举例来说，在工艺620之前，这些端部可以具有大致笔直的侧壁表面(见图5)。在工艺620之后，侧壁表面变得更圆并具有面向源极/漏极沟槽204的凸起轮廓。工艺620之后的侧壁表面被称为表面400。换言之，半导体层120可以在其中间高度(沿着Z方向)具有更大的沿着X方向的长度，其大于半导体层120在与半导体层110(和开口205)的顶部或底部交界处的长度。在一些实施例中，两个相反的表面400被距离(或间隔)720分开。间隔720决定了随后形成的外延层的横向尺寸。在一些实施例中，间隔720为约40nm至约60nm。
工艺620可以是任何合适的工艺。在一实施例中，半导体层120包含Si且半导体层110包含SiGe。工艺620可以是湿式蚀刻工艺，例如标准清洁1(Standard Clean 1，SC-1)溶液。SC-1溶液包含氢氧化氨(NH4OH)、过氧化氢(H2O2)和水(H2O)。SiGe半导体层110可以在SC-1溶液中以比Si半导体层120快得多的速率被蚀刻掉。调整蚀刻持续时间以使得SiGe层的移除部分的尺寸得到控制。结果，半导体层110的期望部分被移除，而半导体层120仅受到最小程度的影响。可以通过额外调节蚀刻温度、掺质浓度以及其他实验参数来达到最佳条件。在另一实施例中，半导体层120包含SiGe且半导体层110包含Si。低温深反应离子蚀刻(cryogenic deep reactive ion etching，DRIE)工艺可用于选择性地蚀刻掉Si半导体层110。举例来说，深反应离子蚀刻工艺可以实施六氟化硫-氧(SF6-O2)等离子体。通过调节蚀刻温度、感应耦合等离子体(Inductively Coupled Plasma，ICP)电源及/或射频(RadioFrequency，RF)电源的功率、SF6浓度与O2浓度的比值、掺质(如如硼)浓度以及其他实验参数。举例来说，在约-80℃的温度下，使用SF6-O2等离子体(具有约6％的O2)的Si半导体层110的蚀刻速率可以超过约8μm/分；而SiGe半导体层120在工艺期间大致不受到影响。
参照图2B的方框22和图7，将介电材料306沉积到源极/漏极沟槽204和开口205两者中。在一实施例中，介电材料306可以选自SiO2、SiON、SiOC、SiOCN、或前述的组合。在一些实施例中，介电材料的适当选择可以基于其介电常数(如后所述)。介电材料306的沉积可以是任何合适的方法，例如化学气相沉积、物理气相沉积、等离子体辅助化学气相沉积、有机金属化学气相沉积(MOCVD)、原子层沉积、等离子体辅助原子层沉积、或前述的组合。在描绘的实施例中，介电材料306的顶表面可以沿着栅极结构250的顶表面延伸。举例来说，介电材料306可以沉积到栅极结构250的顶表面上方的高度，并且可以进行化学机械研磨(CMP)工艺以平坦化装置的顶表面，并暴露出栅极结构250的顶表面。
参照图8，通过工艺640部分地回蚀刻介电材料306以形成新的源极/漏极沟槽208。部分回蚀刻完全移除原始源极/漏极沟槽204内的介电材料306，并移除原始开口205内的介电材料306的一部分而非全部(相较于图6)。保留在开口205中的介电材料306成为内间隔物206。因此，在垂直相邻的半导体层120之间形成内间隔物206。在一实施例中，回蚀刻是自对准的各向异性干式蚀刻工艺，例如栅极间隔层201或202作为掩模元件。或者，可以使用不同的掩模元件(例如光刻胶)。内间隔物206在表面410处与半导体层110的剩余部分交界。另外，内间隔物206具有暴露在源极/漏极沟槽208中的新表面420。表面410和420之间的距离界定内间隔物206的横向宽度340。新表面420可以具有与表面410相同或不同的轮廓。当表面410和420具有不同的轮廓时，内间隔物206可以在内间隔物206沿着Z方向的不同高度处具有不同的横向宽度。在这样的实施例中，横向宽度340代表内间隔物206的平均横向宽度。在一些实施例中，两个表面420之间的间隔720界定随后在源极/漏极沟槽208中形成的外延层的横向尺寸。间隔730可以大于间隔720。因此，外延层可以沿着源极/漏极沟槽208的侧壁具有波浪形轮廓。在一些实施例中，间隔730是约50nm至约70nm。
如图9、图10和图11所示，方法10继续在源极/漏极沟槽208中形成外延源极/漏极部件500，并至少部分地填充源极/漏极沟槽208。外延源极/漏极部件500可以包含在源极/漏极沟槽204的不同部分中形成的多于一层。在图11所示的实施例中，外延源极/漏极部件500包含三个外延层510、520和530。外延层510先形成在源极/漏极沟槽208的沟槽部分204b(或子通道部分)中，使其与基底102直接交界。然后，在源极/漏极沟槽208的内部和侧壁表面上形成外延层520。在外延层510的顶表面上进一步形成外延层520。此外，在外延层520的多个部分之间和外延层520的侧壁表面上形成外延层530。在一些实施例中，这些外延层510、520和530各自实现某些不同的功能。以下进一步描述形成外延层510、520和530的方法。
参照图2B的方框24和图9，通过外延工艺660-1在源极/漏极沟槽208中形成外延层510。外延工艺660-1可以包含进行外延沉积/部分蚀刻工艺并重复外延沉积/部分蚀刻工艺。因此，外延工艺660-1是循环沉积/蚀刻(cyclic deposition/etch，CDE)工艺。循环沉积/蚀刻工艺的细节已由Tsai和Liu描述于美国专利第8,900,958号，其标题为“源极和漏极区的外延形成机制”，此专利的全部内容在此并入以供参考。简而言之，外延工艺660-1的沉积操作可以实施气态或液态前驱物。前驱物可以与基底102的半导体材料相互作用，由此形成半导体外延。在一些实施例中，沉积操作可以使用化学气相沉积(CVD)、原子层化学气相沉积(atomic layer CVD，ALCVD)、超高真空化学气相沉积(ultrahigh vacuum CVD，UHVCVD)、减压化学气相沉积(reduced pressure CVD，RPCVD)、任何合适的化学气相沉积；分子束外延(molecular beam epitaxy，MBE)工艺；任何合适的外延工艺；或前述的任何组合。然后，进行蚀刻操作(例如利用以卤素为主的蚀刻化学物质的干式蚀刻操作)以从半导体外延表面移除非晶半导体材料。在一些实施例中，蚀刻操作也移除包含差排或其他缺陷的半导体外延部分。随后，进行另一沉积操作以进一步成长和增加半导体外延的厚度。可以基于所需的部件轮廓、尺寸或其他特性调整蚀刻和沉积操作的参数(例如温度、持续时间和蚀刻化学组成)。重复循环工艺直到达到外延层510的期望厚度。在一些实施例中，外延工艺660-1可以替代地是选择性外延成长(selective epitaxial growth，SEG)工艺。选择性外延成长工艺同时利用沉积和蚀刻操作。在一些实施例中，外延工艺660-1可以包含循环沉积/蚀刻操作和选择性外延成长操作两者。
在一些实施例中，继续进行外延工艺660-1直到完全填充沟槽部分204b。换言之，外延层510具有沿着基底102的顶表面延伸的顶表面。如前所述及稍后进一步解释的，可能期望降低此区域中的电荷载子的迁移率(例如子通道区)以减少漏电流。在描绘的实施例中，装置100被配置为n型装置。因此，外延源极/漏极部件500和外延层510包含n型半导体材料，例如硅。因此，外延工艺660-1可以实施至少一含硅前驱物，例如硅烷(SiH4)、二硅烷(Si2H6)、三硅烷(Si3H8)、二氯硅烷(SiH2Cl2)、另一含硅前驱物、或前述的任何组合。此外，外延层510包含掺杂元素。选择掺杂元素以降低(或最小化)外延层510中的电荷载子(在此为电子)的迁移率。
在一些实施例中，特定外延材料(在此为用于NMOS的Si)中的电子迁移率主要由掺杂元素的特性和外延材料中掺杂元素的浓度决定。在一些实施例中，用碳(C)掺杂外延层510。换言之，外延层510是外延成长的硅：碳(Si:C)源极/漏极层。碳具有与硅相似的价结构，因此不会过度增加外延层510中的电荷载子迁移率(或电子迁移率)。此外，C掺质也降低可能于外延层510中共存的其他掺质的向外扩散。因此，C可能比提供更大电荷载子迁移率的其他n型掺质更合适。可以通过在外延工艺660-1期间一起加入含C前驱物与含Si前驱物来引入掺质。举例来说，可以将甲烷、乙烷、单甲基硅烷(monomethylsilane)、其他合适的含C前驱物、或前述的组合引入外延工艺660-1的沉积操作中。可以在整个外延工艺660-1中调节含C前驱物的剂量以实现期望的掺质分布。在一些实施例中，可以用约10％至约30％体积的百分比计量含有C前驱物。如果百分比太低(如小于10％)或太高(如高于30％)，则可能达不到目标C浓度。外延层510可以包含任何合适的掺质分布。或者，可以在形成外延层510之后通过注入工艺(例如倾斜角离子注入工艺)、扩散工艺、或前述的组合引入掺质。在一些实施例中，外延层510中C掺质的浓度小于每立方公分(cm3)约1×1018个原子。
在一些实施例中，进行退火操作以固化在掺杂或沉积工艺期间产生的任何缺陷。在一些实施例中，进行退火操作以活化掺杂元素。退火工艺可以是快速热退火(rapidthermal annealing，RTA)工艺、激光退火工艺、其他合适的退火工艺、或前述的组合。
如上所述，外延层510的顶表面可以被配置为沿着基底102的顶表面延伸或略高于基底102的顶表面。换言之，外延层510完全占据源极/漏极沟槽208的子通道区。在各种实施例中，外延层510的顶表面设置在基底102的顶表面处或上方以及最低半导体层120的底表面处或下方。如果外延层510的顶表面太高，例如高于最低半导体层120的底表面，则后续形成的通道层的至少一部分可以与外延层510直接交界。这样的通道层可以是功能通道层以在装置操作期间传输电荷载子。因此，使功能通道层桥接具有降低的电荷载子迁移率的两个外延层510可能会不想要地降低最大可用电流。因此，可能会不必要地降低装置速度。反之，如果外延层510的顶表面太低，例如低于基底102的顶表面，则随后形成的外延层520(或530)可能会占据子通道区的顶部。就此点而言，子通道区被最低半导体层120(或通道层120)下方的基底的一部分插入。基底的此部分在操作期间也可以作为通道，因此在本文中被称为底通道122。然而，此部分的栅极控制大致比悬浮通道层120(其被栅极结构250的一部分完全包围)的栅极控制弱。因此，即使在装置关闭时(例如当不施加电压或当施加的电压低于临界电压时)，经由基底的此部分的子通道区之间的电荷迁移也可能不想要地发生。换言之，可能发生电流泄漏。因此，可能希望避免在子通道区中形成具有高电荷载子迁移率的外延部件(例如外延层520或530)。换言之，可能需要完全填充源极/漏极沟槽208的子通道区。在一些实施例中，外延层510不与内间隔物206交界。在此工艺阶段，内间隔物206的侧壁表面保持暴露在源极/漏极沟槽208中。
参照图2B的方框26和图10，在外延层510的顶表面上形成外延层520。此外，在源极/漏极沟槽208的侧壁表面上形成外延层520。举例来说，如上所述，半导体层120和内间隔物206暴露在源极/漏极沟槽208的侧壁表面上。因此，外延层520形成为与半导体层120直接交界。在一些实施例中，外延层520进一步与内间隔物206直接交界。如上所述，半导体层120的侧壁表面可以是面向源极/漏极沟槽208的凸表面400，而内间隔物206具有面向源极/漏极沟槽208的凹侧壁表面(例如表面420)。因此，外延层520的侧壁表面具有面向源极/漏极沟槽208的多个凸凹部分(或“S”形部分)。换言之，外延层520的每个侧壁表面可以具有波浪形轮廓。
在描绘的实施例中，外延层520没有完全填充源极/漏极沟槽208。反之，外延层520在源极/漏极沟槽208的侧壁表面上和外延层510的顶表面上形成“U”形层。在这样的实施例中，外延层520具有从源极/漏极沟槽208的一侧壁表面延伸至源极/漏极沟槽208的相反侧壁表面的连续底表面。在一些实施例中，外延层520的底表面在最低半导体层120的底表面下方延伸。“U”的两个尖头各自与半导体层120直接交界并进一步与内间隔物206直接交界。在一些实施例中，外延层520的顶表面到达或延伸超过最顶半导体层120的顶表面。举例来说，外延层520的侧壁表面可以是与间隔层202的边缘对齐。在一些实施例中，“U”的两个尖头沿其轮廓具有变化的厚度(换言之，在这样的实施例中，外延层520不是顺形(conformal)层)。在一些实施例中，外延层520可以在顶表面沿着X方向具有降低的横向厚度。举例来说，在图10所示的实施例中，外延层520的沿着X方向的横向厚度在沿最高半导体层120的顶表面延伸的高度处小于5nm。替代图10的连续“V”形轮廓，参照图10’，外延层520可以具有在外延层510的顶表面上断开的两个单独的(断开的)尖头。换言之，外延层510的顶表面在此工艺阶段暴露在源极/漏极沟槽208中，随后可以在其上形成额外的外延层(例如外延层530)。
外延层520可以包含合适的外延材料。在描绘的实施例中，外延层520被配置为形成NMOS的外延源极/漏极部件500的一部分。因此，外延层520包含适用于NMOS的外延材料，例如硅。此外，外延层520可以被掺杂。掺杂提升电荷载子的迁移率，电荷载子可以从一外延层520经由通道层120迁移到另一外延层520。举例来说，掺质可以包含砷(As)、磷(P)、锑(Sb)、铋(Bi)、或前述的组合。在一些实施例中，掺质被配置为具有实现中等电荷载子迁移率的类型和浓度(例如高于外延层510中的电荷载子迁移率，但低于随后形成的外延层530中的电荷载子迁移率)。如果电荷载子迁移率太小，例如小于外延层510的电荷载子迁移率，则装置的工作电流可能太低而无法实现所需的功能；如果电荷载子迁移率太大，例如大于后续形成的外延层530(如后详述)的电荷载子迁移率，则电荷载子可能会进入子通道区(例如进入外延层510)，进而导致弱控制底通道122中的漏电流。在一些实施例中，掺质可以是As。换言之，外延层520是外延成长的硅：砷(Si:As)源极/漏极层。掺质As提供有利于外延层520的功能的中等范围的电子迁移率。在一些实施例中，掺质被配置为约1×1021原子/cm3至约3×1021原子/cm3的浓度。如果掺质浓度太小(例如小于约1×1021原子/cm3)或太大(例如大于约3×1021原子/cm3)，则可能无法实现目标电荷载子迁移率。外延层520可以包含任何合适的掺质分布。
外延层520的形成可以使用与上文关于510所述的方法类似的方法。举例来说，外延工艺660-2可以实施循环沉积/蚀刻、选择性外延成长、或前述的组合以形成外延层520。通常而言，半导体外延的成长从半导体材料的表面开始。因此，外延层520的成长从外延层510的顶表面以及从半导体层120的暴露出的侧壁表面开始。最小的成长从内间隔物206的介电材料发生。然而，从相邻的表面成长在内间隔物206的侧壁表面上合并以形成连续的外延层520。在一些实施例中，在外延层520填充整个源极/漏极沟槽之前终止外延工艺。在这工艺阶段形成的半导体外延成为外延层520。在其他实施例中，外延工艺继续填充整个源极/漏极沟槽，并随后被蚀刻以在中间部分形成开口。如上所述，外延层520被配置为具有中间电荷载子迁移率，使得可以减轻对底部漏电的顾虑。然而，可能期望具有与外延层520紧密接触的具有更高电荷载子迁移率的额外外延层，使装置速度最佳化。如下详述，外延层530如此配置并形成在外延层520的顶部上和部分之间。
在一些实施例中，外延层520的半导体外延可以与外延层510的半导体外延相同。举例来说，外延层520可以包含Si作为由含Si前驱气体形成的半导体外延。此外，在循环沉积/蚀刻或选择性外延成长工艺的沉积循环期间可以引入包含掺质元素的前驱物。举例来说，可以在外延工艺660-2期间引入含As前驱物。含砷前驱物包含胂(arsine，AsH3)、氮化砷(AsN3)、AsxHe、其他合适的含砷前驱物、或前述的组合。在一些实施例中，可以采用约10％至约30％的百分比引入掺质前驱物。如果百分比太低(例如小于10％)或太高(例如大于30％)，则可能达不到掺质的目标浓度。或者，可以在形成外延层520之后引入掺杂元素，例如通过注入工艺(例如倾斜角离子注入工艺)或扩散工艺。在一些实施例中，进行退火操作以修复在注入工艺期间产生的任何缺陷。在一些实施例中，进行退火操作以进一步活化掺杂元素。退火工艺可以是快速热退火(RTA)工艺、激光退火工艺、其他合适的退火工艺、或前述的组合。
参照图2B的方框28和图11，在外延工艺660-3中，在外延层520的顶表面和侧壁表面(或内表面)上形成外延层530。在一些实施例中，外延层530连接外延层520的两个相反部分并填充源极/漏极沟槽208的剩余部分的至少大部分。在一些实施例中，外延层530完全填充源极/漏极沟槽208。参照图11’，在外延层520包含在外延层510的顶表面断开的两分开部分的实施例中，外延层530进一步与外延层510交界。在一些实施例中，外延层530的底表面在最低通道层120的底表面下方延伸。换言之，外延层530延伸跨过最低通道层的高度尺寸。这可能有利于向最低通道层提供足够数量的高迁移率电荷载子，由此使可用电流最大化。
外延层530可以包含与外延层510和520的半导体外延相同或相似的半导体外延。举例来说，在描绘的实施例中，外延层包含Si外延。此外，外延层530配置有掺质结构以提供具有最高迁移率的电荷载子(即电子)，使装置的速度最大化。因此，外延层530具有提供超过外延层520和外延层510的电荷载子迁移率的掺质结构。外延层530可以包含n型掺质，例如P、As、Bi、Sb、或前述的组合。在一些实施例中，外延层530可以包含与外延层520相同的掺质。举例来说，外延层520和530两者都包含P。换言之，外延层520和530两者都可以是外延硅：磷(Si:P)源极/漏极层。在一些实施例中，外延层530可以包含不同浓度的掺质以实现不同的电荷载子迁移率。如上所述，外延层520可以包含浓度为1×1021原子/cm3至约3×1021原子/cm3的掺质。外延层530可以包含浓度为1×1021原子/cm3至约8×1021原子/cm3的掺质。如果掺杂浓度太小，例如小于约1×1021原子/cm3，操作电流可能会受到不必要的限制；如果掺杂浓度太大，例如大于约8×1021原子/cm3，可能产生漏电或速度增加可能饱和。在一些实施例中，外延层520和530两者都包含相同的掺质，并且外延层530中的掺质浓度与外延层520中的掺质浓度的比例可以是约1:1至约5:1。如果此比例太小(例如小于1:1)或太大(例如大于5:1)，则可能无法实现上述电荷载子迁移率之间的平衡。在一些实施例中，外延层520和530两者都可以包含As，由此形成外延硅：砷(Si:As)源极/漏极层。在一些实施例中，外延层530可以包含与外延层520不同的掺质。举例来说，外延层520可以包含As，而外延层530可以包含P。在一些实施例中，P提供的电荷载子(在此为电子)迁移率大于As提供的电荷载子迁移率。
外延层530的形成可以使用与上文关于外延层510和520所述的方法类似的方法。举例来说，可以使用循环沉积/蚀刻、选择性外延成长、或前述的组合。此外，在循环沉积/蚀刻或选择性外延成长工艺的沉积循环期间可以引入包含掺杂元素的前驱物。举例来说，含P前驱物包含膦(phosphine，PH3)、氮化磷(PN3)、氟化磷(PF2)、PxHe、其他合适的含P前驱物、或前述的组合。在一些实施例中，可以引入约30％至约80％的百分比的掺质前驱物。如果百分比太低(例如小于30％)或太高(例如大于80％)，则可能达不到掺质的目标浓度。或者，可以在形成外延层530之后引入掺杂元素，例如通过注入工艺(例如倾斜角离子注入工艺)或扩散工艺。在一些实施例中，进行退火操作以修复在注入工艺期间产生的任何缺陷。在一些实施例中，进行退火操作以活化掺杂元素。退火工艺可以是快速热退火(RTA)工艺、激光退火工艺、其他合适的退火工艺、或前述的组合。
如上所述，在相邻的外延层510、520和530之间存在电荷载子迁移率级联(cascade)。虽然以上公开内容描述了具有单一掺杂元素的三个外延层中的每一个，但在一些实施例中，掺杂元素的组合可用于实现所需的移动级联。举例来说，外延层510、520和530中的一或多个可以掺杂有C和As两者、As和P两者、或C和P两者以实现所描述的迁移率级联。此外，额外地或替代地，外延层510、520和530可以包含不同浓度(例如原子百分比)的相同或不同掺质，以实现所述的迁移率级联。本发明实施例考虑到实现所述的迁移率级联的任何掺质结构。
如图11所示，每对外延层520(因此也是外延源极/漏极部件500)由多个半导体层120连接，其在操作期间作为源极侧和漏极侧之间的电荷载子管道(或通道层)。举例来说，当装置100开启时(例如当施加到其栅极电极的电压超过临界电压时)，半导体层120电性连接(或桥接)外延层520以允许形成电流。同时，虽然外延层530与半导体层120物理地隔开，但它们经由外延层520电性连接至半导体层120。举例来说，电荷载子从源极侧的外延层530经由外延层520迁移进入半导体层120，并进一步从半导体层120经由外延层520迁移进入漏极侧的外延层530。因为外延层530中的电荷载子的迁移率高于外延层520中的电荷载子的迁移率，所以外延层530可以主要有助于整体电荷迁移。同时，因为外延层510中的电荷载子显著降低迁移率，所以其对电流的贡献可能很小(例如可忽略)。
此外，因为半导体层120各自以360°被栅极结构的一部分(在下文详细描述)包围，所以它们受到有效的栅极控制。因此，当装置100关断时，这些通道层被有效地关断。虽然外延层520和530物理上相邻或连接到半导体层120，但可能有最少(或没有)电荷载子穿过半导体层120。同时，底通道122可能处于弱栅极控制。它与外延层520和530物理分离且不受这些部件的高电荷载子迁移率的影响。此外，直接连接的外延层510具有有限的电荷载子迁移率。因此，经由底通道122或任何通道层120的电荷载子传输可能最少(或没有)。由此使漏电流最小化。
在一些实施例中，省略外延层530，并且外延层520进一步占据上述用于外延层530的空间。虽然在这样的实施例中可能存在增加的漏电流，但可以有关于少一层外延层的降低制造成本的益处。
参照图12，在外延源极/漏极部件500上方以及隔离部件150的垂直上方形成层间介电(interlayer dielectric，ILD)层230。在一些实施例中，可以在层间介电层230和外延源极/漏极部件500之间形成蚀刻停止层220。层间介电层230也可以沿着X方向形成在相邻的栅极结构250之间，以及沿着Y方向形成在相邻的外延源极/漏极部件500之间。层间介电层230可以包含介电材料，例如高介电常数材料、低介电常数材料或极低介电常数材料。举例来说，层间介电层230可以包含SiO2、SiOC、SiON、或前述的组合。层间介电层230可以包含单层或多层结构，并且可以通过合适的技术形成，例如化学气相沉积、原子层沉积及/或旋涂技术。在形成层间介电层230之后，可以进行化学机械研磨工艺以移除过量的层间介电层230并平坦化层间介电层230的顶表面。在其他功能中，层间介电层230在装置100的各个部件之间提供电性隔离。
参照图2B的方框30和图12，在工艺670中选择性地移除虚设栅极堆叠240。虚设栅极堆叠240的移除产生栅极沟槽242，其暴露出半导体堆叠的相应顶表面和侧表面(沿着Y方向)。工艺670可以选自任何合适的光刻和蚀刻工艺。在一些实施例中，光刻工艺可以包含形成光刻胶层(阻剂)、将阻剂暴露于图案化辐射、进行曝光后烘烤工艺以及显影阻剂以形成掩模元件，其暴露出包含栅极结构250的区域。然后，经由掩模元件选择性地蚀刻虚设栅极堆叠240。在一些其他实施例中，栅极间隔物201及/或202可以作为掩模元件或其一部分。
参照图2B的方框32和图13，在工艺680期间经由半导体堆叠的暴露侧表面选择性地移除半导体层110的剩余部分。类似于工艺620，工艺680可以被配置为完全移除半导体层110而大致不影响半导体层120。然而，在工艺680期间半导体层120可能会受到轻光刻响。举例来说，半导体层120的中心的厚度可以减少约1％至约10％。此外，通道区中的基底102的一部分可类似地凹陷约1％至约10％。同时，由于内间隔物206的保护，在内间隔物206正上方和正下方的半导体层120的端部不受影响。半导体层120的这些端部也在三侧被外延层520以及内间隔物206包围。因此，半导体层120的端部部分可以具有比半导体层120的中间部分更大的厚度(沿着Z方向)。换言之，半导体层120现在具有狗骨轮廓。半导体层110的剩余部分的移除形成悬浮的半导体层120，以及在垂直相邻的半导体层120之间的开口244。因此，半导体层120的中心部分各自具有暴露出的顶部、底部和侧壁表面。换言之，每个半导体层120的中心部分现在围绕X方向周向地(circumferentially)暴露出来。工艺680可以是任何合适的蚀刻工艺，例如干式蚀刻工艺、湿式蚀刻工艺、或前述的组合。除了暴露出半导体层120的中心部分的顶表面和底表面之外，工艺680也暴露出内间隔物206的侧壁表面460。
参照图2B的方框34和图14，在开口244和栅极沟槽242中形成金属栅极堆叠。举例来说，在半导体层120上方和之间形成栅极介电层246，并在栅极介电层246的一部分上方和之间形成导电金属层248。在一些实施例中，栅极介电层246可以是高介电常数介电层。高介电常数栅极介电层246可以顺应性地形成，使其至少部分地填充栅极沟槽242和开口244。在一些实施例中，可以在每个半导体层120的暴露出表面周围形成高介电常数栅极介电层246，使其以360°包覆环绕每个半导体层120。高介电常数栅极介电层246可以进一步形成在内间隔物206和栅极间隔物层201的侧表面上方。高介电常数栅极介电层246可以包含介电常数大于SiO2的介电常数(约为3.9)的介电材料。举例来说，高介电常数栅极介电层可以包含氧化铪(HfO2)，其介电常数在约18至约40的范围。作为各种其他范例，高介电常数栅极介电层可以包含ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO、或前述的组合。
高介电常数栅极介电层246的形成可以通过任何合适的工艺，例如化学气相沉积、物理气相沉积、原子层沉积、或前述的组合。
在一些实施例中，形成界面层245以插入半导体层120和栅极介电层246之间。可以使用任何合适的方法来形成界面层245，例如原子层沉积、化学气相沉积或其他沉积方法。或者，界面层245的形成也可以通过氧化工艺，例如热氧化或化学氧化。在这种情况下，在内间隔物206或栅极间隔物层201的侧壁上不形成界面层。在许多实施例中，界面层245提升半导体基底和随后形成的高介电常数介电层246之间的黏着性。然而，在一些实施例中，省略界面层245。
导电金属层248形成在栅极介电层246上方并且填充栅极沟槽242和开口244的剩余空间。导电金属层248可以包含功函数金属层。在描绘的实施例中，导电金属层248被配置用于NMOS晶体管。因此，功函数金属层可以包含任何合适的n型功函数金属材料，例如氮化钛(TiN)、钌(Ru)、铱(Ir)、锇(Os)、铑(Rh)、或前述的组合。导电金属层248还可以包含填充金属层。填充金属层可以包含任何合适的材料，例如铝(Al)、钨(W)、铜(Cu)、钴(Co)、镍(Ni)、铂(Pt)、钌(Ru)、或前述的组合。在一些实施例中，进行化学机械研磨以暴露出层间介电层230的顶表面。栅极介电层246和导电金属层248共同形成高介电常数金属栅极堆叠。高介电常数金属栅极堆叠和栅极间隔层201和202共同形成新的栅极结构250。栅极结构250接合多个半导体层120以形成多个栅极通道。
参照图2B的方框36和图14，在层间介电层230中的外延源极/漏极部件500上方形成接触沟槽。随后，在接触沟槽中和外延源极/漏极部件500上形成硅化物部件360(或硅化物层360)。硅化物部件360可以降低肖特基势垒高度，由此降低源极/漏极部件和随后形成的接触部件之间的接触电阻。在描绘的实施例中，硅化物部件360在其底表面与外延层530交界，并且在其侧壁表面与外延层520交界。此外，硅化物部件360与外延层510隔开。硅化物部件360的形成可以使用任何合适的方法，例如自对准硅化物方法、其他合适的方法、或前述的组合。在一些实施例中，硅化物部件360具有凹表面。在一些实施例中，省略硅化物部件360。此外，在硅化物部件360上方形成源极/漏极接触件370。源极/漏极接触件370可以包含任何合适的接触件材料，例如钨(W)、钴(Co)、铝(Al)、铜(Cu)、或前述的组合。
以上公开描述形成具有减少漏电流和寄生电阻的改进的掺杂结构的NMOS装置100。在一些实施例中，装置100可以替代地是PMOS装置。在这样的实施例中，外延层510、520和530可以具有与上文关于NMOS装置100所述的类似物理尺寸和参数。此外，可以类似地配置掺质结构以最小化外延层510中的电荷载子迁移率，以最大化外延层530中的电荷载子迁移率，并在外延层520中具有中等电荷载子迁移率。然而，在PMOS装置的情况下，电荷载子是孔洞而非电子。此外，用于电荷载子在其中迁移的基础材料，即外延层510、520和530可以不同于NMOS装置100中的基础材料。举例来说，外延层510、520和530可以包含合适的p型半导体外延材料，例如Si、硅锗(SiGe)、锗(Ge)、或前述的组合。在一些实施例中，外延层510、520和530可以包含p型掺质，例如硼(B)、氟化硼(BF2)、镓(Ga)、其他合适的p型掺质、或前述的组合。在一些实施例中，用于p型装置的外延层510可以包含浓度为约5×1017原子/cm3至约1×1018原子/cm3的碳(C)掺质；用于p型装置的外延层520可以包含浓度为约1×1021原子/cm3至约5×1021原子/cm3的硼(B)掺质；以及p型装置的外延层530可以包含浓度为约1×1021原子/cm3至约8×1021原子/cm3的硼(B)掺质。因此，可以实现类似上述电子迁移率级联的电荷载子(在此为孔洞)迁移率级联。这种配置降低PMOS装置中的漏电流，并降低工艺前段电容。此外，本发明实施例考虑到实现所述的电荷载子迁移率级联的任何其他掺质结构。
此外，PMOS装置包含具有与上述栅极结构250的结构相似的结构的栅极结构。然而，导电金属层248可以包含不同的功函数金属层或不同的填充金属层。举例来说，功函数金属层可以包含p型功函数金属材料，例如钛(Ti)、铝(Al)、钽(Ta)、钛铝(TiAl)、氮化铝钛(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮化硅钽(TaSiN)、或前述的组合。填充金属层可以包含任何合适的材料，例如Al、W、Cu、Co、Ni、Pt、Ru、或前述的组合。
在一些实施例中，装置100可以是具有耦合在一起的NMOS部件和PMOS部件的CMOS装置。因此，上文关于NMOS和PMOS所述的方法可适用于提供CMOS装置，其中一或两个组件包含在此描述的部件。举例来说，图15A～图15B描述用于形成CMOS装置100’的方法10’的流程图，其中至少一组件实施上述方法。
参照图15A的方框12’，接收半导体基底102。半导体基底102可以类似于上文关于图2A的方框12所述的那些。参照方框14’，在基底102的不同区域中形成半导体层的堆叠。举例来说，在为PMOS 100A配置的第一区中形成第一半导体层堆叠，并在为NMOS 100B配置的第二区中形成第二半导体层堆叠。第一半导体层堆叠和第二半导体层堆叠中的每一个可以类似于上文关于图2A的方框14所述的半导体层堆叠。因此，第一半导体层堆叠和第二半导体层堆叠各自包含具有不同材料和不同蚀刻速率的半导体层110和半导体层120。半导体层110和120以交错模式形成并在第一堆叠和第二堆叠中彼此交替。在描绘的实施例中，半导体层110包含Si且半导体层120包含SiGe。这些堆叠分别被图案化为鳍片结构104A和104B。参照图15A的方框16’，栅极结构分别形成在鳍片结构104A和104B上并包覆环绕鳍片结构104A和104B。另外，在栅极结构和鳍片结构104A和104B的露出表面上形成间隔层。在此工艺阶段，可以一起或分开处理PMOS区和NMOS区。举例来说，图15A～图15B中的方框18’～38’描述分别处理两区域。举例来说，这允许PMOS 100A和NMOS 100B包含非对称装置部件(例如非对称内间隔物)。然而，在一些实施例中，可以一起进行两区域上的后续处理步骤的一部分以降低生产成本。
参照图15A的方框18’～22’和图16，处理针对PMOS区且不影响NMOS区。举例来说，形成掩模元件350A以覆盖NMOS区，同时暴露出PMOS区。在一些实施例中，在形成掩模元件350A时实施光刻胶。参照方框18’，蚀刻工艺蚀刻至PMOS区中暴露出的源极/漏极区104a中，由此形成源极/漏极沟槽。举例来说，间隔层202可以作为蚀刻源极/漏极沟槽的掩模。换言之，此工艺可以与间隔层202自对准。在一些实施例中，源极/漏极沟槽具有与上文关于图5所述的源极/漏极沟槽204类似的轮廓。在此阶段可以移除形成掩模元件350A时实施的光刻胶。参照图15A的方框20’，横向蚀刻半导体层110以移除端部，由此在垂直相邻的半导体层120之间形成间隙。参照图15A的方框22’，在间隙中形成内间隔物。与方框18’～22’相关的这些工艺步骤分别类似于图2A的工艺方框18～22。
参照图15A的方框24’和图16，在PMOS区的源极/漏极沟槽中形成外延层520A。在一些实施例中，外延层520A形成为直接接触源极/漏极沟槽的底表面。此外，外延层520A也形成在源极/漏极沟槽的侧壁表面上，使得外延层520A与半导体层120和内间隔物206直接交界。因此，外延层520A从源极/漏极沟槽的底表面和从最低半导体层120的底表面下方延伸到最高半导体层120的顶表面。换言之，外延层520A不仅完全占据源极/漏极沟槽的子通道区，也与半导体层120直接交界。在一些实施例中，外延层520A可以具有“U”形轮廓。如上所述，外延层520A被配置用于PMOS。在描绘的实施例中，外延层520A的轮廓和物理尺寸类似于上文关于图9～图10所述的外延层510和520的总体轮廓和物理尺寸。然而，外延层520A可以具有用于p型外延层的任何合适的轮廓和物理尺寸。外延层520A包含p型半导体外延材料，例如Si、SiGe、Ge、或前述的组合。在一些实施例中，外延层520A可以包含p型掺质，例如硼、镓、其他合适的p型掺质、或前述的组合。在一些实施例中，可以采用约1×1021原子/cm3至约3×1021原子/cm3的浓度包含p型掺质。
参照图15A的方框26’和图16，在外延层520A上方形成外延层530A。外延层530A可以具有类似于上文关于图11所述的外延层530的轮廓和物理尺寸。在此，外延层530A包含p型外延材料，例如Si、SiGe、Ge、或前述的组合。外延层530A可以具有与外延层520A相同或不同的掺质结构。举例来说，外延层530A可以包含B、Ga、或前述的组合，其浓度为约1×1021原子/cm3至约8×1021原子/cm3。在描绘的实施例中，外延层520A和530A共同形成外延源极/漏极部件500A。然而，在一些实施例中，源极/漏极部件可以包含更少或更多外延层。在形成外延源极/漏极部件500A之后，移除掩模元件350A。
工艺继续处理NMOS区。参照图15B的方框28’和图17，在暴露NMOS区的同时在PMOS区上方形成掩模元件350B。在形成掩模元件350B时可以实施光刻胶。蚀刻工艺蚀刻至NMOS区中暴露的源极/漏极区104a，由此形成源极/漏极沟槽。在一些实施例中，源极/漏极沟槽具有与上述源极/漏极沟槽204类似的轮廓。然后移除在形成掩模元件350B中实施的光刻胶。参照图15B的方框30’，横向蚀刻半导体层110以移除端部，由此在相邻半导体层120之间形成间隙。参照图15B的方框32’，在间隙中形成内间隔物206。与方框28’～32’相关的这些工艺步骤分别类似于图2A的工艺方框18～22。
参照图15B的方框34’和图17，在NMOS区的源极/漏极沟槽中形成外延层510B。在一些实施例中，外延层510B类似于上文关于图9所述的外延层510。参照图15B的方框36’和图17，在NMOS区的源极/漏极沟槽中和外延层510B的顶表面上形成外延层520B。在一些实施例中，外延层520B类似于上文关于图10所述的外延层520。参照图15B的方框38’和图17，在NMOS区的源极/漏极沟槽中和外延层510B的顶表面上方形成外延层530B。此外，外延层530B形成于外延层520B的两部分之间。在一些实施例中，外延层530B类似于上文关于图11所述的外延层530。因此，外延层510B、520B和530B的特性分别形成为类似于已经描述的外延层510、520和530的特性。举例来说，外延层510B可以具有被配置为最小化外延层510B中的电荷载子迁移率的掺质结构(包含掺质类型、掺质浓度、掺质分布等)；外延层530B可以具有被配置为最大化外延层530B中的电荷载子迁移率的掺质结构；而外延层520B可以具有在外延层520B中提供中等电荷载子迁移率的掺质结构。在描绘的实施例中，外延层510B包含浓度小于约1×1018原子/cm3的C；外延层520B包含浓度为约1×1021原子/cm3至约3×1021原子/cm3的As；以及外延层530B包含浓度为约1×1021原子/cm3至约8×1021原子/cm3的P。外延层510B、520B和530B共同形成外延源极/漏极部件500B。
从以上描述可以看出，外延源极/漏极部件500B具有不同于外延源极/漏极部件500A的结构。举例来说，外延源极/漏极部件500A可以包含两个外延层，而外延源极/漏极部件500B包含三个外延层。此外，外延层520A可以从源极/漏极沟槽的底表面延伸至源极/漏极沟槽的顶表面；而外延层510B从源极/漏极沟槽的底表面延伸至基底102的顶表面，并且外延层520B从基底102的顶表面延伸至源极/漏极沟槽的顶表面。此外，外延源极/漏极部件500A和500B内的掺质分布可能不同。举例来说，外延源极/漏极部件500A可以包含两个掺杂元素，而外延源极/漏极部件500B可以包含三个掺杂元素。这两个源极/漏极部件之间的其他参数或部件也可能不同。
参照图15B的方框40’和图18，继续工艺以在外延源极/漏极部件500A和500B的顶表面上形成层间介电层230。在一些实施例中，在外延源极/漏极部件500A和层间介电层230之间以及在外延源极/漏极部件500B和层间介电层230之间形成蚀刻停止层220。随后，从栅极结构250移除虚设栅极堆叠。因此，分别为PMOS区和NMOS区形成栅极沟槽242A和242B。栅极沟槽242A和242B暴露出半导体层110和120的堆叠的侧壁表面。图15B的方框40’的工艺类似于上文关于图2B的方框30所述的工艺。参照图15B的方框42’和图19，从堆叠的露出侧壁表面移除半导体层110的剩余部分。这形成用于PMOS区和NMOS区两者的悬浮半导体层120(或通道层120)。方框42’的此工艺类似于上文关于图2B的方框32所述的工艺。
参照图15B的方框44’和46’和图19，分别在栅极沟槽242A和242B中形成金属栅极堆叠。PMOS区中的金属栅极堆叠可以包含栅极介电层246A、导电金属层248A和可选的界面层245A。NMOS区中的金属栅极堆叠可以包含栅极介电层246B、导电金属层248B和可选的界面层245B。栅极介电层246A和246B可以包含从上文关于图14所述的栅极介电层246的选项中独立选择的材料；以及界面层245B可以包含上文关于图14的界面层245所述的材料。导电金属层248A可以包含合适的p型金属材料，并且导电金属层248B可以包含合适的n型金属材料，类似于上文关于图14所述的那些导电金属层248。参照图15B的方框48’和图19，可以进行额外的工艺步骤以完成CMOS装置的制造。举例来说，可以进一步形成接触部件370、导孔(via)部件、金属部件等。
图19示出CMOS装置，其中NMOS组件实施三层外延源极/漏极结构，而PMOS组件实施两层外延源极/漏极结构。在这样的实施例中，NMOS在子通道外延层中可以具有降低的电子迁移率，并因此具有减少的经由底通道的漏电流。在一些实施例中，PMOS组件可以实施三层外延源极/漏极结构，而NMOS组件可以实施两层外延源极/漏极结构。因此，PMOS可以在子通道外延层中具有降低的孔洞迁移率，并因此具有减少的经过底通道的漏电流。在一些实施例中，例如图20中描绘的那些实施例，NMOS组件和PMOS组件两者都可以实施三层外延源极/漏极结构。因此，NMOS和PMOS两者在各自的子通道外延层中都可以具有降低的电荷载子迁移率，并因此具有减少的经过各自的底通道的漏电流。
以上方法10和10’描述本发明实施例的两个例示方法。在任何所述步骤之前或之后，可以在方法10或10’中添加或删除工艺步骤。可以在方法10或10’之前、期间和之后提供额外的步骤，并且对于此方法的额外实施例，可以替换或消除所描述的一些步骤。还应理解的是，对于装置100或100’的额外实施例，可以在装置100或100’中添加额外部件，并且可以替换或消除所描述的一些部件。
本发明实施例中的一些实施例为半导体工艺和半导体装置提供益处，但并非用于限制。举例来说，所公开的方法提供在源极/漏极部件的子通道区中具有降低的电荷载子迁移率的以纳米片为主的装置。结果，减少或减轻关断状态下的漏电流，而不牺牲效能(例如装置速度)。举例来说，实施本方法的静态随机存取存储器(SRAM)单元已显示提高约3％的单元电流。此外，临界电压的变化已显示减少约1mV；以及Vcc-min已显示降低约10mV。此外，也降低工艺前段电容(例如栅极漏电容Cgd和总栅极电容Cgg)。结果，相较于不实施本文公开的方法，以纳米片为主的装置可具有总体上更好的效能、功能及/或可靠度。不同的实施例可以提供不同的益处，并且不是任何特定实施例都需要所有益处。
在一例示性面向，本发明实施例关于一种半导体装置。此半导体装置包含基底、在基底上方的两个源极/漏极部件、连接两个源极/漏极部件的多个通道层以及包覆环绕多个通道层中的每一个的栅极结构。两个源极/漏极部件中的每一个包含第一外延层、在第一外延层上方的第二外延层以及在第二外延层的内表面上的第三外延层。通道层与第二外延层直接交界，并通过第二外延层与第三外延层隔开。第一外延层包含具有第一掺质的第一半导体材料。第二外延层包含具有第二掺质的第一半导体材料。第二掺质的迁移率高于第一掺质的迁移率。
在一些实施例中，第一外延层的顶表面沿着基底的顶表面延伸。在一些实施例中，第一半导体材料是硅，第一掺质是碳，第二掺质是n型掺质。在一些实施例中，第一半导体材料是硅且第二掺质是砷。在一些实施例中，第三外延层包含第三掺质，并且第三掺质不同于第一掺质和第二掺质。在一些实施例中，第二掺质和第三掺质两者均为n型掺质。在一些实施例中，第二掺质具有第二迁移率；第三掺质具有第三迁移率；并且第二迁移率小于第三迁移率。在一些实施例中，第一外延层中的第一掺质的原子百分比为约10％至约30％，第二外延层中的第二掺质的原子百分比为约10％至约30％，并且第三外延层中的第三掺质的原子百分比为约30％至约80％。在一些实施例中，此半导体装置还包含硅化物层。硅化物层的底表面与第三外延层交界且硅化物的侧壁表面与第二外延层交界。硅化物层与第一外延层隔开。在一些实施例中，第三外延层的底表面在通道层的最低层的底表面下方延伸。在一些实施例中，第二外延层具有包含多个S形部分的侧壁表面。
在一例示性面向，本发明实施例关于一种半导体装置。此半导体装置包含基底；在基底上方的两个源极/漏极部件；以及连接两个源极/漏极部件的多个悬浮通道层。源极/漏极部件中的每一个包含第一外延层、在第一外延层的侧壁上的第二外延层以及在第一外延层和第二外延层下方且在悬浮通道层的最低层下方的第三外延层。第一外延层包含第一掺质，第二外延层包含第二掺质，并且第三外延层包含第三掺质。第一掺质、第二掺质和第三掺质彼此不同。悬浮通道层中的每一个与源极/漏极部件的第一外延层直接交界。
在一些实施例中，第一外延层各自插入悬浮通道层和第二外延层之一之间。在一些实施例中，第二外延层与第三外延层隔开。在一些实施例中，第三掺质是碳。在一些实施例中，第一掺质是砷且第二掺质是磷。
在一例示性面向，本发明实施例关于一种方法。此方法包含接收半导体结构。半导体结构具有在基底上的半导体通道以及在基底内和半导体通道的两侧上的多个源极/漏极沟槽。此方法也包含在源极/漏极沟槽中外延成长多个第一外延层。第一外延层的顶表面在半导体通道的底表面下方或沿着半导体通道的底表面延伸。第一外延层包含第一掺质。此方法还包含在第一外延层上和源极/漏极沟槽的侧壁表面上外延成长多个第二外延层。第二外延层连接至半导体通道且包含第二掺质。此方法另外包含在第二外延层的顶表面上外延成长多个第三外延层。第三外延层包含第三掺质。第三外延层与半导体通道隔开。此外，第一掺质不同于第二掺质和第三掺质。
在一些实施例中，半导体通道是多个半导体通道层的堆叠的一层。半导体通道层的堆叠中的每一个位于两个垂直相邻的牺牲层之间。此方法还包含移除暴露在源极/漏极沟槽中的牺牲层的第一部分，以在两个垂直相邻的半导体通道层之间形成多个第一间隙。此外，此方法也包含在第一间隙中形成多个间隔层。第二外延层的外延成长包含在间隔层的侧壁表面上外延成长第二外延层。在一些实施例中，源极/漏极沟槽是基底的第一区中的多个第一源极/漏极沟槽，半导体通道是第一区中的第一半导体通道，并且半导体结构包含基底的第二区中的多个第二源极/漏极沟槽和第二区中的第二半导体通道。此外，此方法还包含在第二源极/漏极沟槽的底表面和侧壁表面上外延成长多个第四外延层。第四外延层连接至第二半导体通道。此外，此方法包含在第四外延层的顶表面上外延成长多个第五外延层。第四外延层和第五外延层掺杂有导电类型与第一掺质、第二掺质和第三掺质的导电类型相反的掺质。在一些实施例中，第二外延层的外延成长包含外延成长与基底隔开的第二外延层。
以上概述数个实施例的部件，使得本技术领域中技术人员可以更加理解本发明实施例的多个面向。本技术领域中技术人员应该理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与本文介绍的实施例相同的目的及/或优点。本技术领域中技术人员也应该理解，此类等效的结构并未悖离本发明实施例的精神与范围，并且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (1)

1.一种半导体装置，包含：
一基底；
两个源极/漏极部件，在该基底上方；
多个通道层，连接所述两个源极/漏极部件；以及
一栅极结构，包覆环绕所述多个通道层中的每一个，
其中所述两个源极/漏极部件中的每一个包含一第一外延层、在该第一外延层上方的一第二外延层以及在该第二外延层的内表面上的一第三外延层，
其中该通道层与所述多个第二外延层直接交界，并通过所述多个第二外延层与所述多个第三外延层隔开，以及
其中所述多个第一外延层包含具有一第一掺质的一第一半导体材料，所述多个第二外延层包含具有一第二掺质的该第一半导体材料，并且该第二掺质的迁移率高于该第一掺质的迁移率。
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