CN114974375A - 半导体集成电路及半导体集成电路的控制方法 - Google Patents

半导体集成电路及半导体集成电路的控制方法 Download PDF

Info

Publication number
CN114974375A
CN114974375A CN202110907249.0A CN202110907249A CN114974375A CN 114974375 A CN114974375 A CN 114974375A CN 202110907249 A CN202110907249 A CN 202110907249A CN 114974375 A CN114974375 A CN 114974375A
Authority
CN
China
Prior art keywords
signal
signal line
period
level
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110907249.0A
Other languages
English (en)
Inventor
李东旭
板垣清太郎
川口一昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN114974375A publication Critical patent/CN114974375A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

本发明的一实施方式提供一种不增大芯片面积便能够抑制消耗电力的半导体集成电路及半导体集成电路的控制方法。一实施方式的半导体集成电路具备：第1信号线，具有第1部分及第2部分；第2信号线，具有第3部分及第4部分；第1反相器，配置在第1信号线的第1部分与第2部分之间；第2反相器，配置在第2信号线的第3部分与第4部分之间；及控制电路。在第1期间，响应第1时钟信号而对第1信号线的第1部分输入第1信号。在第1期间之后的第2期间，响应第2时钟信号而对第2信号线的第3部分输入第2信号。第1反相器将使第1信号的逻辑反转所得的第1反转信号输出到第2部分。第2反相器将使第2信号的逻辑反转所得的第2反转信号输出到第4部分。控制电路在第1期间使第2信号线为浮动状态，在第2期间使第1信号线为浮动状态。

Description

半导体集成电路及半导体集成电路的控制方法
相关申请
本申请享有以日本专利申请2021-25415号(申请日：2021年2月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体集成电路及半导体集成电路的控制方法。
背景技术
在半导体集成电路中，当信号线中传输信号时，因信号线彼此之间的电容性耦合而导致消耗电力增大。通过扩大信号线的间隔使信号线间的耦合电容减少，能够抑制消耗电力的增大，但芯片面积会增大。
发明内容
本发明的一实施方式提供一种不增大芯片面积便能够抑制消耗电力的半导体集成电路及半导体集成电路的控制方法。
一实施方式的半导体集成电路具备：第1信号线，具备第1部分及第2部分；第2信号线，具备第3部分及第4部分；第1反相器，配置在第1信号线的第1部分与第2部分之间；第2反相器，配置在第2信号线的第3部分与第4部分之间；及控制电路。在第1期间，响应第1时钟信号而对第1信号线的第1部分输入第1信号。在第1期间之后的第2期间，响应第2时钟信号而对第2信号线的第3部分输入第2信号。第1反相器将使第1信号的逻辑反转所得的第1反转信号输出到第2部分。第2反相器将使第2信号的逻辑反转所得的第2反转信号输出到第4部分。控制电路在第1期间使第2信号线为浮动状态，在第2期间使第1信号线为浮动状态。
附图说明
图1是表示包含具有实施方式的半导体集成电路的非易失性存储器的存储器系统的构成的框图。
图2是表示实施方式的非易失性存储器的构成的框图。
图3A是指示非易失性存储器的读出动作的指令序列的例子。
图3B是非易失性存储器的数据读出动作相关的指令序列的例子。
图4是表示实施方式的非易失性存储器的部分构成的框图。
图5是表示实施方式的反向中继器((invert repeater))电路的第1例的电路图。
图6是图5所示的电路的动作例的时序图。
图7是产生EQ信号及/EQ信号的电路图。
图8是表示实施方式的反向中继器电路的第2例的电路图。
图9是图8所示的电路的动作例的时序图。
图10是第1比较例的中继器电路的示意图。
图11是图10所示的电路的动作例的时序图。
图12是表示第1比较例的信号线的配置的示意图。
图13是表示实施方式的数据总线的信号线的配置的示意图。
图14是表示第2比较例的信号线的配置的示意图。
图15是表示电源电流的比较的表。
图16是用来说明信号线的电位的变化的示意图(周期01)。
图17是用来说明信号线的电位的变化的示意图(周期02)。
图18是用来说明由均衡器电路产生的信号线的电位变化的示意图(周期1)。
图19是用来说明由均衡器电路产生的信号线的电位变化的示意图(周期2)。
图20是用来说明由均衡器电路产生的信号线的电位变化的示意图(周期3)。
图21是用来说明实施方式的变化例的半导体集成电路的动作的示意图。
具体实施方式
以下，参照附图对实施方式进行说明。在附图记载中，对相同部分标注相同符号并省略说明。
本发明的实施方式的半导体集成电路例如是图1所示的存储器系统包含的非易失性存储器2。非易失性存储器2是能够非易失地保存数据的半导体存储器。非易失性存储器2例如具备NAND(Not And，与非)闪速存储器。存储器控制器1控制非易失性存储器2的动作。主机例如为个人计算机、移动终端等电子设备。
首先，对图1所示的存储器系统进行说明。此外，在以下说明中，信号DQ＜7：0＞是指分别为1比特信号的信号DQ＜0＞、DQ＜1＞、……、DQ＜7＞的集合。信号DQ＜7：0＞为8比特信号。
存储器控制器1从主机接收命令，基于接收到的命令来控制非易失性存储器2。具体来说，存储器控制器1将由主机指示写入的数据写入到非易失性存储器2，从非易失性存储器2读出由主机指示读出的数据并将它发送到主机。非易失性存储器2的写入对象的非易失性存储单元由存储器控制器1指定。以下，将非易失性存储器2的非易失性存储单元也称作“存储单元”。
存储器控制器1与非易失性存储器2经由个别的信号线收发遵循存储器控制器1与非易失性存储器2的接口标准的信号。在存储器控制器1与非易失性存储器2之间收发的信号为信号/CE、/RB、CLE、ALE、/WE、/RE、RE、/WP、DQ＜7：0＞、DQS、/DQS等。
信号/CE是用来使能非易失性存储器2的芯片使能信号。信号/RB是表示非易失性存储器2处于就绪状态(受理来自外部的命令的状态)还是忙碌状态(未受理来自外部的命令的状态)的就绪忙碌信号。信号CLE是通知非易失性存储器2在信号CLE为H(高)电平期间发送到非易失性存储器2的信号DQ＜7：0＞为指令的指令锁存使能信号。信号ALE是通知非易失性存储器2在信号ALE为H电平期间发送到非易失性存储器2的信号DQ＜7：0＞为地址的地址锁存使能信号。
信号/WE是指示将发送到非易失性存储器2的信号DQ＜7：0＞存入非易失性存储器2的写入使能信号。在单倍数据速率(Single Data Rate，SDR)模式下，指示将在信号/WE的上升边缘(rising edge)发送到非易失性存储器2的作为指令、地址或数据的信号DQ＜7：0＞存入。另外，在双倍数据速率(Double Data Rate，DDR)模式下，指示将在信号/WE的上升边缘发送到非易失性存储器2的作为指令或地址的信号DQ＜7：0＞存入。信号/WE每当通过存储器控制器1由非易失性存储器2接收指令、地址及数据时被生效。
信号/RE是指示存储器控制器1从非易失性存储器2读出信号DQ＜7：0＞的读取使能信号。信号RE是信号/RE的互补信号。例如，使用信号/RE及RE来控制输出信号DQ＜7：0＞时的非易失性存储器2的动作时点。更具体来说，在单倍数据速率模式下，指示在信号/RE的下降边缘(falling edge)将作为数据的信号DQ＜7：0＞输出到非易失性存储器2。另外，在双倍数据速率模式下，指示在信号/RE的下降边缘及上升边缘将作为数据的信号DQ＜7：0＞输出到非易失性存储器2。
信号/WP是指示非易失性存储器2禁止数据写入的写入保护信号。信号DQ＜7：0＞是在非易失性存储器2与存储器控制器1之间被收发的数据实体，包含指令CMD、地址ADD及数据DAT。数据DAT包含写入数据及读出数据。
信号DQS是用来控制有关信号DQ＜7：0＞的非易失性存储器2的动作时点的数据选通信号。信号/DQS是信号DQS的互补信号。信号DQS及/DQS例如基于信号RE及/RE而产生。更具体来说，在双倍数据速率模式下，指示在信号DQS的下降边缘及上升边缘将作为数据的信号DQ＜7：0＞存入非易失性存储器2。另外，信号DQS在双倍数据速率模式下，是基于信号/RE的下降边缘及上升边缘而产生的，与作为数据的信号DQ＜7：0＞一起从非易失性存储器2输出。
存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correction，错误检查与校正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15相互之间由总线16连接。
RAM11将从主机接收的数据在存储到非易失性存储器2之前暂时储存，或将从非易失性存储器2读出的数据在发送到主机之前暂时储存。RAM11例如为SRAM(Static RandomAccess Memory，静态随机存取存储器)或DRAM(Dynamic Random Access Memory，动态随机存取存储器)等通用半导体存储器。
处理器12控制整个存储器控制器1的动作。处理器12例如为CPU(CentralProcessing Unit，中央处理器)、MPU(Micro Processing Unit，微处理器)等。处理器12例如响应从主机接收的数据读出命令，将读出命令发行到非易失性存储器2。该动作在数据写入时也一样。处理器12针对积存在RAM11中的数据，决定非易失性存储器2的储存区域(存储区域)。另外，处理器12具有对来自非易失性存储器2的读出数据执行各种运算的功能。
主机接口13与主机连接，执行遵循与主机间的接口标准的处理。主机接口13例如将从主机接收的命令及数据传送到处理器12。另外，主机接口13将从非易失性存储器2读出的数据、来自处理器12的响应等发送到主机。
ECC电路14对储存在RAM11中的数据进行编码，产生码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。
存储器接口15经由总线而与非易失性存储器2连接，执行与非易失性存储器2之间的通信。存储器接口15根据处理器12的指示，将指令CMD、地址ADD及写入数据发送到非易失性存储器2。另外，存储器接口15从非易失性存储器2接收读出数据。
图1中，示出了存储器控制器1分别具备ECC电路14及存储器接口15的构成例。但是，ECC电路14也可以内置在存储器接口15中。另外，ECC电路14也可以内置在非易失性存储器2中。
当从主机接收到写入命令时，存储器系统以如下方式动作。处理器12将被指示写入的数据暂时存储在RAM11中。处理器12读出储存在RAM11中的数据，并将它输入到ECC电路14。ECC电路14对所输入的数据进行编码，将码字输入到存储器接口15。存储器接口15将所输入的码字写入非易失性存储器2。
当从主机接收到读出命令时，存储器系统以如下方式动作。存储器接口15将从非易失性存储器2读出的码字输入到ECC电路14。ECC电路14对所输入的码字进行解码，将解码后的数据储存在RAM11中。处理器12将储存在RAM11中的数据经由主机接口13发送到主机。
图2是表示非易失性存储器2的构成例的框图。非易失性存储器2具备存储单元阵列21、输入输出电路22、逻辑控制电路24、寄存器26、定序器27、电压产生电路28、行解码器30、感测放大器31、反向中继器电路40。非易失性存储器2还具备输入输出用垫群32、逻辑控制用垫群34、及电源输入用端子群35。
存储单元阵列21包含与字线及位线建立对应的多个存储单元(未图示)。
输入输出电路22在与存储器控制器1之间收发信号DQ＜7：0＞、信号DQS及信号/DQS。输入输出电路22将信号DQ＜7：0＞内的指令CMD及地址ADD传送到寄存器26。另外，输入输出电路22在与感测放大器31之间收发写入数据及读出数据。
逻辑控制电路24从存储器控制器1接收信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB。另外，逻辑控制电路24将信号/RB传送到存储器控制器1，将非易失性存储器2的状态通知给外部。
寄存器26保存指令CMD及地址ADD。寄存器26将地址ADD传送到行解码器30及感测放大器31，并且将指令CMD传送到定序器27。
定序器27接收指令CMD，按照基于所接收到的指令CMD的序列来控制整个非易失性存储器2。
电压产生电路28基于来自定序器27的指示，产生数据写入、数据读出、及数据抹除等动作所需的电压。基于来自寄存器26的地址，将各种电压从电压产生电路28供给到行解码器30、感测放大器31及存储单元阵列21。
行解码器30从寄存器26接收地址ADD内的块地址及行地址。行解码器30基于块地址来选择块，并且基于行地址来选择字线。
感测放大器31在读出数据时，感测从存储单元读出到位线的读出数据，将感测到的读出数据传送到输入输出电路22。感测放大器31在写入数据时，经由位线将写入数据传送到存储单元。
感测放大器31与输入输出电路22之间的数据传送是经由数据总线YIO进行的。写入非易失性存储器2的数据及从非易失性存储器2读出的数据由数据总线YIO传输。
反向中继器电路40配置在数据总线YIO的中央附近。可通过反向中继器电路40来抑制在数据总线YIO中流通的电源电流的增大，详情将在下文叙述。
输入输出用垫群32包含多个端子(垫)，所述多个端子(垫)与信号DQ＜7：0＞及信号DQS、/DQS相对应，用来在非易失性存储器2与存储器控制器1之间收发包含数据的各信号。
逻辑控制用垫群34包含多个端子(垫)，所述多个端子(垫)与信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB相对应，用来在非易失性存储器2与存储器控制器1之间收发各信号。
电源输入用端子群35包含多个端子，所述多个端子被输入电源电压Vcc、VccQ、及接地电压Vss，用来从外部向非易失性存储器2供给各种动作电源。电源电压Vcc是通常作为动作电源从外部赋予的电路电源电压。例如，电源电压Vcc为2.5V。在存储器控制器1与非易失性存储器2之间收发信号时使用电源电压VccQ。例如，电源电压VccQ为1.2V。
图3A表示指示非易失性存储器2的读出动作的指令序列的例子。图3B表示从非易失性存储器2读出数据的动作相关的指令序列的例子。
如图3A所示，在读出动作时，存储器控制器1切换(toggle)信号/WE，同时继续发行读出指令“00h”、连续5个周期的地址ADD、及指令“30h”，并将它们发送到非易失性存储器2。读出指令“00h”是命令从非易失性存储器2的存储单元阵列21读出数据的指令。指令“30h”是命令开始进行读出动作的指令。非易失性存储器2当接收到指令“30h”时，开始从存储单元阵列21读出数据，通知存储器控制器1信号/RB为L电平，且非易失性存储器2为忙碌状态。从存储单元阵列21读出数据的动作完成之后，非易失性存储器2通知存储器控制器1信号/RB为H电平，且非易失性存储器2为就绪状态。
存储器控制器1在确认非易失性存储器2已成为就绪状态之后，如图3B所示，切换信号/RE及RE。非易失性存储器2与信号/RE及RE同步地将所读出的数据作为信号DQ＜7：0＞传送到存储器控制器1。另外，非易失性存储器2与信号DQ＜7：0＞同步地切换信号DQS及/DQS，并将它传送到存储器控制器1。
图4是表示包含输入输出电路22、感测放大器31、反向中继器电路40及数据总线YIO的非易失性存储器2的部分构成的框图。输入输出电路22经由数据总线YIO在与感测放大器31之间收发写入数据及读出数据。数据总线YIO包含多个信号线D。例如，数据总线YIO包含128条信号线D。
感测放大器31具有连接到位线BL0－BLm的感测放大器组件31A、连接到感测放大器组件31A的数据寄存器31B、连接到数据寄存器31B的数据多工器31C。位线条数例如为约13万条。感测放大器组件31A感测读出到位线的读出数据，并经由位线将写入数据传送到存储单元。数据寄存器31B保存读出数据或写入数据。数据多工器31C从在位线BL0－BLm中传输的数据中选择在构成数据总线YIO的信号线D中传输的数据。
输入输出电路22也可以包含变换总线宽度的变换电路221。变换电路221例如将包含128条信号线的数据总线YIO的总线宽度变换成包含分别供信号DQ＜7：0＞传输的8条信号线的总线的总线宽度。变换电路221例如也可以是FIFO(First In First Out，先进先出)电路。感测放大器31与变换电路221之间以电源电压Vcc(例如2.5V)动作。变换电路221与存储器控制器1之间以电源电压VccQ(例如1.2V)动作。
反向中继器电路40由控制电路50控制。图4中，将控制电路50作为不同于输入输出电路22及逻辑控制电路24的电路区块示出。但是，控制电路50例如也可以作为输入输出电路22及/或逻辑控制电路24的一部分构成。
图5中示出反向中继器电路40的构成例。图5所示的反向中继器电路40连接到第1信号线D1及第2信号线D2。第1信号线D1的至少一部分与第2信号线D2的至少一部分沿相同方向延伸，并且相邻。例如，第1信号线D1及第2信号线D2是构成数据总线YIO的多个信号线D中相邻配置的信号线D。第1信号线D1与第2信号线D2相互之间具有电容性耦合。此外，并不限定为第1信号线D1整体与第2信号线D2整体相邻。即便在第1信号线D1的至少一部分与第2信号线D2的至少一部分相邻的情况下，相互之间也会具有电容性耦合。
以下，将第1信号线D1及第2信号线D2也称作“信号线D”。第1信号线D1包含第1部分D1a及第2部分D1b。同样地，第2信号线D2包含第3部分D2a及第4部分D2b。在此，为了使说明变得容易，举例说明2条信号线时的反向中继器电路40的动作。另外，将由电容性耦合产生的信号线间的电容也称作“耦合电容”。
此外，以下说明中以读出动作为例进行说明。也就是说，存储器控制器1切换信号/RE及RE，非易失性存储器2与信号/RE及RE同步地将所读出的数据作为信号DQ＜7：0＞传送到存储器控制器1，以此动作为例进行说明。另外，在以下说明中，将信号电平为H电平时设为“信号接通”，将信号电平为L电平时设为“信号断开”。
反向中继器电路40响应第1时钟信号CLKA及第2时钟信号CLKB而动作。第1时钟信号CLKA在第1电平(例如H电平)与不同于第1电平的第2电平(例如L电平)之间转变。第2时钟信号CLKB在第3电平(例如H电平)与不同于第3电平的第4电平(例如L电平)之间转变。例如，第1电平高于第2电平，第3电平高于第4电平。或者，也可以是，第1电平低于第2电平，第3电平低于第4电平。
当第1时钟信号CLKA接通时，第1信号DataA被输入到第1信号线D1的第1部分D1a。反向中继器电路40将使第1信号DataA的逻辑反转所得的信号(以下称作“反转信号”)输出到第1信号线D1的第2部分D1b。连接到第1信号线D1的第1接收电路61接收第1信号DataA的反转信号。
当第2时钟信号CLKB接通时，第2信号DataB被输入到第2信号线D2的第3部分D2a。反向中继器电路40将第2信号DataB的反转信号输出到第2信号线D2的第4部分D2b。连接到第2信号线D2的第2接收电路62接收第2信号DataB的反转信号。
反向中继器电路40连接到第1接收电路61及第2接收电路62。图5示出了第1接收电路61及第2接收电路62为触发器(FF)的例子。在此情况下，如果第1时钟信号CLKA接通，那么第1接收电路61保存第1信号DataA的反转信号(第1反转信号)。如果第2时钟信号CLKB接通，那么第2接收电路62保存第2信号DataB的反转信号(第2反转信号)。
图6表示反向中继器电路40的动作例的时序图。图6中，V_CLK是作为非易失性存储器2的动作基准的时钟信号的基准时钟信号CLK的电位。V_CLKA是第1时钟信号CLKA的电位，V_CLKB是第2时钟信号CLKB的电位。另外，V_DataA是第1信号线D1的电位(更详细来说，是第1信号线D1的第1部分D1a的电位)，V_DataB是第2信号线D2的电位(更详细来说，是第2信号线D2的第3部分D2a的电位)。V_EQ是EQ信号的电位。以下，时序图的信号名与所述相同。
如图6所示，第1时钟信号CLKA的周期及第2时钟信号CLKB的周期与基准时钟信号CLK的周期相同。
但是，第1时钟信号CLKA及第2时钟信号CLKB的接通期间的长度是基准时钟信号CLK的接通期间的长度的一半。另外，第1时钟信号CLKA接通的时点与第2时钟信号CLKB接通的时点错开相当于基准时钟信号CLK的半个周期的量。
如图6所示，将第1时钟信号CLKA接通到第1时钟信号CLKA断开后第2时钟信号CLKB接通为止的期间称作“第1周期C1”。另外，将第2时钟信号CLKB接通到第2时钟信号CLKB断开后第1时钟信号CLKA接通为止的期间称作“第2周期C2”。第1时钟信号CLKA在第2周期C2的期间断开。第2时钟信号CLKB在第1周期C1的期间断开。以下，将第1周期C1与第2周期C2均称作“周期”。第1周期C1与第2周期C2交替重复。
在第1周期C1，响应第1时钟信号CLKA而向第1信号线D1输入第1信号DataA。另外，在第2周期C2，响应第2时钟信号CLKB而向第2信号线D2输入第2信号DataB。换句话说，在第1周期C1，响应第1时钟信号CLKA而将第1信号DataA输入到第1信号线D1的第1部分D1a。在第2周期C2，响应第2时钟信号CLKB而将第2信号DataB输入到第2信号线D2的第3部分D2a。
反向中继器电路40具备配置在第1信号线D1的途中的第1反向中继器411、及配置在第2信号线D2的途中的第2反向中继器412。换句话说，第1反向中继器411配置在第1信号线D1的第1部分D1a与第2部分D1b之间，第2反向中继器412配置在第2信号线D2的第3部分D2a与第4部分D2b之间。以下，将第1反向中继器411及第2反向中继器412均称作“反向中继器41”，或者均简称为“反相器41”。
第1反向中继器411(第1反相器411)在第1时钟信号CLKA为H电平时，将在输入端子接收到的信号的反转信号从输出端子输出。另一方面，第1反向中继器411在第1时钟信号CLKA为L电平时，无论在输入端子接收到的信号的电位电平如何，都不从输出端子输出信号。输入到第1信号线D1的第1信号DataA响应第1时钟信号CLKA的下降边缘而被输入到第1反向中继器411。第1反向中继器411将第1信号DataA的反转信号输出到第1信号线D1，第1接收电路61接收第1信号DataA的反转信号。换句话说，第1反向中继器411将输入到第1信号线D1的第1部分D1a的第1信号DataA的反转信号输出到第1信号线D1的第2部分D1b。
第2反向中继器412(第2反相器412)在第2时钟信号CLKB为H电平时，将在输入端子接收到的信号的反转信号从输出端子输出。另一方面，第2反向中继器412在第2时钟信号CLKB为L电平时，无论在输入端子接收到的信号的电位电平如何，都不从输出端子输出信号。输入到第2信号线D2的第2信号DataB响应第2时钟信号CLKB的下降边缘而被输入到第2反向中继器412。第2反向中继器412将第2信号DataB的反转信号输出到第2信号线D2，第2接收电路62接收第2信号DataB的反转信号。换句话说，第2反向中继器412将输入到第2信号线D2的第3部分D2a的第2信号DataB的反转信号输出到第2信号线D2的第4部分D2b。第2接收电路62接收第2信号DataB的反转信号的时点与第1接收电路61接收第1信号DataA的反转信号的时点错开相当于基准时钟信号CLK的半个周期的量。
非易失性存储器2中，图4所示的控制电路50例如基于从存储器控制器1接收的信号/RE及信号RE而产生基准时钟信号CLK，基于基准时钟信号CLK的产生而产生第1时钟信号CLKA及第2时钟信号CLKB。例如，将从基准时钟信号CLK的上升边缘产生的脉冲设为第1时钟信号CLKA，将从基准时钟信号CLK的下降边缘产生的脉冲设为第2时钟信号CLKB。在此情况下，控制电路50例如具有作为将基准时钟信号CLK分频的分频电路的功能。
非易失性存储器2与信号/RE及RE同步地在与存储器控制器1之间传送数据。因此，控制电路50例如也可以使用信号/RE及RE而产生第1时钟信号CLKA及第2时钟信号CLKB。
控制电路50在第1周期(第1期间)C1使第2信号线D2为浮动状态，在第2周期(第2期间)C2使第1信号线D1为浮动状态。另外，控制电路50在第1周期C1中第1时钟信号CLKA断开后的期间、及第2周期C2中第2时钟信号CLKB断开后的期间，使第1信号线D1与第2信号线D2均为浮动状态。
也就是说，在第1周期C1中第1时钟信号CLKA为H电平的期间(第3期间)C1a，第2信号线D2为浮动状态。在第1周期C1中第1时钟信号CLKA为L电平的期间(第4期间)C1b，第1信号线D1及第2信号线D2为浮动状态。
而且，在第2周期C2中第2时钟信号CLKB为H电平的期间(第5期间)C2a，第1信号线D1为浮动状态。在第2周期C2中第2时钟信号CLKB为L电平的期间(第6期间)C2b，第1信号线D1及第2信号线D2为浮动状态。
反向中继器电路40具备均衡器电路42。均衡器电路42使浮动状态的第1信号线D1的第1反向中继器411的前后电位平均化，使浮动状态的第2信号线D2的第2反向中继器412的前后电位平均化。以下将所述电位平均化称作“电平调整”。均衡器电路42在第1信号线D1与第2信号线D2均为浮动状态时进行所述电平调整。此外，关于第1反向中继器411的前后电位及第2反向中继器412的前后电位，“前电位”是反向中继器41的输入侧的信号线D的电位，“后电位”是反向中继器41的输出侧的信号线D的电位(以下相同)。
通常来说，浮动状态的信号线的电位容易受到与相邻信号线的电容性耦合的影响而变动。也就是说，浮动状态的第1信号线D1的电位受到第2信号线D2的电位的影响。而且，浮动状态的第2信号线D2的电位受到第1信号线D1的电位的影响。
浮动状态的信号线D经由电容性耦合受到其它信号线D的影响，从而有可能导致电源电流增加，电路的消耗电力增大。均衡器电路42可通过电平调整来抑制该消耗电力的增大，详情将在下文叙述。首先，以下对均衡器电路42的构成及动作进行说明。
如上文所说明那样，响应第1时钟信号CLKA，对第1信号线D1输入第1信号DataA。第1时钟信号CLKA在第1周期C1的前一半接通，在第1周期C1的后一半断开。因此，在第1周期C1的前一半，对第1信号线D1输入第1信号DataA。控制电路50在第1周期C1的后一半使第1信号线D1为浮动状态。而且，均衡器电路42在第1周期C1的后一半对第1信号线D1进行电平调整。
另外，响应第2时钟信号CLKB，对第2信号线D2输入第2信号DataB。第2时钟信号CLKB在第2周期C2的前一半接通，在第2周期C2的后一半断开。因此，在第2周期C2的前一半，对第2信号线D2输入第2信号DataB。控制电路50在第2周期C2的后一半使第2信号线D2为浮动状态。而且，均衡器电路42在第2周期C2的后一半对第2信号线D2进行电平调整。
也就是说，均衡器电路42在第1周期C1中第1时钟信号CLKA为L电平的期间(第4期间)C1b，当第1信号线D1及第2信号线D2均为浮动状态时，将第1信号线D1的第1部分D1a与第2部分D1b电连接，并且将第2信号线D2的第3部分D2a与第4部分D2b电连接。同样地，均衡器电路42在第2周期C2中第2时钟信号CLKB为L电平的期间(第6期间)C2b，当第1信号线D1及第2信号线D2均为浮动状态时，将第1信号线D1的第1部分D1a与第2部分D1b电连接，并且将第2信号线D2的第3部分D2a与第4部分D2b电连接。
通过均衡器电路42的电平调整，第1反向中继器411的前后电位一致，第2反向中继器412的前后电位一致。在各周期中，均衡器电路42进行使浮动状态下的信号线D的反向中继器41的前后电位一致的电平调整。
如图5所示，均衡器电路42具有第1均衡器421及第2均衡器422。第1均衡器421在由均衡器电路42进行的电平调整中，将第1信号线D1的第1反向中继器411的前后电连接。第2均衡器422在由均衡器电路42进行的电平调整中，将第2信号线D2的第2反向中继器412的前后电连接。将第1均衡器421及第2均衡器422均称作“均衡器420”。
第1均衡器421与第1反向中继器411并联连接到第1信号线D1。当第1均衡器421为接通状态时，第1信号线D1中第1反向中继器411的前后电连接。因此，通过使第1均衡器421成为接通状态，而在第1反向中继器411的前后之间有电荷移动。通过电荷移动，第1信号线D1的第1反向中继器411的输入侧所保存的电荷与输出侧所保存的电荷被中和。这样一来，第1信号线D1经由第1均衡器421在第1反向中继器411的前后短路，从而使第1信号线D1的电位在第1反向中继器411的前后一致。
第2均衡器422与第2反向中继器412并联连接到第2信号线D2。当第2均衡器422为接通状态时，第2信号线D2中第2反向中继器412的前后电连接。因此，通过使第2均衡器422成为接通状态，而在第2反向中继器412的前后之间有电荷移动。通过电荷移动，第2信号线D2的第2反向中继器412的输入侧所保存的电荷与输出侧所保存的电荷被中和。这样一来，经由第2均衡器422在第2反向中继器412的前后使第2信号线D2短路，从而使第2信号线D2的电位在第2反向中继器412的前后一致。
控制电路50根据EQ信号及将EQ信号反转所得的/EQ信号来控制均衡器420的接通动作及断开动作。在EQ信号接通、/EQ信号断开的情况下，第1均衡器421及第2均衡器422进行接通动作，第1信号线D1中第1反向中继器411的前后短路，第2信号线D2中第2反向中继器412的前后短路。如图6所示，当第1时钟信号CLKA与第2时钟信号CLKB均断开时，EQ信号接通，这时，/EQ信号断开。
此外，图6中，电位V_DataA及电位V_DataB的粗实线表示被输入信号时的信号线D的电位。电位V_DataA及电位V_DataB的虚线表示受电容性耦合影响的浮动状态下的信号线D的电位。电位V_DataA及电位V_DataB的箭头表示因电平调整产生的信号线D的电位变化。图6中，电位Vd10是经电平调整后的电位V_DataA，电位Vd20是经电平调整后的电位V_DataB。
如上所述，均衡器电路42能够在第1信号线D1中将第1部分D1a与第2部分D1b电连接，且能够在第2信号线D2中将第3部分D2a与第4部分D2b电连接。均衡器420例如是由n型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管及p型MOS晶体管构成的传输门(transfer gate)。或者，也可以由一个晶体管构成均衡器420。
EQ信号及/EQ信号例如也可以使用第1时钟信号CLKA及第2时钟信号CLKB，通过图7所示的异或(exclusive or)电路51与反相器52的串联连接而产生。也就是说，控制电路50也可以产生EQ信号作为第1时钟信号CLKA与第2时钟信号CLKB的异或，将EQ信号的逻辑值反转而产生/EQ信号。将EQ信号及/EQ信号均称作第1控制信号。这样一来，控制电路50也可以使用第1时钟信号CLKA及第2时钟信号CLKB而产生第1控制信号，并使用第1控制信号来控制均衡器电路42。
反向中继器电路40在驱动2条相邻信号线D中的一条信号线D的期间使另一条信号线D为浮动状态。因此，能够降低电容性耦合对相邻的其它信号线D的影响。进而，反向中继器电路40通过均衡器电路42的电平调整来抑制消耗电力的增大。
以下，对通过均衡器电路42的电平调整来抑制消耗电力的情况进行说明。上文中，对存在2条连接着反向中继器41的信号线D的情况进行了说明。但是，连接着反向中继器41的信号线D的条数为任意。以下，针对存在3条连接着反向中继器41的信号线D的情况，参照图8说明反向中继器电路40的动作。
图8表示实施方式的反向中继器电路40的电路图。实施方式的反向中继器电路40至少与排列配置的第1信号线D1、第2信号线D2及第3信号线D3连接。第1信号线D1与第2信号线D2相互之间具有电容性耦合，第2信号线D2与第3信号线D3相互之间具有电容性耦合。
图8所示的反向中继器电路40是在图5所示的反向中继器电路40中追加第3信号线D3、第3反向中继器413、第3均衡器423、第3接收电路63所得的构成。
当第1时钟信号CLKA接通时，对第3信号线D3输入第3信号DataC。配置在第3信号线D3的途中的第3反向中继器413将使第3信号DataC的逻辑反转所得的反转信号输出到第3信号线D3。第3均衡器423通过电平调整将第3信号线D3的第3反向中继器413的前后电连接。第3接收电路63在第1时钟信号CLKA为H电平时接收第3信号DataC的反转信号。
响应第1时钟信号CLKA，在第1信号线D1及第3信号线D3中传输信号。另外，响应第2时钟信号CLKB，在第2信号线D2中传输信号。
图9表示时钟信号的电位、信号线D的电位及EQ信号的电位。图9中，V_DataC是第3信号线D3的电位。电位Vd30是经电平调整后的电位V_DataC。
图5示出了第1信号线D1及第2信号线D2。相对于此，图8示出了第1信号线D1、第2信号线D2及第3信号线D3。第1信号线D1与第2信号线D2的关系相当于第3信号线D3与第2信号线D2的关系。在图8所示的隔着第2信号线D2配置第1信号线D1与第3信号线D3的构成中，中央的第2信号线D2的电位受到相邻两侧的信号线D的电位变化的影响。
图10表示不具有反向中继器电路40的第1比较例的中继器电路。以下，将图8所示的实施方式的反向中继器电路40的动作与图10所示的第1比较例的中继器电路的动作加以比较。
图10示出了被输入第1信号DataA的第1信号线D1、及被输入第2信号DataB的第2信号线D2。第1信号DataA被第1接收电路61接收，第2信号DataB被第2接收电路62接收。第1比较例中，使用普通缓冲器71对信号线D中的信号进行中继。“普通缓冲器”是不使信号的逻辑值反转的缓冲电路。
图11表示图10所示的电路的动作例的时序图。图11中，V_CLK是基准时钟信号CLK的电位，V_DataA是第1信号线D1的电位，V_DataB是第2信号线D2的电位。响应基准时钟信号CLK的上升边缘，将第1信号DataA输入到第1信号线D1。另外，响应基准时钟信号CLK的上升边缘，将第2信号DataB输入到第2信号线D2。也就是说，发送第1信号DataA的时点与发送第2信号DataB的时点一致。
图12表示第1比较例的信号线D的配置。第1信号线D1与第2信号线D2的间隔为S，第1信号线D1与第2信号线D2之间的耦合电容为C。间隔S例如也可以是电路设计规则的最小间距d。
图13表示连接到图8所示的实施方式的反向中继器电路40的信号线D的配置。第1信号线D1与第2信号线D2的间隔为S，第1信号线D1与第2信号线D2之间的耦合电容为C。另外，第2信号线D2与第3信号线D3的间隔为S，第2信号线D2与第3信号线D3之间的耦合电容为C。对第1信号线D1输入第1信号DataA，对第3信号线D3输入第3信号DataC。第2信号线D2为浮动状态。
另外，图14表示第2比较例的信号线D的配置。第2比较例所示的配置是基于第1比较例将第1信号线D1与第2信号线D2的间隔扩大到2×S。第1信号线D1与第2信号线D2之间的耦合电容为0.5×C。
图15表示图12所示的第1比较例的信号线D的配置中的电源电流的例子、图13所示的实施方式的信号线D的配置中的电源电流的例子、及图14所示的第2比较例的信号线D的配置中的电源电流的例子。图15中，按照信号线D的电位变化分成实例1～实例4这4种情况，示出电源电压Vcc的电源线中流动的电源电流Ivcc的值、及接地电压Vss的电源线中流动的电源电流Ivss的值。但是，第1比较例、实施方式、第2比较例中示出的电源电流的大小是相对的。
实例1表示在传送数据的信号线中配置得最靠近的2个信号线中，两个信号线的电位朝相反方向变化的例子。也就是说，关于实例1，在第1比较例及第2比较例中，第1信号线D1的电位V_DataA从H电平变化为L电平，第2信号线D2的电位V_DataB从L电平变化为H电平。在实施方式中，电位V_DataA从H电平变化为L电平，电位V_DataC从L电平变化为H电平。实例1中，实施方式中的浮动状态的第2信号线D2的电位V_DataB未发生变化。图15中，以虚线表示浮动状态的第2信号线D2的电位V_DataB(实例2～4中相同)。
实例2表示在传送数据的信号线中配置得最靠近的2个信号线中，两个信号线的电位朝相同方向变化的例子。也就是说，关于实例2，在第1比较例及第2比较例中，电位V_DataA及电位V_DataB从H电平变化为L电平。在实施方式中，电位V_DataA及电位V_DataC从H电平变化为L电平。实例2中，实施方式中的第2信号线D2的电位V_DataB从H电平变化为L电平。
实例3表示在传送数据的信号线中配置得最靠近的2个信号线中，两个信号线中的其中一个信号线的电位发生变化，使得两个信号线间成为相同电位的例子。也就是说，关于实例3，在第1比较例及第2比较例中，电位V_DataA从H电平变化为L电平，电位V_DataB固定为L电平。在实施方式中，电位V_DataA从H电平变化为L电平，电位V_DataC固定为L电平。实例3中，实施方式中的第2信号线D2的电位V_DataB从H电平变化为L电平。但是，实施方式中的电位V_DataB的变化小于其它信号线D的电位的变化。其原因在于，通过利用均衡器电路42进行电平调整，信号线D间的电容性耦合的影响得以降低。通过电平调整降低电容性耦合的影响的详情将在下文中进行叙述。
实例4表示在传送数据的信号线中配置得最靠近的2个信号线中，两个信号线中的其中一个信号线的电位发生变化，使得两个信号线间成为不同电位的例子。关于实例4，在第1比较例及第2比较例中，电位V_DataA从H电平变化为L电平，电位V_DataB固定为H电平。在实施方式中，电位V_DataA从H电平变化为L电平，电位V_DataC固定为H电平。实例4中，实施方式中的电位V_DataB从H电平变化为L电平。但是，通过利用均衡器电路42进行电平调整，电位V_DataB的变化较小。
如果将图15中的第1比较例与实施方式加以比较，那么在实例1中，电源电流Ivcc及电源电流Ivss在第1比较例中为“2”，与此相对，在实施方式中为“1”。另外，实例3、4中，电源电流Ivcc及电源电流Ivss在第1比较例中为“1”，与此相对，在实施方式中为“0.5”。这样来看，电源电流在实施方式中比在第1比较例中小。其原因在于，在实施方式中，与第1比较例相比，电容性耦合的影响为大致一半。在使用实施方式的反向中继器电路40的情况下，信号线D间的电容性耦合的影响较小，这是因为配置在第1信号线D1与第3信号线D3之间的第2信号线D2为浮动状态。
即便应用第2比较例的构成，与应用第1比较例的构成的情况相比也能够降低电源电流。如图15所示，在实例1中，电源电流Ivcc及电源电流Ivss在第1比较例中为“2”，与此相对，在第2比较例中为“1”。另外，在实例3、4中，电源电流Ivcc及电源电流Ivss在第1比较例中为“1”，与此相对，在第2比较例中为“0.5”。第2比较例中信号线D间的电容性耦合的影响较小，这是因为第1信号线D1与第2信号线D2的间隔比第1比较例中的所述间隔大。但是，在第2比较例的构成中，由于扩大了信号线D间的间隔，因此电路面积增大。另一方面，在实施方式的构成中，与第2比较例的构成相比，信号线D的间隔为一半，且电源电流相同程度。这样来看，根据实施方式的反向中继器电路40，可抑制电路面积的增大，并且降低电源电流。
此外，浮动状态的信号线D的电位容易受到与相邻信号线D的电容性耦合的影响而变动。例如，浮动状态的第2信号线D2的电位受到第1信号线D1及第3信号线D3的电位变化的影响而变动。
以下，对信号线D的电位从图16所示的周期01的状态变化为图17所示的周期02的状态的情况进行研究。图16及图17中，将电位发生变化的信号线D示为“on”，将浮动状态的信号线D示为“off”。另外，图16及图17的箭头表示信号线D的电位变化的方向。也就是说，图式中向下的箭头表示电位从H电平变化为L电平，图式中向上的箭头表示电位从L电平变化为H电平。所述表示在以下图式中也一样。
在周期01中，当第1信号线D1及第3信号线D3的电位从H电平变化为L电平时，浮动状态的第2信号线D2的电位因电容性耦合的影响而降低。在此，关于浮动状态的第2信号线D2的电位，将未受到周围信号线D的影响的情况设为“0”，将因电容性耦合的影响而降低的情况设为“-1”。在周期01中，通过将第2信号线D2设为浮动状态，可如上文所述那样降低电源电流。
在紧接周期01之后的周期02中，使第1信号线D1及第3信号线D3为浮动状态，使第2信号线D2的电位为H电平的“1”。这时，如果周期01中第2信号线D2的电位为“0”，那么只要使第2信号线D2的电位上升“1”即可。但是，如果周期01中第2信号线D2的电位已降低到“-1”，那么必须使第2信号线D2的电位上升“2”，以使第2信号线D2的电位为“1”。也就是说，通过在周期01中使第2信号线D2为浮动状态，可于周期01中抑制电源电流，但周期02中电源电流会增大。
如上所述，在将浮动状态下电位发生变动的信号线D的电位在下一周期中设定为H电平或L电平的情况下，根据该信号线D的初始状态，也就是根据前一周期的动作，消耗电力有可能增大。
对此，具有均衡器电路42的反向中继器电路40会使在信号线D为浮动状态的期间经由电容性耦合产生的电位变化初始化。因此，反向中继器电路40能够抑制下一周期中的电源电流的增大。以下，参照图18～图20对均衡器电路42的动作进行说明。
在图18所示的周期1中，第1信号线D1及第3信号线D3的电位从H电平变化为L电平。这时，第2信号线D2的电位在第2反向中继器412的输入侧从“0”降低为“-1”，在第2反向中继器412的输出侧从“1”上升为“2”。周期1中，第1均衡器421、第2均衡器422及第3均衡器423为断开状态。
接着，在图19所示的周期2中，使第1信号线D1、第2信号线D2及第3信号线D3为浮动状态，并利用均衡器电路42进行电平调整。也就是说，使第1均衡器421、第2均衡器422及第3均衡器423为接通状态。通过使第2均衡器422为接通状态，第2信号线D2的电位在第2反向中继器412的前后一致，为“0.5”。
然后，在图20所示的周期3中，第1信号线D1及第3信号线D3维持浮动状态，并将第2信号线D2的电位设定为H电平。这时，第2信号线D2的电位在第2反向中继器412的输入侧从“0.5”上升为“1”，在第2反向中继器412的输出侧从“0.5”降低为“0”。这样一来，在具有均衡器电路42的电路中，能够抑制第2信号线D2的发生变化的电位大小。
此外，在周期3之后，仍利用均衡器电路42进行电平调整。具体来说，使连接到第1信号线D1的第1均衡器421与连接到第3信号线D3的第3均衡器423为接通状态。由此，第1反向中继器411前后的第1信号线D1的电位一致，第3反向中继器413前后的第3信号线D3的电位一致。因此，能够减少因第2信号线D2的电位变化产生的第1信号线D1及第3信号线D3的电位变动。其结果为，能够抑制第1信号线D1及第3信号线D3的发生变化的电位大小。
如上所述，通过利用均衡器电路42进行电平调整而使电荷均衡，所述电荷因与其它信号线D的电容性耦合而在反向中继器41的前一半及后一半分别蓄积在信号线D中。其结果为，能够抑制因信号线D为浮动状态的期间(前一周期)所蓄积的电荷导致的下一周期中的电源电流增大。
如上文所说明那样，反向中继器电路40通过使相邻2条信号线D中的1条信号线D为浮动状态，而降低电容性耦合的影响。其结果为，能够在不增大半导体集成电路的面积的情况下抑制电源电流。
进而，均衡器电路42通过电平调整，针对处于浮动状态的信号线D，在被输入信号之前将反向中继器41的前后电位平均化。因此，在每个周期，将蓄积在浮动状态的信号线D中的正电荷与负电荷相抵消。通过将电荷相抵消，而抑制浮动状态时信号线D中产生的电位变动在被输入信号的下一周期中对信号线D造成的影响。其结果为，能够抑制电源电流的增大。
如上文所说明那样，根据实施方式的半导体集成电路，能够在不增大半导体集成电路的面积的情况下，在所有周期抑制电源电流的增大，降低半导体集成电路的消耗电力。
此外，如图6所示，控制均衡器420的动作的EQ信号的周期为基准时钟信号CLK的周期的一半。但是，相比从非易失性存储器2的存储单元阵列21读出数据的感测放大器31的动作速度(感测放大器31的控制信号线中的控制信号的传输速度)来说，输入输出电路22的动作速度设定得较慢。输入输出电路22的动作周期例如为100MHz左右。因此，即便EQ信号的周期为基准时钟信号CLK的周期的一半，反向中继器电路40也能稳定地动作。这样一来，也可以在半导体集成电路的信号线中信号传输速度相对较慢的信号线中配置反向中继器电路40。
此外，信号线D的寄生电容的大小在反向中继器41的输入侧与输出侧越接近，越能通过电平调整来使浮动状态的信号线D的反向中继器41的前后电位一致。也就是说，优选为，第1信号线D1的寄生电容的大小在第1反向中继器411的前后相等，第2信号线D2的寄生电容的大小在第2反向中继器412的前后相等。换句话说，在假定配线中每单位长度的寄生电容大致固定的情况下，优选为第1信号线D1的第1部分D1a的配线长度与第2部分D1b的配线长度相等。另外，优选为第2信号线D2的第3部分D2a的配线长度与第4部分D2b的配线长度相等。例如，在信号线D的寄生电容的大小在信号线D的整个长度中为大致固定的情况下，在信号线D的全长的中央附近配置反向中继器41。
＜变化例＞
在图8所示的实施方式的反向中继器电路40中，示出了信号在信号线D中沿一方向传输的情况。但是，也可以在信号双向传输的信号线D中配置反向中继器电路40。通过反向中继器电路40，即便在信号双向传输的信号线D的情况下，也能够抑制电源电流的增大，降低半导体集成电路的消耗电力。
例如，于信号在非易失性存储器2的数据总线YIO中双向传输的情况下，可以通过反向中继器电路40来抑制电源电流的增大。以下，将信号从输入输出电路22传输到感测放大器31的情况称作“数据传入”。另一方面，将信号从感测放大器31传输到输入输出电路22的情况称作“数据传出”。
图21表示实施方式的变化例的反向中继器电路40A及40B的电路构成。变化例的反向中继器电路40A及40B是信号在信号线D中双向传输。图21中，将纸面上从左到右的方向设为“第1方向R1”，将从右到左的方向设为“第2方向R2”。例如，第1方向R1是数据传入时信号的行进方向，第2方向R2是数据传出时信号的行进方向。
在图21所示的变化例的构成中，信号DataA1在第1信号线D1中向第1方向R1行进，信号DataA2在第1信号线D1中向第2方向R2行进。信号DataB1在第2信号线D2中向第1方向R1行进，信号DataB2在第2信号线D2中向第2方向R2行进。
在变化例的构成中，在第1信号线D1及第2信号线D2中配置反向中继器电路40，所述反向中继器电路40是第1电路401、第2电路402及第3电路403串联连接而构成。图21中，将配置在第1信号线D1的途中的反向中继器电路40示为第1反向中继器电路40A，将配置在第2信号线D2的途中的反向中继器电路40示为第2反向中继器电路40B。
第1电路401具有将信号沿第1方向R1传输的普通缓冲器N11与信号沿第2方向R2传输的普通缓冲器N12反向并联连接的构成。第2电路402具有将信号沿第1方向R1传输的反向中继器4111、信号沿第2方向R2传输的反向中继器4112、及均衡器4201并联连接的构成。第3电路403具有将信号沿第1方向R1传输的普通缓冲器N31与信号沿第2方向R2传输的普通缓冲器N32反向并联连接的构成。
响应在第1时钟线CA1中传输的时钟信号CLKA_DIN，使信号DataA1在第1反向中继器电路40A中向第1方向R1行进。另外，响应在第2时钟线CA2中传输的时钟信号CLKA_DOUT，使信号DataA2在第1反向中继器电路40A中向第2方向R2行进。另一方面，响应在第3时钟线CB1中传输的时钟信号CLKB_DIN，使信号DataB1在第2反向中继器电路40B中向第1方向R1行进。而且，响应在第4时钟线CB2中传输的时钟信号CLKB_DOUT，使信号DataB2在第2反向中继器电路40B中向第2方向R2行进。
时钟信号CLKA_DIN作为第1时钟信号CLKA与信号DIN的逻辑积由第1AND电路81产生。时钟信号CLKA_DOUT作为第1时钟信号CLKA与信号DOUT的逻辑积由第2AND电路82产生。另一方面，时钟信号CLKB_DIN作为第2时钟信号CLKB与信号DIN的逻辑积由第3AND电路83产生。时钟信号CLKB_DOUT作为第2时钟信号CLKB与信号DOUT的逻辑积由第4AND电路84产生。
当在信号线D中传输的信号向第1方向R1行进时，控制电路50使信号DIN为H电平且使信号DOUT为L电平。当信号在信号线D中向第2方向R2行进时，控制电路50使信号DIN为L电平且使信号DOUT为H电平。由此，在变化例的构成中，信号在信号线D中双向传输。而且，第1时钟信号CLKA接通的时点与第2时钟信号CLKB接通的时点错开相当于基准时钟信号CLK的周期的一半的量。因此，能够使第1信号线D1的电位变化的时点与第2信号线D2的电位变化的时点错开相当于基准时钟信号CLK的周期的一半的量。
如上所述，数据传出时，控制电路50也可以使用信号/RE及RE产生控制反向中继器电路40的控制信号。另一方面，数据传入时，控制电路50也可以基于信号DQS及/DQS产生作为控制反向中继器电路40的控制信号的信号DIN及信号DOUT。
(其它实施方式)
以上说明中，对非易失性存储器2为NAND闪速存储器的情况进行了说明，但非易失性存储器2也可以是其它类型的存储器件。另外，本发明的实施方式也可以是非易失性存储器以外的半导体集成电路。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定发明的范围。这些实施方式可以用其它各种方式加以实施，且可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样也包含在权利要求书所记载的发明及与其同等的范围内。
[符号的说明]
1 存储器控制器
2 非易失性存储器
21 存储单元阵列
22 输入输出电路
24 逻辑控制电路
31 感测放大器
40 反向中继器电路
42 均衡器电路
50 控制电路
411 第1反向中继器
412 第2反向中继器
413 第3反向中继器
421 第1均衡器
422 第2均衡器
423 第3均衡器
D1 第1信号线
D2 第2信号线
D3 第3信号线。

Claims (19)

1.一种半导体集成电路，具备：
第1信号线，具有在第1期间响应第1时钟信号而被输入第1信号的第1部分、及第2部分；
第2信号线，具有在所述第1期间之后的第2期间响应第2时钟信号而被输入第2信号的第3部分、及第4部分；
第1反相器，配置在所述第1信号线的所述第1部分与所述第2部分之间，将使所述第1信号的逻辑反转所得的第1反转信号输出到所述第2部分；
第2反相器，配置在所述第2信号线的所述第3部分与所述第4部分之间，将使所述第2信号的逻辑反转所得的第2反转信号输出到所述第4部分；及
控制电路，在所述第1期间使所述第2信号线为浮动状态，在所述第2期间使所述第1信号线为浮动状态。
2.根据权利要求1所述的半导体集成电路，其中
所述第1时钟信号在第1电平与不同于所述第1电平的第2电平之间转变，
所述第2时钟信号在第3电平与不同于所述第3电平的第4电平之间转变，
在作为所述第1期间的一部分的第3期间，所述第1时钟信号为所述第1电平，所述第2时钟信号为所述第4电平，
在作为所述第1期间的另一部分的第4期间，所述第1时钟信号为所述第2电平，所述第2时钟信号为所述第4电平，
在作为所述第2期间的一部分的第5期间，所述第1时钟信号为所述第2电平，所述第2时钟信号为所述第3电平，
在作为所述第2期间的另一部分的第6期间，所述第1时钟信号为所述第2电平，所述第2时钟信号为所述第4电平。
3.根据权利要求2所述的半导体集成电路，其中
所述第1电平高于所述第2电平，
所述第3电平高于所述第4电平。
4.根据权利要求2所述的半导体集成电路，其中所述控制电路由基准时钟信号产生所述第1时钟信号及所述第2时钟信号。
5.根据权利要求4所述的半导体集成电路，还具备均衡器电路，所述均衡器电路能够将所述第1信号线中的所述第1部分与所述第2部分电连接，并且能够将所述第2信号线中的所述第3部分与所述第4部分电连接。
6.根据权利要求5所述的半导体集成电路，其中所述均衡器电路具备：
第1均衡器，将所述第1部分与所述第2部分电连接；及
第2均衡器，将所述第3部分与所述第4部分电连接。
7.根据权利要求6所述的半导体集成电路，其中所述第1均衡器及所述第2均衡器是由n型MOS晶体管及p型MOS晶体管构成的传输门。
8.根据权利要求5所述的半导体集成电路，其中
在所述第3期间，
所述控制电路使所述第2信号线为浮动状态，
对所述第1信号线输入所述第1信号；
在所述第4期间，
所述控制电路使所述第1信号线及所述第2信号线为浮动状态，
所述均衡器电路将所述第1信号线中的所述第1部分与所述第2部分电连接，并且将所述第2信号线中的所述第3部分与所述第4部分电连接；
在所述第5期间，
所述控制电路使所述第1信号线为浮动状态，
对所述第2信号线输入所述第2信号；且
在所述第6期间，
所述控制电路使所述第1信号线与所述第2信号线为浮动状态，
所述均衡器电路将所述第1信号线中的所述第1部分与所述第2部分电连接，并且将所述第2信号线中的所述第3部分与所述第4部分电连接。
9.根据权利要求8所述的半导体集成电路，其中
所述第1信号线的所述第1部分的配线长度与所述第2部分的配线长度相等，
所述第2信号线的所述第3部分的配线长度与所述第4部分的配线长度相等。
10.根据权利要求5所述的半导体集成电路，其中
所述控制电路使用所述第1时钟信号及所述第2时钟信号产生第1控制信号，并使用所述第1控制信号来控制所述均衡器电路。
11.根据权利要求10所述的半导体集成电路，还具备：
非易失性存储器，能够保存数据；
感测放大器，从所述非易失性存储器读出数据；及
数据总线，连接到所述感测放大器，供传输从所述非易失性存储器读出的所述数据；
所述数据总线包含所述第1信号线与所述第2信号线。
12.根据权利要求11所述的半导体集成电路，其中所述非易失性存储器是NAND闪速存储器。
13.根据权利要求1所述的半导体集成电路，其中
所述第1信号线的至少一部分与所述第2信号线的至少一部分沿相同方向延伸，并且相邻。
14.根据权利要求2所述的半导体集成电路，其中
所述第3期间的长度与所述第4期间的长度之和与所述第1期间的长度相同，
所述第5期间的长度与所述第6期间的长度之和与所述第2期间的长度相同。
15.根据权利要求14所述的半导体集成电路，其中
所述第1期间的长度与所述第2期间的长度相同，
所述第3期间的长度与所述第5期间的长度相同。
16.根据权利要求1所述的半导体集成电路，其中所述第1信号线与所述第2信号线分别为双向传输信号的信号线。
17.一种半导体集成电路的控制方法，
在第1期间，响应第1时钟信号，对具有第1部分及第2部分的第1信号线的所述第1部分输入第1信号，
在所述第1期间之后的第2期间，响应第2时钟信号，对具有第3部分及第4部分的第2信号线的所述第3部分输入第2信号，
在配置在所述第1信号线的所述第1部分与所述第2部分之间的第1反相器中，将使所述第1信号的逻辑反转所得的第1反转信号输出到所述第2部分，
在配置在所述第2信号线的所述第3部分与所述第4部分之间的第2反相器中，将使所述第2信号的逻辑反转所得的第2反转信号输出到所述第4部分，
在所述第1期间使所述第2信号线为浮动状态，在所述第2期间使所述第1信号线为浮动状态。
18.根据权利要求17所述的半导体集成电路的控制方法，其中
使所述第1时钟信号在第1电平与不同于所述第1电平的第2电平之间转变，
使所述第2时钟信号在第3电平与不同于所述第3电平的第4电平之间转变，
在作为所述第1期间的一部分的第3期间，将所述第1时钟信号设为所述第1电平，将所述第2时钟信号设为所述第4电平，
在作为所述第1期间的另一部分的第4期间，将所述第1时钟信号设为所述第2电平，将所述第2时钟信号设为所述第4电平，
在作为所述第2期间的一部分的第5期间，将所述第1时钟信号设为所述第2电平，将所述第2时钟信号设为所述第3电平，
在作为所述第2期间的另一部分的第6期间，将所述第1时钟信号设为所述第2电平，将所述第2时钟信号设为所述第4电平。
19.根据权利要求18所述的半导体集成电路的控制方法，其中
在所述第3期间，
使所述第2信号线为浮动状态，
对所述第1信号线输入所述第1信号；
在所述第4期间，
使所述第1信号线与所述第2信号线为浮动状态，
将所述第1信号线中的所述第1部分与所述第2部分电连接，并且将所述第2信号线中的所述第3部分与所述第4部分电连接；
在所述第5期间，
使所述第1信号线为浮动状态，
对所述第2信号线输入所述第2信号；且
在所述第6期间，
使所述第1信号线与所述第2信号线为浮动状态，
将所述第1信号线中的所述第1部分与所述第2部分电连接，并且将所述第2信号线中的所述第3部分与所述第4部分电连接。
CN202110907249.0A 2021-02-19 2021-08-09 半导体集成电路及半导体集成电路的控制方法 Pending CN114974375A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021025415A JP2022127330A (ja) 2021-02-19 2021-02-19 半導体集積回路
JP2021-025415 2021-02-19

Publications (1)

Publication Number Publication Date
CN114974375A true CN114974375A (zh) 2022-08-30

Family

ID=82199283

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110907249.0A Pending CN114974375A (zh) 2021-02-19 2021-08-09 半导体集成电路及半导体集成电路的控制方法

Country Status (4)

Country Link
US (1) US11862254B2 (zh)
JP (1) JP2022127330A (zh)
CN (1) CN114974375A (zh)
TW (1) TWI762370B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253520A (zh) * 2023-01-18 2023-12-19 北京忆芯科技有限公司 区分操作nvm芯片的读时钟与编程时钟及方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08221977A (ja) 1995-02-13 1996-08-30 Hitachi Ltd 半導体記憶装置
JP2001307487A (ja) * 2000-02-14 2001-11-02 Mitsubishi Electric Corp 半導体装置
US7664216B2 (en) * 2004-08-05 2010-02-16 Micron Technology, Inc. Digital frequency locked delay line
KR20100073621A (ko) * 2008-12-23 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치
CN102696064B (zh) * 2010-01-15 2015-11-25 株式会社半导体能源研究所 半导体装置和电子装置
CN107329612B (zh) * 2017-06-29 2020-04-21 上海天马微电子有限公司 一种扫描电路、驱动电路及触控显示装置
KR102577999B1 (ko) * 2018-05-31 2023-09-14 에스케이하이닉스 주식회사 집적 회로
JP2020047340A (ja) 2018-09-19 2020-03-26 キオクシア株式会社 不揮発性メモリ及びメモリシステム
JP2020102286A (ja) 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253520A (zh) * 2023-01-18 2023-12-19 北京忆芯科技有限公司 区分操作nvm芯片的读时钟与编程时钟及方法
CN117253520B (zh) * 2023-01-18 2024-05-28 北京忆芯科技有限公司 区分操作nvm芯片的读时钟与编程时钟及方法

Also Published As

Publication number Publication date
US11862254B2 (en) 2024-01-02
US20220270690A1 (en) 2022-08-25
JP2022127330A (ja) 2022-08-31
TWI762370B (zh) 2022-04-21
TW202234404A (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
US8363486B2 (en) Nonvolatile semiconductor memory device
KR101743115B1 (ko) 전압 검출 장치 및 이를 포함하는 반도체 장치
EP3685379A1 (en) Multi-bias level generation and interpolation
US7243180B2 (en) Semiconductor memory device with bus driver circuit configured to transfer an output on a common bus onto an output bus with inversion or no inversion
TWI762370B (zh) 半導體積體電路及半導體積體電路之控制方法
US10418088B2 (en) Power reduction technique during read/write bursts
KR100321164B1 (ko) 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로
JP5197704B2 (ja) 半導体装置
KR102542527B1 (ko) 데이터 전달 장치 및 이를 포함하는 반도체 장치
KR100298973B1 (ko) 반도체기억장치
US11637555B2 (en) Semiconductor memory device
US11488639B2 (en) Input circuit capable of stabilizing power voltage and memory device including the same
US6337826B1 (en) Clock synchronization semiconductor memory device sequentially outputting data bit by bit
TW393642B (en) A synchronous memory device having a plurality of clock input buffers
US20030235093A1 (en) Semiconductor memory device
US11456023B2 (en) Semiconductor integrated circuit and semiconductor storage device
US11956951B2 (en) Semiconductor integrated circuit
US20240233790A1 (en) Semiconductor storage device
JP4093827B2 (ja) タイミング調整回路
US20230010266A1 (en) Semiconductor integrated circuit
KR101239226B1 (ko) 언먹스드 비트라인 스킴을 위한 기입 구동회로
US10255967B1 (en) Power reduction technique during write bursts
JP2024062740A (ja) 半導体記憶装置
CN115347892A (zh) 用于补偿电源电压变化的接口电路及其操作方法
JPH0469891A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination