CN114864676A - 半导体装置结构及其形成方法 - Google Patents

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Abstract

提供一种半导体装置结构。装置包括：复数个半导体层；以及栅极电极层，围绕复数个半导体层的每个半导体层。栅极电极层包括：第一部件；以及第二部件，在第一部分下方。第二部分包括：第一部分，设置相邻于复数个半导体层的第一半导体层，且第一部分的外表面具有第一曲率半径；第二部分，在第一部分下方并接触复数个半导体层的第二半导体层；以及第三部分，在第二部分下方并接触复数个半导体层的第三半导体层，且第三部分的外表面具有第二曲率半径，第二曲率半径大于第一曲率半径。

Description

半导体装置结构及其形成方法
技术领域
本发明实施例涉及一种半导体装置结构及其形成方法，且特别关于一种多栅极装置结构及其形成方法。
背景技术
半导体集成电路产业经历了快速成长。集成电路材料以及设计的技术进步已经产生数个集成电路世代，其中每一世代都比前一世代具有更小且更复杂的电路。在集成电路演进期间，功能密度(亦即，单位芯片面积的互连装置数目)通常会增加而几何尺寸(亦即，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。此微缩化存在新的挑战。
为了追求更高的装置密度、更高的性能以及更低的成本，源自制造以及设计问题的挑战致使三维设计的发展，例如多栅极场效晶体管(field effect transistor,FET)，包括纳米片FET。在纳米片FET中，通道区的所有侧表面都被栅极电极围绕，其允许通道中更充分的耗尽(depletion)，并致使更少的短通道效应以及更好的栅极控制。随着晶体管尺寸的不断微缩化，需要进一步改进纳米片FET。
发明内容
本发明一些实施例提供一种半导体装置结构，包括：复数个半导体层；以及栅极电极层，围绕复数个半导体层的每个半导体层，其中栅极电极层包括：第一部件；以及第二部件，在第一部分下方，第二部分包括：第一部分，设置相邻于复数个半导体层的第一半导体层，且第一部分的外表面具有第一曲率半径；第二部分，在第一部分下方并相邻复数个半导体层的第二半导体层；以及第三部分，在第二部分下方并相邻复数个半导体层的第三半导体层，且第三部分的外表面具有第二曲率半径，第二曲率半径大于第一曲率半径。
本发明另一些实施例提供一种半导体装置结构，包括：半导体层的堆叠；栅极电极层，围绕半导体层的堆叠的每个半导体层；以及介电间隔物，设置相邻于半导体层的堆叠，介电间隔物具有第一侧以及第二侧，第二侧与第一侧相对，且第二侧包括：第一部分，接触半导体层的堆叠的第一半导体层，第一部分具有第一曲率半径；以及第二部分，设置在第一部分的下方，第二部分接触半导体层的堆叠的第二半导体层，第二部分具有第二曲率半径，第二曲率半径大于第一曲率半径。
本发明又一些实施例提供一种形成半导体装置结构的方法，包括：形成第一鳍片结构以及第二鳍片结构，各自包括交替地堆叠的复数个第一半导体层以及复数个第二半导体层；在第一鳍片结构以及第二鳍片结构的部分上方形成牺牲层；在牺牲层上形成衬层；在衬层上形成氧化层；去除衬层以及氧化层的部分，以在第一鳍片结构与第二鳍片结构之间形成沟槽；在沟槽之中形成介电材料；在第一鳍片结构以及第二鳍片结构上方形成牺牲栅极结构；去除牺牲层的部分以及在第一鳍片结构以及第二鳍片结构中的每个第二半导体层的边缘部分，以形成孔腔；在孔腔中形成介电间隔物，其中介电间隔物具有第一部分以及第二部分，第一部分具有第一曲率半径，第二部分具有第二曲率半径，第二曲率半径大于第一曲率半径；在牺牲栅极结构的相对侧上形成磊晶源极/漏极部件，磊晶源极/漏极部件接触介电间隔物以及在第一鳍片结构以及第二鳍片结构中的每个第一半导体层；去除牺牲层以及复数个第二半导体层的部分，以露出第一鳍片结构以及第二鳍片结构的每个第一半导体层；以及形成栅极电极层以围绕第一鳍片结构以及第二鳍片结构的每个第一半导体层。
附图说明
以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
根据本公开的一些实施例，图1至图9是制造半导体装置结构的各个阶段的透视图。
根据本公开的一些实施例，图10A至图17A是沿着图9的剖面A-A截取的制造半导体装置结构的各个阶段之一的剖面图。
根据本公开的一些实施例，图10B至图17B是沿着图9的剖面B-B截取的半导体装置结构的剖面图。
根据本公开的一些实施例，图10C至图17C是沿着图9的剖面C-C截取的制造半导体装置结构的各个阶段之一的剖面图。
根据本公开的一些实施例，图10D至图12D是沿着图9的剖面D-D截取的制造半导体装置结构的各个阶段之一的剖面图。
根据本公开的一些实施例，图12E是图12D的半导体装置结构的一部分的放大图。
根据本公开的一些实施例，图17D是图17A的半导体装置结构的一部分的放大图。
根据本公开的一些实施例，图18是图17B的区域的放大图，示出制造半导体装置结构的各个阶段。
根据本公开的一些实施例，图19A是沿着图9的剖面D-D截取的制造半导体装置结构的各个阶段之一的剖面图。
根据本公开的一些实施例，图19B是图19A的半导体装置结构的一部分的放大图。
根据本公开的一些实施例，图20A至图20C及图21A至图21C是沿着图9的剖面A-A、B-B及C-C截取的半导体装置结构的各个阶段之一的剖面图。
附图标记说明：
100：结构
101：基板
104：半导体层
106：半导体层
108：半导体层
110：遮罩结构(遮罩结构的部分)
112：鳍片结构
114：沟槽
116：阱部
117：包覆层
118：绝缘材料
119：衬层
120：隔离区
121：介电材料
123：沟槽
125：介电材料
127：介电部件
130：牺牲栅极结构
132：牺牲栅极介电层
134：牺牲栅极电极层
135：孔腔
136：遮罩层
137：曲率半径
138：栅极间隔物
139：曲率半径
141：孔腔
144：介电间隔物
146：源极/漏极部件
147：区域
151：开口
162：接触蚀刻停止层
164：层间介电层
166：沟槽
173：自对准接触层
176：源极/漏极接触件
178：界面层
180：介电层
181：硅化物层
182：栅极电极层
187：曲率半径
189：表面
191：曲率半径
106a：半导体层
106b：半导体层
106c：半导体层
110a：垫层
110b：遮罩
117b：底部
117t：顶部
143a：第一侧
143b：第二侧
143b-1：上部
143b-2：中部
143b-3：下部
145b：曲率半径
145t：曲率半径
182a：部分
182b：部分
182b-1：上部
182b-2：中部
182b-3：底部
D1：尺寸
D2：尺寸
D3：尺寸
T1：厚度
T2：厚度
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“在……之上”、“上方”、“上”、“顶”、“较高的”等相似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
虽然本公开的实施例讨论涉及纳米片通道FET，但本公开的一些方面的实施方式可以用在其他工艺及/或其他装置中，例如平面FET、鳍式FETs、水平全绕式栅极(Horizontal Gate All Around,HGAA)FETs、垂直全绕式栅极(Vertical Gate AllAround,VGAA)FETs及其他合适的装置。本领域普通技术人员将容易地理解在本公开的范围内可以进行的其他修改。在采用全绕式栅极(GAA)晶体管结构的情况下，GAA晶体管结构可以通过任何合适的方法图案化。例如，可以使用一种或多种光刻工艺对结构进行图案化，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，其允许创建出例如，比使用单一、直接光刻工艺所得的节距(pitch)更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余之间隔物以图案化GAA结构。
根据本公开的一些实施例，图1至图21C示出用于制造半导体装置结构100的示例性工艺。可以理解，可以在图1至图21C所示的工艺之前、期间以及之后提供额外的操作，并且对于其方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序没有限制并且可以互换。
根据本公开的一些实施例，图1至图9是制造半导体装置结构100的各个阶段的透视图。如图1所示，半导体装置结构100包括形成在基板101之上的半导体层104的堆叠。基板101可以是半导体基板。基板101可以包括单晶半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)以及磷化铟(InP)。在一实施例中，基板101由硅形成。在一些实施例中，基板101是绝缘体上硅(silicon-on-insulator,SOI)基板，其具有设置在两个硅层之间用于增强的绝缘层(未示出)。在本公开的一方面中，绝缘层为含氧层。
基板101可以包括已掺有杂质(例如，具有p型或n型导电性的掺质)的各种区域。取决于电路设计，掺质可以是例如用于p型场效晶体管(p型FETs)的硼(B)以及用于n型场效晶体管(n型FETs)的磷(P)。
半导体层104堆叠包括由不同材料形成的半导体层，以促进多栅极装置(例如纳米片通道FET)中纳米片通道的形成。在一些实施例中，半导体层104堆叠包括第一半导体层106以及第二半导体层108。在一些实施例中，半导体层104堆叠包括交替地配置的第一半导体层106以及第二半导体层108。第一半导体层106以及第二半导体层108由具有不同蚀刻选择性及/或氧化速率的半导体材料形成。例如，第一半导体层106可以由Si形成并且第二半导体层108可以由SiGe形成。在一些示例中，第一半导体层106可以由SiGe形成并且第二半导体层108可以由Si形成。替代地，在一些实施例中，半导体层106以及半导体层108中的任一个可以或是包括其他材料，例如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或其任何组合。
第一半导体层106及第二半导体层108的厚度可以根据应用及/或装置性能考虑而变化。在一些实施例中，第一及第二半导体层106、108的厚度各自为大约5纳米至大约30纳米之间。在其他实施例中，第一及第二半导体层106、108的厚度各自为大约10纳米至大约20纳米之间。在一些实施例中，第一及第二半导体层106、108的厚度各自为大约6纳米至大约12纳米之间。每个第二半导体层108的厚度可以等于、小于或大于第一半导体层106的厚度。第二半导体层108可以最终被去除，并且用于定义半导体装置结构100的相邻通道之间的垂直距离。
在后续的制造阶段，第一半导体层106或其部分可以形成半导体装置结构100的纳米片通道。用语“纳米片”在本公开中用于表示具有纳米级甚至微米级尺寸，并且具有细长形状的任何材料部分，而不管其部分的剖面形状如何。因此，其用语表示圆形以及大抵(substantially)圆形剖面的细长材料部分，以及包括例如圆柱形或大抵矩形剖面的束(beam)状或棒(bar)状材料部分。半导体装置结构100的纳米片通道可以被栅极电极围绕。半导体装置结构100可以包括纳米片晶体管。纳米片晶体管可以被称为纳米线晶体管、全绕式栅极(GAA)晶体管、多桥通道(multi-bridge channel,MBC)晶体管或具有围绕通道的栅极电极的任何晶体管。以下进一步讨论使用第一半导体层106以定义半导体装置结构100的一个或多个通道。
第一和第二半导体层106、108可以通过任何合适的沉积工艺形成，例如磊晶。举例来说，半导体层104堆叠的膜层的磊晶成长可以通过分子束磊晶(molecular beamepitaxy,MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition,MOCVD)工艺及/或其他合适的磊晶成长工艺来进行。虽然三个第一半导体层106以及三个第二半导体层108如图1所示交替地配置，但是可以理解，可以在半导体层104的堆叠中形成任意数量的第一及第二半导体层106、108，其取决于半导体装置结构100的每个FET所需的纳米片通道的预定数量。例如，作为通道数量的第一半导体层106的数量可以在2至8之间。
在图2中，鳍片结构112由半导体层104的堆叠形成。每个鳍片结构112具有包括半导体层106、108之上部、由基板101形成的阱部116以及遮罩结构的一部分110。在形成鳍片结构112之前，在半导体层104的堆叠上方形成遮罩结构110。遮罩结构110可以包括垫层110a以及硬遮罩110b。垫层110a可以是含氧层，例如SiO2层，或含氮层，例如Si3N4。遮罩结构110可以通过任何合适的沉积工艺形成，例如化学气相沉积(chemical vapor deposition,CVD)工艺。
鳍片结构112可以使用合适的工艺制造，包括光刻工艺以及蚀刻工艺。在一些实施例中，光刻工艺可以包括在遮罩结构110上方形成光刻胶层(未示出)、将光刻胶曝光为图案、执行曝光后烘烤工艺以及将光刻胶显影以形成图案化的光刻胶。之后可以使用图案化的光刻胶保护基板101的区域以及在其上形成的膜层，而蚀刻工艺在未受保护的区域中通过遮罩结构110、半导体层104堆叠并进入基板101中形成沟槽114，从而留下延伸的鳍片结构112。可以使用干式蚀刻(例如，RIE)、湿式蚀刻及/或其组合蚀刻沟槽114。虽然示出两个鳍片结构112，但是鳍片结构的数量不限于两个。
在图3中，在形成鳍片结构112之后，在鳍片结构112之间的沟槽114中形成绝缘材料118。绝缘材料118填充相邻鳍片结构112之间的沟槽114，直到鳍片结构112嵌入到绝缘材料118中。之后，执行平坦化操作，例如化学机械研磨(chemical mechanical polishing,CMP)方法及/或回蚀方法，以露出鳍片结构112的顶部。绝缘材料118可由氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低介电常数介电材料或任何合适的介电材料形成。绝缘材料118可以通过任何合适的方法形成，例如低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)、等离子体辅助化学气相沉积(plasma enhanced CVD,PECVD)或流动式化学气相沉积(flowableCVD,FCVD)。
接着，凹蚀绝缘材料118以形成隔离区120。绝缘材料118的凹蚀露出部分的鳍片结构112。隔离区120可以使用合适的工艺形成，例如干式蚀刻工艺、湿式蚀刻工艺或其组合。绝缘材料118的顶表面可以与第二半导体层108跟阱部116接触的表面齐平或低于其表面。
在一些实施例中，可以执行预清洁工艺以从鳍片结构112露出的表面去除残留物。预清洁工艺可以是任何合适的湿式清洁工艺，包括例如氢氟酸(HF)、标准清洁1(SC1)以及臭氧去离子水(DIO3)。在一实施例中，预清洁工艺可以以下方式进行：将半导体装置结构100暴露于HF(1：500稀释)约25秒至约60秒，例如约40秒，之后DIO3冲洗约20秒至约50秒，例如约30秒，以及SC1清洁，其为去离子(DI)水、氢氧化氨(NH4OH)及过氧化氢(H2O2)的混合物，持续约35秒至约70秒，例如约50秒。也可以使用其他的预清洁工艺，例如APM工艺，其包括至少水(H2O)、NH4OH以及H2O2、HPM工艺，其包括至少H2O、H2O2以及氯化氢(HCl)、SPM工艺(也称为食人鱼(piranha)清洁)，其包括至少H2O2以及硫酸(H2SO4)、或其任意组合。
在图4中，通过磊晶工艺在鳍片结构112露出的部分上形成包覆(cladding)(或牺牲)层117。在一些实施例中，可以首先在鳍片结构112上形成半导体衬层(未示出)，且之后在半导体衬层上形成包覆层117。在包覆层117的形成期间，半导体衬层可以扩散到包覆层117中。在任一情况下，包覆层117与半导体层104的堆叠接触。在一些实施例中，包覆层117以及第二半导体层108包括具有相同蚀刻选择性的相同材料。例如，包覆层117以及第二半导体层108可以或是包括SiGe。在一实施例中，包覆层117为非结晶态的SiGe(a-SiGe)。之后可以去除包覆层117以及第二半导体层108，为栅极电极层创造空间。
在图5中，包覆层117的部分被去除以露出遮罩结构110(例如，硬遮罩110b)以及绝缘材料118。包覆层117的部分去除可以通过任何合适的工艺执行，例如干式蚀刻、湿式蚀刻或其组合。在一些实施例中，去除工艺为非等向性蚀刻工艺，其去除鳍片结构112以及绝缘材料118水平表面上的包覆层117，而鳍片结构112侧壁上的包覆层117在去除工艺之后保持大抵完整(intact)。形成在鳍片结构112侧壁上的包覆层117的厚度T1被选择以定义适合纳米片FET装置的纳米片通道周围的后续栅极电极层的空间。在一些实施例中，厚度T1可以在大约1纳米至大约15纳米之间。如果包覆层117的厚度T1小于1纳米，则后续去除包覆层117所产生的空间可能太小而无法形成栅极电极层。另一方面，如果包覆层117的厚度大于15纳米，则制造成本增加而没有显着的益处。
在一些实施例中，执行去除工艺使得仅去除绝缘材料118上的包覆层117。鳍片结构112的水平及垂直表面上的包覆层117保持大抵完整。
在图6中，衬层119形成在包覆层117以及绝缘材料118的顶表面上。在一些实施例中，衬层119可以包括低介电常数介电材料(例如，具有介电常数低于7的材料)。例如，衬层119可以是含氮层、含氧层或含硅层。示例的材料可以包括但不限于SiO2、SiN、SiCN、SiOC、SiOCN等。在一实施例中，衬层119为SiCN。衬层119可以通过顺应性(conformal)工艺形成，例如ALD工艺。
衬层119可以作为减少包覆层117氧化的氧化阻挡层。衬层119也有助于防止锗从包覆层117损失。形成在包覆层117上的衬层119的厚度T2被选择以最小化包覆层117的氧化。在一些实施例中，厚度T2可以在约4纳米至约6纳米之间，例如约4.5纳米。在包覆层117由非结晶SiGe形成的情况下，已经观察到锗损失比结晶SiGe更容易受影响，因为在非结晶SiGe中存在大量的悬空(dangling)键，其键结能比在结晶SiGe中的共价键小。因此，锗可能扩散出包覆层117(并成为低锗百分比的包覆层117)，并与氧(O2)反应形成氧化锗(GeO2)。在随后的热处理(例如，退火工艺)期间，氧化锗可以与从第一半导体层106及/或基板101扩散的硅反应，并且被还原为锗，其沿着鳍片结构112和包覆层117之间的界面区域处堆积(piling up)。在凹蚀第二半导体层108以及形成纳米片通道的期间，低锗百分比的包覆层117与沿着鳍片结构112和包覆层117之间的界面区域处堆积的锗可能导致包覆层117的蚀刻不足(underetch)。当包覆层117蚀刻不足时，包覆层117的顶部可能会呈现(凹(concave)形)微笑(smiling)轮廓，其在后续工艺中会影响将形成在凹陷的包覆层117上的介电间隔物144(图12D)的轮廓。因此，如果衬层119的厚度T2小于4纳米，衬层119可能无法适当地发挥作用以最小化包覆层117的氧化并防止锗从包覆层117损失。另一方面，如果衬层119的厚度大于6纳米，则制造成本增加而没有显着的益处。
在形成衬层119之后，在沟槽114(图5)中和衬层119上形成介电材料121。介电材料121可以是含氧材料，例如通过FCVD形成的氧化物。含氧材料的介电常数值可以小于约7，例如小于约3。在一些实施例中，在沉积介电材料121之后，可以对介电材料121执行退火工艺。之后，可以在退火的介电材料121上形成第二介电材料(未示出)。第二介电材料的厚度可以小于介电材料121的厚度。例如，第二介电材料的厚度可以是介电材料121的厚度的大约1/3。第二介电材料可以通过PECVD形成。可以执行平坦化工艺，例如CMP工艺，以去除形成在鳍片结构112上方的衬层119的部分、第二介电材料(若有使用)以及介电材料121的部分。在平坦化工艺之后，露出设置在硬遮罩110b上的部分包覆层117。
接下来，使用任何合适的工艺将衬层119和介电材料121凹蚀至最顶部的第一半导体层106(或略低于)的水平。例如，在一些实施例中，在凹蚀工艺之后，衬层119和介电材料121的顶表面可以凹陷以与最顶部的第一半导体层106的顶表面齐平。蚀刻工艺可以是不去除包覆层117和硬遮罩110b的半导体材料的选择性蚀刻工艺。作为凹蚀工艺的结果，在鳍片结构112之间形成沟槽123，如图6所示。
在图7中，介电材料125形成在沟槽123(图6)中以及介电材料121和衬层119上。介电材料125可以包括SiO、SiN、SiC、SiCN、SiON、SiOCN、AlO、AlN、AlON、ZrO、ZrN、ZrAlO、HfO或其他合适的介电材料。在一些实施例中，介电材料125包括高介电常数介电材料(例如，介电常数值大于7的材料)。介电材料125可以通过任何合适的工艺形成，例如CVD、PECVD、FCVD或ALD工艺。然后执行平坦化工艺，例如CMP工艺，直到露出遮罩结构110的硬遮罩110b。平坦化工艺去除部分介电材料125(以及在鳍片结构112的水平表面上的包覆层117未被去除的情况下，平坦化工艺也去除设置在遮罩结构110上方的包覆层117)。衬层119、介电材料121和介电材料125可以一起称为介电部件127或混合鳍片。介电部件127用作将后续源极/漏极(S/D)磊晶部件与相邻栅极电极层分开的介电鳍片。
在一些实施例中，在去除部分介电材料125的平坦化工艺之后，对半导体装置结构100进行热处理。热处理可以帮助介电材料125结晶，使介电材料125能够承受在随后去除牺牲栅极结构130(例如，图16B)期间使用的蚀刻剂。热处理可以在原位或异位进行，并且可以是任何类型的退火，例如快速热退火、尖峰(spike)退火、浸泡(soak)退火、激光退火、炉管(furnace)退火等。热处理可以进行约10秒至约5分钟，例如约20秒至约90秒，并且在较低温度(例如，低于900℃)下，例如在约600℃至约850℃的温度范围内进行，例如约680℃至约750℃。在一个实施例中，热处理是在约700℃的温度下进行约30秒的尖峰退火。如果热处理在600℃以下进行，介电材料125可能不会结晶，并不会提供足以承受去除牺牲栅极结构130期间使用的蚀刻剂的机械强度。另一方面，如果热处理温度高于850℃(例如高于900℃)，则留给后续工艺的热预算会减少，这可能会影响之后形成的装置的性能。较低的温度也将有助于在包覆层117中保存锗，从而在随后的去除工艺中改善包覆层117顶部的微笑轮廓。
热处理可以在气体环境中进行，例如含氢气体、含氩气体、含氦气体或其任意组合。示例的气体可包括但不限于N2、NH3、O2、N2O、Ar、He、H等。
在图8中，凹蚀包覆层117，并且去除遮罩结构110。包覆层117的凹蚀可以通过任何合适的工艺来执行，例如干式蚀刻、湿式蚀刻或其组合。可以控制凹蚀工艺，使得剩余的包覆层117与半导体层104堆叠中最顶部的第一半导体层106的顶表面大抵处于相同水平。蚀刻工艺可以是不去除介电材料125的选择性蚀刻工艺。遮罩结构110的去除可以通过任何合适的工艺执行，例如干式蚀刻、湿式蚀刻或其组合。
在图9中，在半导体装置结构100上方形成一个或多个牺牲栅极结构130(仅示出一个)。在鳍片结构112的部分上方形成牺牲栅极结构130。每个牺牲栅极结构130可以包括牺牲栅极介电层132、牺牲栅极电极层134和遮罩层136。牺牲栅极介电层132、牺牲栅极电极层134和遮罩层136可以通过依次沉积牺牲栅极介电层132、牺牲栅极电极层134和遮罩层136的毯覆(blanket)层，接着执行图案化以及蚀刻工艺。例如，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光刻胶涂布(例如旋涂)、软烘烤、遮罩对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如旋转干燥及/或硬烘烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可以包括干式蚀刻(例如，RIE)、湿式蚀刻、其他蚀刻方法及/或其组合。
在一些实施例中，可以与本公开的任何一个或多个实施例结合，在形成牺牲栅极介电层132之后，进行半导体装置结构100以在牺牲栅极介电层132上形成牺牲栅极电极层134，而无需执行退火工艺。亦即，牺牲栅极介电层132不经过退火工艺或任何热处理。因此，增加了各种后续工艺的热预算。
通过图案化牺牲栅极结构130，鳍片结构112的半导体层104堆叠在牺牲栅极结构130的相对侧部分地露出。被牺牲栅极结构130的牺牲栅极电极层134覆盖的鳍片结构112的部分用作半导体装置结构100的通道区。在牺牲栅极结构130的相对侧部分露出的鳍片结构112定义半导体装置结构100的源极/漏极(S/D)区。虽然示出一个牺牲栅极结构130，然而在一些实施例中，两个或更多个牺牲栅极结构130可以沿着X方向配置。
接着，在牺牲栅极结构130的侧壁上形成栅极间隔物138。栅极间隔物138可以通过首先沉积顺应(conformal)层，随后顺应层被回蚀以形成栅极间隔物138。例如，间隔物材料层可以顺应地设置在半导体装置结构100露出的表面上。顺应间隔物材料层可以通过ALD工艺形成。随后，对间隔物材料层执行非等向性蚀刻，例如RIE。在非等向性蚀刻工艺中，大部分之间隔物材料层从水平表面去除，例如鳍片结构112的顶部、包覆层117、介电材料125，在垂直表面上留下栅极间隔物138，例如牺牲栅极结构130的侧壁。栅极间隔物138可以由介电材料形成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或其组合。
根据一些实施例，图10A至图17A是沿着图9的剖面A-A截取的制造半导体装置结构100的各个阶段之一的剖面图。根据一些实施例，图10B至图17B是沿着图9的剖面B-B截取的半导体装置结构100的剖面侧视图。根据一些实施例，图10C至图17C是沿着图9的剖面C-C截取的制造半导体装置结构100的各个阶段之一的剖面图。根据一些实施例，图10D至图12D是沿着图9的剖面D-D截取的制造半导体装置结构100的各个阶段之一的剖面图。剖面A-A在沿着X方向的鳍片结构112的平面中。剖面B-B在垂直于剖面A-A的平面中，并且在牺牲栅极结构130中。剖面C-C在垂直于剖面A-A的平面中，并且在沿着Y方向的磊晶源极/漏极部件146(图13C)中。剖面D-D在沿着X方向的包覆层117的平面中。
在图10A至图10D中，鳍片结构112露出的部分、包覆层117露出的部分以及未被牺牲栅极结构130和栅极间隔物138覆盖的介电材料125露出的部分通过使用一种或多种合适的蚀刻工艺选择性地凹蚀，例如干式蚀刻、湿式蚀刻或其组合。在一些实施例中，鳍片结构112的半导体层104堆叠露出的部分被去除，露出部分的阱部116。如图10A所示，凹蚀鳍片结构112露出的部分至与基板101的阱部116接触的第二半导体层108的底表面处或略低于其底表面的水平。凹蚀工艺可以包括凹蚀鳍片结构112露出的部分以及包覆层117露出的部分的蚀刻工艺。
在图11A至图11D中，沿着X方向水平地去除半导体层104堆叠的每个第二半导体层108的边缘部分。去除第二半导体层108的边缘部分形成孔腔(cavities)141。在一些实施例中，通过选择性湿式蚀刻工艺去除第二半导体层108的部分。在第二半导体层108由SiGe形成并且第一半导体层106由硅形成的情况下，可以使用湿式蚀刻剂选择性地蚀刻第二半导体层108，例如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(tetramethylammoniumhydroxide,TMAH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol,EDP)或氢氧化钾(KOH)溶液。
在第二半导体层108的凹蚀蚀刻期间，包覆层117的端部也沿着X方向被水平地蚀刻。在一些实施例中，包覆层117的蚀刻量大于第二半导体层108的凹蚀量。由于衬层119的厚度“T2”被控制以最小化包覆层117的锗损失，所以在凹蚀蚀刻期间包覆层117的蚀刻不足被最小化，导致包覆层117在顶部117t和包覆层117的底部117b具有不同的轮廓。例如，包覆层117的端部的蚀刻可以在半导体装置结构100的X-Z平面中形成弯曲的(curved)孔腔135。弯曲的孔腔135对于牺牲栅极结构130的纵轴大抵对称。易言之，包覆层117的顶部117t可以具有具有第一曲率半径(Rθ)137的弯曲表面，并且包覆层117的底部117b可以具有具有第二曲率半径(Rθ)139的弯曲表面，第二曲率半径(Rθ)139大于第一曲率半径(Rθ)137。在一些实施例中，第一曲率半径(Rθ)137与第二曲率半径(Rθ)139的比例可以在约0.5至约0.9，例如约0.6至约0.8。尽管不希望受任何特定理论的束缚，第一和第二曲率半径(Rθ)137、139之间的差异可能部分是由于在蚀刻工艺期间顶部117t比底部117b暴露于较大量的蚀刻剂。如以下将更详细讨论，顶部和底部117t、117b的曲率半径(Rθ)影响将在包覆层117的弯曲孔腔135中形成的介电间隔物144(图12E)的轮廓。
在图12A至图12D中，在去除每个第二半导体层108的边缘部分之后，介电层沉积在形成于第二半导体层108的边缘部分中的孔腔141(图11A)以及包覆层117凹陷的弯曲孔腔135(图11D)中以形成介电间隔物144。介电间隔物144可以由低介电常数介电材料形成，例如SiON、SiCN、SiOC、SiOCN或SiN。可以通过首先使用顺应性沉积工艺(例如ALD)形成顺应介电层，之后进行非等向性蚀刻以去除除了介电间隔物144的外的部分顺应介电层以形成介电间隔物144。在非等向性蚀刻工艺期间，部分介电间隔物144受到第一半导体层106的保护。剩余的第二半导体层108沿着X方向在介电间隔物144之间被覆盖。
与包覆层117接触的介电间隔物144根据包覆层117中形成的弯曲孔腔135的轮廓形成。在一些实施例中，每个介电间隔物144被形成为具有在栅极间隔物138下方并与栅极间隔物138大抵齐平(flush)的第一侧143a以及与第一侧143a相对的第二侧143b。第一侧143a具有大抵平坦的表面。第二侧143b根据包覆层117的顶部以及底部117t、117b的轮廓成形。用语“大抵齐平”在本公开中是指相对位置的差异小于约1纳米。根据一些实施例，图12E是图12D的半导体装置结构100的一部分的放大图，示出介电间隔物144以及与介电间隔物144相邻的膜层之间的位置关系。在图12E中，介电间隔物144的第二侧143b包括与栅极间隔物138相邻并与第一半导体层106(例如，由虚线表示的第一半导体层106a)接触的上部143b-1，以及与绝缘材料118相邻并与第一半导体层106(例如，由虚线表示的第一半导体层106c)接触的下部143b-3。介电间隔物144的第二侧143b还包括位于第二侧143b的上部143b-1和下部143b-3之间的中部143b-2。中部143b-2大抵为平坦的。在一些实施例中，第二侧143b的上部具有第一曲率半径(Rθ)145t，而第二侧143b的下部具有第二曲率半径(Rθ)145b，第二曲率半径(Rθ)145b大于第一曲率半径(Rθ)145t。第一曲率半径(Rθ)145t对应于包覆层117的顶部117t的第一曲率半径(Rθ)137(图11D)，并且第二曲率半径(Rθ)145b对应于包覆层117的底部117b的第二曲率半径(Rθ)139(图11D)。
在图13A至图13C中，磊晶源极/漏极部件146形成在鳍片结构112的阱部116上。磊晶源极/漏极部件146可以包括一层或多层用于n型FET的Si、SiP、SiC以及SiCP或用于p型FET的Si、SiGe以及Ge。磊晶源极/漏极部件146可以垂直地及水平地成长以形成刻面(facets)，其可以对应于用于基板101的材料的晶面。磊晶源极/漏极部件146通过使用CVD、ALD或MBE的磊晶成长方法形成。磊晶源极/漏极部件146与第一半导体层106和介电间隔物144接触。磊晶源极/漏极部件146可以是源极/漏极区。例如，位于牺牲栅极结构130一侧的一对磊晶源极/漏极部件146中的一个可以是源极区，并且位于牺牲栅极结构130的另一侧的一对磊晶源极/漏极部件146中的另一个可以是漏极区。一对磊晶源极/漏极部件146包括通过通道(即，第一半导体层106)连接的源极磊晶部件146以及漏极磊晶部件146。在本公开中，源极和漏极可互换使用，其结构大抵相同。
在图14A至图14C中，在形成磊晶源极/漏极部件146之后，在半导体装置结构100露出的表面上顺应地形成接触蚀刻停止层(contact etch stop layer,CESL)162。CESL 162覆盖磊晶源极/漏极部件146、栅极间隔物138、介电材料125以及半导体层堆叠104露出的表面。CESL 162可以包括含氧材料或含氮材料，例如氮化硅、氮化碳硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅等或其组合，并且可以通过CVD、PECVD、ALD或任何合适的沉积技术形成。接着，在半导体装置结构100上方的CESL 162上形成层间介电(interlayer dielectric,ILD)层164。ILD层164的材料可以包括原硅酸四乙酯(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物，例如硼磷硅酸盐玻璃(borophosphosilicateglass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(phosphoricsilicate glass,PSG)、掺硼硅玻璃(boron doped silicon glass,BSG)及/或其他合适的包括Si、O、C及/或H的介电材料。ILD层164可以通过PECVD工艺或其他合适的沉积技术沉积。在一些实施例中，在形成ILD层164之后，可以对半导体装置结构100进行热处理以对ILD层164进行退火。
在图15A至图15C中，在形成ILD层164之后，对半导体装置结构100执行平坦化操作，例如CMP，以去除ILD层164、CESL 162以及遮罩层136的部分直到露出牺牲栅极电极层134。
在图16A至图16C中，去除牺牲栅极结构130。牺牲栅极结构130的去除在牺牲栅极电极层134和牺牲栅极介电层132被去除的区域中形成沟槽166。沟槽166露出部分包覆层117以及第一半导体层106的顶部。ILD层164在去除牺牲栅极结构130的期间保护磊晶源极/漏极部件146。可以使用等离子体干式蚀刻及/或湿式蚀刻去除牺牲栅极结构130。牺牲栅极电极层134可以首先通过任何合适的工艺去除，例如干式蚀刻、湿式蚀刻或其组合，接着去除牺牲栅极介电层132，其也可以通过任何合适的工艺执行，例如干式蚀刻、湿式蚀刻或其组合。在一些实施例中，可以使用湿式蚀刻剂，例如四甲基氢氧化铵(TMAH)溶液，以选择性地去除牺牲栅极电极层134，而不去除栅极间隔物138、介电材料125以及CESL 162。在一些实施例中，栅极间隔物138可以被用于去除牺牲栅极电极层134及/或牺牲栅极介电层132的蚀刻剂凹蚀。
在图17A至图17C中，去除包覆层117和第二半导体层108。包覆层117和第二半导体层108的去除露出介电间隔物144和第一半导体层106。去除工艺可以是任何合适的蚀刻工艺，例如干式蚀刻、湿式蚀刻或其组合。蚀刻工艺可以是选择性蚀刻工艺，其去除包覆层117(图14B)以及第二半导体层108，但不去除栅极间隔物138、CESL 162、介电材料125和第一半导体层106。因此，在第一半导体层106周围形成开口151，并且未被介电间隔物144覆盖的部分第一半导体层106暴露于开口151。根据一些实施例，图17D进一步示出暴露于开口151的介电间隔物144。
根据一些实施例，图18是图17B的区域147的放大图，示出制造半导体装置结构100的各个阶段。在图18中，形成界面层(interfacial layer,IL)178以围绕第一半导体层106的表面。IL 178也可以形成在基板101的阱部116露出的表面上。IL 178可以包括或由含氧材料或含硅材料形成，例如氧化硅、氮氧化硅、氮氧化物、硅酸铪等。在一些实施例中，IL178通过CVD、ALD或任何合适的顺应性沉积技术形成。在一些实施例中，IL 178通过使第一半导体层106和基板101的阱部116经湿式清洁工艺以氧化第一半导体层106的表面部分而形成。
接着，在半导体装置结构100露出的表面上形成高介电常数(high-k,HK)介电层180。在一些实施例中，HK介电层180形成在IL 178上、在绝缘材料118的一部分上以及在介电部件127(例如，衬层119和介电材料125)露出的表面上，如图18所示。如将进一步详细讨论，部分HK介电层180也与介电间隔物144接触。
HK介电层180的合适材料可以包括但不限于SiN、SiON、SiCN、SiOCN、AlSixOy、Al2O3等。也可以使用其他合适的高介电常数材料，例如氧化铪(HfO2)、硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化铪锆(HfZrO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化镧(LaO)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)。HK介电层180可以通过任何合适的工艺形成，例如CVD、PECVD、FCVD或ALD工艺。
在形成IL 178和HK介电层180之后，在开口151中形成栅极电极层182(图17B)。栅极电极层182形成在HK介电层180上以围绕每个第一半导体层106的一部分，以及形成在与介电部件127和绝缘材料118接触的HK介电层180上。栅极电极层182可以包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。栅极电极层182可以通过PVD、CVD、ALD、电镀或其他合适的方法形成。如图18所示，栅极电极层182形成至介电部件127上方的预定高度。
根据一些实施例，图19A是沿着图9的剖面D-D截取的制造半导体装置结构100的各个阶段的一的剖面图。从图19A可以看出，栅极电极层182一般来说包括第一部分182a以及第一部分182a下方的第二部分182b。栅极电极层182的第一部分182a与栅极间隔物138之间的HK介电层180接触。在一些实施例中，第一部分182a沿着栅极电极层182的纵向具有大致均一的剖面。第二部分182b与介电间隔物144之间的HK介电层180接触。第二部分182b根据介电间隔物144的轮廓成形，例如以上关于图12E讨论的轮廓。
根据一些实施例，图19B是图19A的半导体装置结构100的一部分的放大图，示出栅极电极层182的第二部分182b以及与栅极电极层182相邻的膜层之间的位置关系。在图19B中，栅极电极层182的第二部分182b包括与第一半导体层106的一(例如，由虚线表示的第一半导体层106a)相邻的上部182b-1、与第一半导体层106的一(例如，由虚线表示的第一半导体层106b)相邻的中部182b-2以及与第一半导体层106的一(例如，由虚线表示的第一半导体层106c)相邻的底部182b-3。上部182b-1可以具有第一尺寸D1，中部182b-2可以具有第二尺寸D2，并且底部182b-3可以具有第三尺寸D3。在一些实施例中，第一尺寸D1大于第二尺寸D2，并且第三尺寸D3大于第一尺寸D1。在一些实施例中，可以与本公开的任何其他实施例结合，上部182b-1具有具有第一曲率半径(Rθ)187的弯曲外表面，中部182b-2具有大抵平坦的表面189，并且底部182b-3具有具有第二曲率半径(Rθ)191的弯曲外表面，第二曲率半径(Rθ)191大于第一曲率半径(Rθ)187。在一些实施例中，第一曲率半径(Rθ)187大抵对应于第一曲率半径(Rθ)145t(介电间隔物144的第二侧143b的上部)，且第二曲率半径(Rθ)191大抵对应于第二曲率半径(Rθ)145b(介电间隔物144的第二侧143b的下部)。在一个实施例中，第一曲率半径(Rθ)187与第二曲率半径(Rθ)191的比例可以在大约0.5至大约0.9，例如大约0.6至大约0.8。
根据一些实施例，图20A至图20C及图21A至图21C是沿着图9的剖面A-A、B-B及C-C截取的半导体装置结构100的各个阶段之一的剖面图。图20A至图20C示出形成栅极电极层182之后的半导体装置结构100。
在图21A至图21C中，执行一个或多个金属栅极回蚀(metal gate etching back,MGEB)工艺，使栅极电极层182和HK介电层180的顶表面大抵共平面。MGEB工艺可以是任何合适的工艺，例如干式蚀刻、湿式蚀刻或其组合。在一些实施例中，间隔物138的部分可以被回蚀，使间隔物138的顶表面高于栅极电极层182和HK介电层180的顶表面。在这种情况下，由MGEB工艺在栅极电极层182和HK介电层180上方形成的沟槽可以用自对准接触(self-aligned contact,SAC)层173填充。SAC层173可以由具有与CESL 162不同的蚀刻选择性的任何介电材料形成，并且在随后的沟槽和导孔图案化期间用作金属接触件的蚀刻停止层。
在形成自对准接触层173之后，形成接触开口穿过ILD层164(图19A)和CESL 162以露出磊晶源极/漏极部件146。之后在磊晶源极/漏极部件146上形成硅化物层181以将磊晶源极/漏极部件146导电地耦合至随后形成的源极/漏极接触件176。可以通过在磊晶源极/漏极部件146上方沉积金属源层并执行快速热退火工艺以形成硅化物层181。金属源层包括选自W、Co、Ni、Ti、Mo和Ta的金属层，或选自氮化钨、氮化钴、氮化镍、氮化钛、氮化钼和氮化钽的金属氮化物层。在快速退火工艺期间，磊晶源极/漏极部件146上方的金属源层部分与磊晶源极/漏极部件146中的硅反应以形成硅化物层181。之后去除金属源层的未反应部分。
在形成硅化物层181之后，在接触开口中形成导电材料并形成源极/漏极接触件176。导电材料可以由包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN中的一种或多种的材料形成。虽然未示出，但在形成源极/漏极接触件176之前，可以在接触开口的侧壁上形成阻障层(例如，TiN、TaN等)。一旦形成源极/漏极接触件176，即执行平坦化工艺，例如CMP，以露出SAC层173的顶表面(若未使用SAC层173，则露出栅极电极层182的顶表面)。
可以理解的是，半导体装置结构100可以进一步进行互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)及/或后端(back-end-of-line,BEOL)工艺以形成各种部件，例如晶体管、接触件/导孔、互连金属层、介电层、钝化层等。半导体装置结构100还可以包括在基板101的背面上的背侧接触件(未示出)，其通过翻转半导体装置结构100，去除基板101，并且通过背侧接触件选择性地将磊晶源极/漏极部件146的源极或漏极部件/端子(terminal)连接到背侧电源轨(例如，正电压VDD或负电压VSS)。根据应用，磊晶源极/漏极部件146的源极或漏极部件/端子和栅极电极层182可以连接到正侧电源。
在此描述的各种实施例或示例提供优于现有技术的多个益处。根据本公开的一些实施例，提供在半导体装置结构的制造过程中防止包覆层中的锗损失的方法。包覆层中的锗损失可能导致在全绕式栅极(GAA)晶体管(例如纳米片FETs)中形成纳米片通道期间包覆层蚀刻不足。在一些实施例中，方法包括形成鳍片结构，每个鳍片结构具有交替地配置的第一半导体层(例如，Si)以及第二半导体层(例如，SiGe)，在鳍片结构上形成含锗包覆层，并在包覆层上形成顺应含氮层。含氮层可用作减少包覆层氧化的氧化阻挡层。方法还包括在设置在鳍片结构之间的混合鳍片结构上形成高介电常数介电层，在约600℃至约850℃之间，以减低的温度对高介电常数介电层进行退火，其有助于在包覆层中保存锗，从而在随后的去除工艺中改善包覆层顶部的微笑轮廓。由于热变形(budge)减少和氧化阻挡层共同防止包覆层中的锗损失，因此可以避免在凹蚀第二半导体层以及形成纳米片通道的期间包覆层的蚀刻不足。
根据一些实施例，本公开提供一种半导体装置结构，包括：复数个半导体层；以及栅极电极层，围绕复数个半导体层的每个半导体层，其中栅极电极层包括：第一部件；以及第二部件，在第一部分下方，第二部分包括：第一部分，设置相邻于复数个半导体层的第一半导体层，且第一部分的外表面具有第一曲率半径；第二部分，在第一部分下方并相邻复数个半导体层的第二半导体层；以及第三部分，在第二部分下方并相邻复数个半导体层的第三半导体层，且第三部分的外表面具有第二曲率半径，第二曲率半径大于第一曲率半径。
在一些实施例中，还包括：高介电常数介电层，接触栅极电极层并围绕复数个半导体层的每个半导体层。
在一些实施例中，还包括：介电间隔物，接触高介电常数介电层，其中栅极电极层的第二部件设置在介电间隔物之间。
在一些实施例中，还包括：磊晶源极/漏极部件，接触介电间隔物以及复数个半导体层的每个半导体层。
在一些实施例中，还包括：栅极间隔物，设置在介电间隔物上方，其中栅极电极层的第一部件设置在栅极间隔物之间。
在一些实施例中，第一部件沿着栅极电极层的纵向具有大抵均一的剖面。
在一些实施例中，第一部分具有第一尺寸，第二部分具有第二尺寸，第二尺寸小于第一尺寸，且第三部分具有第三尺寸，第三尺寸大于第一尺寸。
根据另一些实施例，本公开提供一种半导体装置结构，包括：半导体层的堆叠；栅极电极层，围绕半导体层的堆叠的每个半导体层；以及介电间隔物，设置相邻于半导体层的堆叠，介电间隔物具有第一侧以及第二侧，第二侧与第一侧相对，且第二侧包括：第一部分，接触半导体层的堆叠的第一半导体层，第一部分具有第一曲率半径；以及第二部分，设置在第一部分的下方，第二部分接触半导体层的堆叠的第二半导体层，第二部分具有第二曲率半径，第二曲率半径大于第一曲率半径。
在另一些实施例中，还包括：高介电常数介电层，接触介电间隔物的第二侧，高介电常数介电层围绕半导体层的堆叠的每个半导体层。
在另一些实施例中，还包括：磊晶源极/漏极部件，接触介电间隔物的第一侧。
在另一些实施例中，磊晶源极/漏极部件接触半导体层的堆叠的第一半导体层以及第二半导体层。
在另一些实施例中，还包括：界面层，围绕且接触半导体层的堆叠的每个半导体层。
在另一些实施例中，第二侧还包括：第三部分，设置在第一部分与第二部分之间，其中第三部分具有大抵平坦的表面。
在另一些实施例中，第三部分接触半导体层的堆叠的第三半导体层。
在另一些实施例中，介电间隔物的第一侧具有大抵平坦的表面。
根据又一些实施例，本公开提供一种半导体装置结构的形成方法，包括：形成第一鳍片结构以及第二鳍片结构，各自包括交替地堆叠的复数个第一半导体层以及复数个第二半导体层；在第一鳍片结构以及第二鳍片结构的部分上方形成牺牲层；在牺牲层上形成衬层；在衬层上形成氧化层；去除衬层以及氧化层的部分，以在第一鳍片结构与第二鳍片结构之间形成沟槽；在沟槽之中形成介电材料；在第一鳍片结构以及第二鳍片结构上方形成牺牲栅极结构；去除牺牲层的部分以及在第一鳍片结构以及第二鳍片结构中的每个第二半导体层的边缘部分，以形成孔腔；在孔腔中形成介电间隔物，其中介电间隔物具有第一部分以及第二部分，第一部分具有第一曲率半径，第二部分具有第二曲率半径，第二曲率半径大于第一曲率半径；在牺牲栅极结构的相对侧上形成磊晶源极/漏极部件，磊晶源极/漏极部件接触介电间隔物以及在第一鳍片结构以及第二鳍片结构中的每个第一半导体层；去除牺牲层以及复数个第二半导体层的部分，以露出第一鳍片结构以及第二鳍片结构的每个第一半导体层；以及形成栅极电极层以围绕第一鳍片结构以及第二鳍片结构的每个第一半导体层。
在又一些实施例中，还包括：在沟槽中形成介电材料之后，在约600℃至约850℃的温度对介电材料进行热处理。
在又一些实施例中，栅极电极层的外表面被形成以具有第一部分以及第二部分，第一部分具有第三曲率半径，第二部分具有第四曲率半径，第四曲率半径大于第三曲率半径。
在又一些实施例中，牺牲层是非结晶的含锗层。
在又一些实施例中，衬层被形成以具有大约4纳米至6纳米的厚度。
以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且可在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。

Claims (1)

1.一种半导体装置结构，包括：
复数个半导体层；以及
一栅极电极层，围绕该复数个半导体层的每个半导体层，其中该栅极电极层包括：
一第一部件；以及
一第二部件，在该第一部分下方，该第二部分包括：
一第一部分，设置相邻于该复数个半导体层的一第一半导体层，且该第一部分的一外表面具有一第一曲率半径；
一第二部分，在该第一部分下方并相邻该复数个半导体层的一第二半导体层；以及
一第三部分，在该第二部分下方并相邻该复数个半导体层的一第三半导体层，且该第三部分的一外表面具有一第二曲率半径，该第二曲率半径大于该第一曲率半径。
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