TW202240898A - 半導體裝置結構 - Google Patents

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Abstract

提供一種半導體裝置結構。裝置包括：複數個半導體層；以及閘極電極層，圍繞複數個半導體層的每個半導體層。閘極電極層包括：第一部件；以及第二部件，在第一部分下方。第二部分包括：第一部分，設置相鄰於複數個半導體層的第一半導體層，且第一部分的外表面具有第一曲率半徑；第二部分，在第一部分下方並接觸複數個半導體層的第二半導體層；以及第三部分，在第二部分下方並接觸複數個半導體層的第三半導體層，且第三部分的外表面具有第二曲率半徑，第二曲率半徑大於第一曲率半徑。

Description

半導體裝置結構
本發明實施例係有關於一種半導體裝置結構及其形成方法，且特別關於一種多閘極裝置結構及其形成方法。
半導體積體電路產業經歷了快速成長。積體電路材料以及設計的技術進步已經產生數個積體電路世代，其中每一世代都比前一世代具有更小且更複雜的電路。在積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。此微縮化存在新的挑戰。
為了追求更高的裝置密度、更高的性能以及更低的成本，源自製造以及設計問題的挑戰致使三維設計的發展，例如多閘極場效電晶體（field effect transistor, FET），包括奈米片FET。在奈米片FET中，通道區的所有側表面都被閘極電極圍繞，其允許通道中更充分的耗盡（depletion），並致使更少的短通道效應以及更好的閘極控制。隨著電晶體尺寸的不斷微縮化，需要進一步改進奈米片FET。
本發明一些實施例提供一種半導體裝置結構，包括：複數個半導體層；以及閘極電極層，圍繞複數個半導體層的每個半導體層，其中閘極電極層包括：第一部件；以及第二部件，在第一部分下方，第二部分包括：第一部分，設置相鄰於複數個半導體層的第一半導體層，且第一部分的外表面具有第一曲率半徑；第二部分，在第一部分下方並相鄰複數個半導體層的第二半導體層；以及第三部分，在第二部分下方並相鄰複數個半導體層的第三半導體層，且第三部分的外表面具有第二曲率半徑，第二曲率半徑大於第一曲率半徑。
本發明另一些實施例提供一種半導體裝置結構，包括：半導體層的堆疊；閘極電極層，圍繞半導體層的堆疊的每個半導體層；以及介電間隔物，設置相鄰於半導體層的堆疊，介電間隔物具有第一側以及第二側，第二側與第一側相對，且第二側包括：第一部分，接觸半導體層的堆疊的第一半導體層，第一部分具有第一曲率半徑；以及第二部分，設置在第一部分的下方，第二部分接觸半導體層的堆疊的第二半導體層，第二部分具有第二曲率半徑，第二曲率半徑大於第一曲率半徑。
本發明又一些實施例提供一種形成半導體裝置結構的方法，包括：形成第一鰭片結構以及第二鰭片結構，各自包括交替地堆疊的複數個第一半導體層以及複數個第二半導體層；在第一鰭片結構以及第二鰭片結構的部分上方形成犧牲層；在犧牲層上形成襯層；在襯層上形成氧化層；去除襯層以及氧化層的部分，以在第一鰭片結構與第二鰭片結構之間形成溝槽；在溝槽之中形成介電材料；在第一鰭片結構以及第二鰭片結構上方形成犧牲閘極結構；去除犧牲層的部分以及在第一鰭片結構以及第二鰭片結構中的每個第二半導體層的邊緣部分，以形成孔腔；在孔腔中形成介電間隔物，其中介電間隔物具有第一部分以及第二部分，第一部分具有第一曲率半徑，第二部分具有第二曲率半徑，第二曲率半徑大於第一曲率半徑；在犧牲閘極結構的相對側上形成磊晶源極/汲極部件，磊晶源極/汲極部件接觸介電間隔物以及在第一鰭片結構以及第二鰭片結構中的每個第一半導體層；去除犧牲層以及複數個第二半導體層的部分，以露出第一鰭片結構以及第二鰭片結構的每個第一半導體層；以及形成閘極電極層以圍繞第一鰭片結構以及第二鰭片結構的每個第一半導體層。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「在……之上」、「上方」、「上」、「頂」、「較高的」等相似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
雖然本揭露的實施例討論係關於奈米片通道FET，但本揭露的一些方面的實施方式可以用在其他製程及/或其他裝置中，例如平面FET、鰭式FETs、水平全繞式閘極（Horizontal Gate All Around, HGAA）FETs、垂直全繞式閘極（Vertical Gate All Around, VGAA）FETs及其他合適的裝置。本領域普通技術人員將容易地理解在本揭露的範圍內可以進行的其他修改。在採用全繞式閘極（GAA）電晶體結構的情況下，GAA電晶體結構可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程對結構進行圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，其允許創建出例如，比使用單一、直接微影製程所得的節距（pitch）更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物以圖案化GAA結構。
根據本揭露的一些實施例，第1至21C圖示出用於製造半導體裝置結構100的示例性製程。可以理解，可以在第1至21C圖所示的製程之前、期間以及之後提供額外的操作，並且對於其方法的額外實施例，可以替換或消除以下描述的一些操作。操作/製程的順序沒有限制並且可以互換。
根據本揭露的一些實施例，第1至9圖係製造半導體裝置結構100的各個階段的透視圖。如第1圖所示，半導體裝置結構100包括形成在基板101之上的半導體層104的堆疊。基板101可以是半導體基板。基板101可以包括單晶半導體材料，例如但不限於矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、銻化銦（InSb）、磷化鎵（GaP）、銻化鎵（GaSb）、砷化銦鋁（InAlAs）、砷化銦鎵（InGaAs）、磷化鎵銻（GaSbP）、銻化鎵砷（GaAsSb）以及磷化銦（InP）。在一實施例中，基板101由矽形成。在一些實施例中，基板101係絕緣體上矽（silicon-on-insulator, SOI）基板，其具有設置在兩個矽層之間用於增強的絕緣層（未示出）。在本揭露的一方面中，絕緣層為含氧層。
基板101可以包括已摻有雜質（例如，具有p型或n型導電性的摻質）的各種區域。取決於電路設計，摻質可以是例如用於p型場效電晶體（p型FETs）的硼（B）以及用於n型場效電晶體（n型FETs）的磷（P）。
半導體層104堆疊包括由不同材料形成的半導體層，以促進多閘極裝置（例如奈米片通道FET）中奈米片通道的形成。在一些實施例中，半導體層104堆疊包括第一半導體層106以及第二半導體層108。在一些實施例中，半導體層104堆疊包括交替地配置的第一半導體層106以及第二半導體層108。第一半導體層106以及第二半導體層108由具有不同蝕刻選擇性及/或氧化速率的半導體材料形成。例如，第一半導體層106可以由Si形成並且第二半導體層108可以由SiGe形成。在一些示例中，第一半導體層106可以由SiGe形成並且第二半導體層108可以由Si形成。替代地，在一些實施例中，半導體層106以及半導體層108中的任一個可以是或包括其他材料，例如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或其任何組合。
第一半導體層106及第二半導體層108的厚度可以根據應用及/或裝置性能考慮而變化。在一些實施例中，第一及第二半導體層106、108的厚度各自為大約5奈米至大約30奈米之間。在其他實施例中，第一及第二半導體層106、108的厚度各自為大約10奈米至大約20奈米之間。在一些實施例中，第一及第二半導體層106、108的厚度各自為大約6奈米至大約12奈米之間。每個第二半導體層108的厚度可以等於、小於或大於第一半導體層106的厚度。第二半導體層108可以最終被去除，並且用於定義半導體裝置結構100的相鄰通道之間的垂直距離。
在後續的製造階段，第一半導體層106或其部分可以形成半導體裝置結構100的奈米片通道。用語「奈米片」在本揭露中用於表示具有奈米級甚至微米級尺寸，並且具有細長形狀的任何材料部分，而不管其部分的剖面形狀如何。因此，其用語表示圓形以及大抵（substantially）圓形剖面的細長材料部分，以及包括例如圓柱形或大抵矩形剖面的束（beam）狀或棒（bar）狀材料部分。半導體裝置結構100的奈米片通道可以被閘極電極圍繞。半導體裝置結構100可以包括奈米片電晶體。奈米片電晶體可以被稱為奈米線電晶體、全繞式閘極（GAA）電晶體、多橋通道（multi-bridge channel, MBC）電晶體或具有圍繞通道的閘極電極的任何電晶體。以下進一步討論使用第一半導體層106以定義半導體裝置結構100的一個或多個通道。
第一和第二半導體層106、108可以通過任何合適的沉積製程形成，例如磊晶。舉例來說，半導體層104堆疊的膜層的磊晶成長可以通過分子束磊晶（molecular beam epitaxy, MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition, MOCVD）製程及/或其他合適的磊晶成長製程來進行。雖然三個第一半導體層106以及三個第二半導體層108如第1圖所示交替地配置，但是可以理解，可以在半導體層104的堆疊中形成任意數量的第一及第二半導體層106、108，其取決於半導體裝置結構100的每個FET所需的奈米片通道的預定數量。例如，作為通道數量的第一半導體層106的數量可以在2至8之間。
在第2圖中，鰭片結構112由半導體層104的堆疊形成。每個鰭片結構112具有包括半導體層106、108的上部、由基板101形成的阱部116以及遮罩結構的一部分110。在形成鰭片結構112之前，在半導體層104的堆疊上方形成遮罩結構110。遮罩結構110可以包括墊層110a以及硬遮罩110b。墊層110a可以是含氧層，例如SiO 2層，或含氮層，例如Si 3N 4。遮罩結構110可以通過任何合適的沉積製程形成，例如化學氣相沉積（chemical vapor deposition, CVD）製程。
鰭片結構112可以使用合適的製程製造，包括微影製程以及蝕刻製程。在一些實施例中，微影製程可以包括在遮罩結構110上方形成光阻層（未示出）、將光阻曝光為圖案、執行曝光後烘烤製程以及將光阻顯影以形成圖案化的光阻。之後可以使用圖案化的光阻保護基板101的區域以及在其上形成的膜層，而蝕刻製程在未受保護的區域中通過遮罩結構110、半導體層104堆疊並進入基板101中形成溝槽114，從而留下延伸的鰭片結構112。可以使用乾式蝕刻（例如，RIE）、濕式蝕刻及/或其組合蝕刻溝槽114。雖然示出兩個鰭片結構112，但是鰭片結構的數量不限於兩個。
在第3圖中，在形成鰭片結構112之後，在鰭片結構112之間的溝槽114中形成絕緣材料118。絕緣材料118填充相鄰鰭片結構112之間的溝槽114，直到鰭片結構112嵌入到絕緣材料118中。之後，執行平坦化操作，例如化學機械研磨（chemical mechanical polishing, CMP）方法及/或回蝕方法，以露出鰭片結構112的頂部。絕緣材料118可由氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低介電常數介電材料或任何合適的介電材料形成。絕緣材料118可以通過任何合適的方法形成，例如低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）、電漿輔助化學氣相沉積（plasma enhanced CVD, PECVD）或流動式化學氣相沉積（flowable CVD, FCVD）。
接著，凹蝕絕緣材料118以形成隔離區120。絕緣材料118的凹蝕露出部分的鰭片結構112。隔離區120可以使用合適的製程形成，例如乾式蝕刻製程、濕式蝕刻製程或其組合。 絕緣材料118的頂表面可以與第二半導體層108跟阱部116接觸的表面齊平或低於其表面。
在一些實施例中，可以執行預清潔製程以從鰭片結構112露出的表面去除殘留物。預清潔製程可以是任何合適的濕式清潔製程，包括例如氫氟酸（HF）、標準清潔1（SC1）以及臭氧去離子水（DIO 3）。在一實施例中，預清潔製程可以以下方式進行：將半導體裝置結構100暴露於HF（1:500稀釋）約25秒至約60秒，例如約40秒，之後DIO 3沖洗約20秒至約50秒，例如約30秒，以及SC1清潔，其為去離子（DI）水、氫氧化氨（NH 4OH）及過氧化氫（H 2O 2）的混合物，持續約35秒至約70秒，例如約50秒。也可以使用其他的預清潔製程，例如APM製程，其包括至少水（H 2O）、NH 4OH以及H 2O 2、HPM製程，其包括至少H 2O、H 2O 2以及氯化氫（HCl）、SPM製程（也稱為食人魚（piranha）清潔），其包括至少H 2O 2以及硫酸（H 2SO 4）、或其任意組合。
在第4圖中，通過磊晶製程在鰭片結構112露出的部分上形成包覆（cladding）（或犧牲）層117。在一些實施例中，可以首先在鰭片結構112上形成半導體襯層（未示出），且之後在半導體襯層上形成包覆層117。在包覆層117的形成期間，半導體襯層可以擴散到包覆層117中。在任一情況下，包覆層117與半導體層104的堆疊接觸。在一些實施例中，包覆層117以及第二半導體層108包括具有相同蝕刻選擇性的相同材料。例如，包覆層117以及第二半導體層108可以是或包括SiGe。在一實施例中，包覆層117為非結晶態的SiGe（a-SiGe）。之後可以去除包覆層117以及第二半導體層108，為閘極電極層創造空間。
在第5圖中，包覆層117的部分被去除以露出遮罩結構110（例如，硬遮罩110b）以及絕緣材料118。包覆層117的部分去除可以通過任何合適的製程執行，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，去除製程為非等向性蝕刻製程，其去除鰭片結構112以及絕緣材料118水平表面上的包覆層117，而鰭片結構112側壁上的包覆層117在去除製程之後保持大抵完整（intact）。形成在鰭片結構112側壁上的包覆層117的厚度T1被選擇以定義適合奈米片FET裝置的奈米片通道周圍的後續閘極電極層的空間。在一些實施例中，厚度T1可以在大約1奈米至大約15奈米之間。如果包覆層117的厚度T1小於1奈米，則後續去除包覆層117所產生的空間可能太小而無法形成閘極電極層。另一方面，如果包覆層117的厚度大於15奈米，則製造成本增加而沒有顯著的益處。
在一些實施例中，執行去除製程使得僅去除絕緣材料118上的包覆層117。鰭片結構112的水平及垂直表面上的包覆層117保持大抵完整。
在第6圖中，襯層119形成在包覆層117以及絕緣材料118的頂表面上。在一些實施例中，襯層119可以包括低介電常數介電材料（例如，具有介電常數低於7的材料）。例如，襯層119可以是含氮層、含氧層或含矽層。 示例的材料可以包括但不限於SiO 2、SiN、SiCN、SiOC、SiOCN等。在一實施例中，襯層119為SiCN。襯層119可以通過順應性（conformal）製程形成，例如ALD製程。
襯層119可以作為減少包覆層117氧化的氧化阻擋層。襯層119也有助於防止鍺從包覆層117損失。形成在包覆層117上的襯層119的厚度T2被選擇以最小化包覆層117的氧化。在一些實施例中，厚度T2可以在約4奈米至約6奈米之間，例如約4.5奈米。在包覆層117由非結晶SiGe形成的情況下，已經觀察到鍺損失比結晶SiGe更容易受影響，因為在非結晶SiGe中存在大量的懸空（dangling）鍵，其鍵結能比在結晶SiGe中的共價鍵小。因此，鍺可能擴散出包覆層117（並成為低鍺百分比的包覆層117），並與氧（O 2）反應形成氧化鍺（GeO 2）。在隨後的熱處理（例如，退火製程）期間，氧化鍺可以與從第一半導體層106及/或基板101擴散的矽反應，並且被還原為鍺，其沿著鰭片結構112和包覆層117之間的界面區域處堆積（piling up）。在凹蝕第二半導體層108以及形成奈米片通道的期間，低鍺百分比的包覆層117與沿著鰭片結構112和包覆層117之間的界面區域處堆積的鍺可能導致包覆層117的蝕刻不足（underetch）。當包覆層117蝕刻不足時，包覆層117的頂部可能會呈現（凹（concave）形）微笑（smiling）輪廓，其在後續製程中會影響將形成在凹陷的包覆層117上的介電間隔物144（第12D圖）的輪廓。因此，如果襯層119的厚度T2小於4奈米，襯層119可能無法適當地發揮作用以最小化包覆層117的氧化並防止鍺從包覆層117損失。另一方面，如果襯層119的厚度大於6奈米，則製造成本增加而沒有顯著的益處。
在形成襯層119之後，在溝槽114（第5圖）中和襯層119上形成介電材料121。介電材料121可以是含氧材料，例如通過FCVD形成的氧化物。含氧材料的介電常數值可以小於約7，例如小於約3。在一些實施例中，在沉積介電材料121之後，可以對介電材料121執行退火製程。之後，可以在退火的介電材料121上形成第二介電材料（未示出）。第二介電材料的厚度可以小於介電材料121的厚度。例如，第二介電材料的厚度可以是介電材料121的厚度的大約1/3。第二介電材料可以通過PECVD形成。可以執行平坦化製程，例如CMP製程，以去除形成在鰭片結構112上方的襯層119的部分、第二介電材料（若有使用）以及介電材料121的部分。在平坦化製程之後，露出設置在硬遮罩110b上的部分包覆層117。
接下來，使用任何合適的製程將襯層119和介電材料121凹蝕至最頂部的第一半導體層106（或略低於）的水平。例如，在一些實施例中，在凹蝕製程之後，襯層119和介電材料121的頂表面可以凹陷以與最頂部的第一半導體層106的頂表面齊平。蝕刻製程可以是不去除包覆層117和硬遮罩110b的半導體材料的選擇性蝕刻製程。作為凹蝕製程的結果，在鰭片結構112之間形成溝槽123，如第6圖所示。
在第7圖中，介電材料125形成在溝槽123（第6圖）中以及介電材料121和襯層119上。介電材料125可以包括SiO、SiN、SiC、SiCN、SiON、SiOCN、AlO、AlN 、AlON、ZrO、ZrN、ZrAlO、HfO或其他合適的介電材料。在一些實施例中，介電材料125包括高介電常數介電材料（例如，介電常數值大於7的材料）。介電材料125可以通過任何合適的製程形成，例如CVD、PECVD、FCVD或ALD製程。然後執行平坦化製程，例如CMP製程，直到露出遮罩結構110的硬遮罩110b。平坦化製程去除部分介電材料125（以及在鰭片結構112的水平表面上的包覆層117未被去除的情況下，平坦化製程也去除設置在遮罩結構110上方的包覆層117）。襯層119、介電材料121和介電材料125可以一起稱為介電部件127或混合鰭片。介電部件127用作將後續源極/汲極（S/D）磊晶部件與相鄰閘極電極層分開的介電鰭片。
在一些實施例中，在去除部分介電材料125的平坦化製程之後，對半導體裝置結構100進行熱處理。熱處理可以幫助介電材料125結晶，使介電材料125能夠承受在隨後去除犧牲閘極結構130（例如，第16B圖）期間使用的蝕刻劑。熱處理可以在原位或異位進行，並且可以是任何類型的退火，例如快速熱退火、尖峰（spike）退火、浸泡（soak）退火、雷射退火、爐管（furnace）退火等。熱處理可以進行約10秒至約5分鐘，例如約20秒至約90秒，並且在較低溫度（例如，低於900℃）下，例如在約600℃至約850℃的溫度範圍內進行，例如約680℃至約750℃。在一個實施例中，熱處理是在約700℃的溫度下進行約30秒的尖峰退火。如果熱處理在600°C以下進行，介電材料125可能不會結晶，並不會提供足以承受去除犧牲閘極結構130期間使用的蝕刻劑的機械強度。另一方面，如果熱處理溫度高於850℃（例如高於900℃），則留給後續製程的熱預算會減少，這可能會影響之後形成的裝置的性能。較低的溫度也將有助於在包覆層117中保存鍺，從而在隨後的去除製程中改善包覆層117頂部的微笑輪廓。
熱處理可以在氣體環境中進行，例如含氫氣體、含氬氣體、含氦氣體或其任意組合。示例的氣體可包括但不限於N 2、NH 3、O 2、N 2O、Ar、He、H等。
在第8圖中，凹蝕包覆層117，並且去除遮罩結構110。包覆層117的凹蝕可以通過任何合適的製程來執行，例如乾式蝕刻、濕式蝕刻或其組合。可以控制凹蝕製程，使得剩餘的包覆層117與半導體層104堆疊中最頂部的第一半導體層106的頂表面大抵處於相同水平。蝕刻製程可以是不去除介電材料125的選擇性蝕刻製程。遮罩結構110的去除可以通過任何合適的製程執行，例如乾式蝕刻、濕式蝕刻或其組合。
在第9圖中，在半導體裝置結構100上方形成一個或多個犧牲閘極結構130（僅示出一個）。在鰭片結構112的部分上方形成犧牲閘極結構130。每個犧牲閘極結構130可以包括犧牲閘極介電層132、犧牲閘極電極層134和遮罩層136。犧牲閘極介電層132、犧牲閘極電極層134和遮罩層136可以通過依次沉積犧牲閘極介電層132、犧牲閘極電極層134和遮罩層136的毯覆（blanket）層，接著執行圖案化以及蝕刻製程。例如，圖案化製程包括微影製程（例如，微影或電子束微影），其可以進一步包括光阻塗佈（例如旋塗）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥（例如旋轉乾燥及/或硬烘烤）、其他合適的微影技術及/或其組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻（例如，RIE）、濕式蝕刻、其他蝕刻方法及/或其組合。
在一些實施例中，可以與本揭露的任何一個或多個實施例結合，在形成犧牲閘極介電層132之後，進行半導體裝置結構100以在犧牲閘極介電層132上形成犧牲閘極電極層134，而無需執行退火製程。亦即，犧牲閘極介電層132不經過退火製程或任何熱處理。因此，增加了各種後續製程的熱預算。
通過圖案化犧牲閘極結構130，鰭片結構112的半導體層104堆疊在犧牲閘極結構130的相對側部分地露出。被犧牲閘極結構130的犧牲閘極電極層134覆蓋的鰭片結構112的部分用作半導體裝置結構100的通道區。在犧牲閘極結構130的相對側部分露出的鰭片結構112定義半導體裝置結構100的源極/汲極（S/D）區。雖然示出一個犧牲閘極結構130，然而在一些實施例中，兩個或更多個犧牲閘極結構130可以沿著X方向配置。
接著，在犧牲閘極結構130的側壁上形成閘極間隔物138。閘極間隔物138可以通過首先沉積順應（conformal）層，隨後順應層被回蝕以形成閘極間隔物138。例如，間隔物材料層可以順應地設置在半導體裝置結構100露出的表面上。順應間隔物材料層可以通過ALD製程形成。隨後，對間隔物材料層執行非等向性蝕刻，例如RIE。在非等向性蝕刻製程中，大部分的間隔物材料層從水平表面去除，例如鰭片結構112的頂部、包覆層117、介電材料125，在垂直表面上留下閘極間隔物138，例如犧牲閘極結構130的側壁。閘極間隔物138可以由介電材料形成，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN及/或其組合。
根據一些實施例，第10A至17A圖是沿著第9圖的剖面A-A截取的製造半導體裝置結構100的各個階段之一的剖面圖。根據一些實施例，第10B至17B圖是沿著第9圖的剖面B-B截取的半導體裝置結構100的剖面側視圖。根據一些實施例，第10C至17C圖是沿著第9圖的剖面C-C截取的製造半導體裝置結構100的各個階段之一的剖面圖。根據一些實施例，第10D至12D圖是沿著第9圖的剖面D-D截取的製造半導體裝置結構100的各個階段之一的剖面圖。剖面A-A在沿著X方向的鰭片結構112的平面中。剖面B-B在垂直於剖面A-A的平面中，並且在犧牲閘極結構130中。剖面C-C在垂直於剖面A-A的平面中，並且在沿著Y方向的磊晶源極/汲極部件146（第13C圖）中。剖面D-D在沿著X方向的包覆層117的平面中。
在第10A至10D圖中，鰭片結構112露出的部分、包覆層117露出的部分以及未被犧牲閘極結構130和閘極間隔物138覆蓋的介電材料125露出的部分通過使用一種或多種合適的蝕刻製程選擇性地凹蝕，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，鰭片結構112的半導體層104堆疊露出的部分被去除，露出部分的阱部116。如第10A圖所示，凹蝕鰭片結構112露出的部分至與基板101的阱部116接觸的第二半導體層108的底表面處或略低於其底表面的水平。凹蝕製程可以包括凹蝕鰭片結構112露出的部分以及包覆層117露出的部分的蝕刻製程。
在第11A至11D圖中，沿著X方向水平地去除半導體層104堆疊的每個第二半導體層108的邊緣部分。去除第二半導體層108的邊緣部分形成孔腔（cavities）141。在一些實施例中，通過選擇性濕式蝕刻製程去除第二半導體層108的部分。在第二半導體層108由SiGe形成並且第一半導體層106由矽形成的情況下，可以使用濕式蝕刻劑選擇性地蝕刻第二半導體層108，例如但不限於氫氧化銨（NH 4OH）、四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）、乙二胺鄰苯二酚（ethylenediamine pyrocatechol, EDP）或氫氧化鉀（KOH）溶液。
在第二半導體層108的凹蝕蝕刻期間，包覆層117的端部也沿著X方向被水平地蝕刻。在一些實施例中，包覆層117的蝕刻量大於第二半導體層108的凹蝕量。由於襯層119的厚度“T2”被控制以最小化包覆層117的鍺損失，所以在凹蝕蝕刻期間包覆層117的蝕刻不足被最小化，導致包覆層117在頂部117t和包覆層117的底部117b具有不同的輪廓。例如，包覆層117的端部的蝕刻可以在半導體裝置結構100的X-Z平面中形成彎曲的（curved）孔腔135。彎曲的孔腔135對於犧牲閘極結構130的縱軸大抵對稱。易言之，包覆層117的頂部117t可以具有具有第一曲率半徑（R θ）137的彎曲表面，並且包覆層117的底部117b可以具有具有第二曲率半徑（R θ）139的彎曲表面，第二曲率半徑（R θ）139大於第一曲率半徑（R θ）137。在一些實施例中，第一曲率半徑（R θ）137與第二曲率半徑（R θ）139的比例可以在約0.5至約0.9，例如約0.6至約0.8。儘管不希望受任何特定理論的束縛，第一和第二曲率半徑（R θ）137、139 之間的差異可能部分是由於在蝕刻製程期間頂部117t比底部117b暴露於較大量的蝕刻劑。如以下將更詳細討論，頂部和底部117t、117b的曲率半徑（R θ）影響將在包覆層117的彎曲孔腔135中形成的介電間隔物144（第12E圖）的輪廓。
在第12A至12D圖中，在去除每個第二半導體層108的邊緣部分之後，介電層沉積在形成於第二半導體層108的邊緣部分中的孔腔141（第11A圖）以及包覆層117凹陷的彎曲孔腔135（第11D圖）中以形成介電間隔物144。介電間隔物144可以由低介電常數介電材料形成，例如SiON、SiCN、SiOC、SiOCN或SiN。可以通過首先使用順應性沉積製程（例如ALD）形成順應介電層，之後進行非等向性蝕刻以去除除了介電間隔物144之外的部分順應介電層以形成介電間隔物144。在非等向性蝕刻製程期間，部分介電間隔物144受到第一半導體層106的保護。剩餘的第二半導體層108沿著X方向在介電間隔物144之間被覆蓋。
與包覆層117接觸的介電間隔物144根據包覆層117中形成的彎曲孔腔135的輪廓形成。在一些實施例中，每個介電間隔物144被形成為具有在閘極間隔物138下方並與閘極間隔物138大抵齊平（flush）的第一側143a以及與第一側143a相對的第二側143b。第一側143a具有大抵平坦的表面。第二側143b根據包覆層117的頂部以及底部117t、117b的輪廓成形。用語“大抵齊平”在本揭露中是指相對位置的差異小於約1奈米。根據一些實施例，第12E圖是第12D圖的半導體裝置結構100的一部分的放大圖，示出介電間隔物144以及與介電間隔物144相鄰的膜層之間的位置關係。在第12E圖中，介電間隔物144的第二側143b包括與閘極間隔物138相鄰並與第一半導體層106（例如，由虛線表示的第一半導體層106a）接觸的上部143b-1，以及與絕緣材料118相鄰並與第一半導體層106（例如，由虛線表示的第一半導體層106c）接觸的下部143b-3。介電間隔物144的第二側143b還包括位於第二側143b的上部143b-1和下部143b-3之間的中部143b-2。中部143b-2大抵為平坦的。在一些實施例中，第二側143b的上部具有第一曲率半徑（R θ）145t，而第二側143b的下部具有第二曲率半徑（R θ）145b，第二曲率半徑（R θ）145b大於第一曲率半徑（R θ）145t。第一曲率半徑（R θ）145t對應於包覆層117的頂部117t的第一曲率半徑（R θ）137（第11D圖），並且第二曲率半徑（R θ）145b對應於包覆層117的底部117b的第二曲率半徑（R θ）139（第11D圖）。
在第13A至13C圖中，磊晶源極/汲極部件146形成在鰭片結構112的阱部116上。磊晶源極/汲極部件146可以包括一層或多層用於n型FET的Si、SiP、SiC以及SiCP或用於p型FET的Si、SiGe以及Ge。磊晶源極/汲極部件146可以垂直地及水平地成長以形成刻面（facets），其可以對應於用於基板101的材料的晶面。磊晶源極/汲極部件146通過使用CVD、ALD或MBE的磊晶成長方法形成。磊晶源極/汲極部件146與第一半導體層106和介電間隔物144接觸。磊晶源極/汲極部件146可以是源極/汲極區。例如，位於犧牲閘極結構130一側的一對磊晶源極/汲極部件146中的一個可以是源極區，並且位於犧牲閘極結構130的另一側的一對磊晶源極/汲極部件146中的另一個可以是汲極區。一對磊晶源極/汲極部件146包括通過通道（即，第一半導體層106）連接的源極磊晶部件146以及汲極磊晶部件146。在本揭露中，源極和汲極可互換使用，其結構大抵相同。
在第14A至14C圖中，在形成磊晶源極/汲極部件146之後，在半導體裝置結構100露出的表面上順應地形成接觸蝕刻停止層（contact etch stop layer, CESL）162。CESL 162覆蓋磊晶源極/汲極部件146、閘極間隔物138、介電材料125以及半導體層堆疊104露出的表面。CESL 162可以包括含氧材料或含氮材料，例如氮化矽、氮化碳矽、氮氧化矽、氮化碳、氧化矽、碳氧化矽等或其組合，並且可以通過CVD、PECVD、ALD或任何合適的沉積技術形成。接著，在半導體裝置結構100上方的CESL 162上形成層間介電（interlayer dielectric, ILD）層164。ILD層164的材料可以包括原矽酸四乙酯（tetraethylorthosilicate, TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、摻硼矽玻璃（boron doped silicon glass, BSG）及/或其他合適的包括Si、O、C及/或H的介電材料。ILD層164可以通過PECVD製程或其他合適的沉積技術沉積。在一些實施例中，在形成ILD層164之後，可以對半導體裝置結構100進行熱處理以對ILD層164進行退火。
在第15A至15C圖中，在形成ILD層164之後，對半導體裝置結構100執行平坦化操作，例如CMP，以去除ILD層164、CESL 162以及遮罩層136的部分直到露出犧牲閘極電極層134。
在第16A至16C圖中，去除犧牲閘極結構130。犧牲閘極結構130的去除在犧牲閘極電極層134和犧牲閘極介電層132被去除的區域中形成溝槽166。溝槽166露出部分包覆層117以及第一半導體層106的頂部。ILD層164在去除犧牲閘極結構130的期間保護磊晶源極/汲極部件146。可以使用電漿乾式蝕刻及/或濕式蝕刻去除犧牲閘極結構130。犧牲閘極電極層134可以首先通過任何合適的製程去除，例如乾式蝕刻、濕式蝕刻或其組合，接著去除犧牲閘極介電層132，其也可以通過任何合適的製程執行，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，可以使用濕式蝕刻劑，例如四甲基氫氧化銨（TMAH）溶液，以選擇性地去除犧牲閘極電極層134，而不去除閘極間隔物138、介電材料125以及CESL 162。在一些實施例中，閘極間隔物138可以被用於去除犧牲閘極電極層134及/或犧牲閘極介電層132的蝕刻劑凹蝕。
在第17A至17C圖中，去除包覆層117和第二半導體層108。包覆層117和第二半導體層108的去除露出介電間隔物144和第一半導體層106。去除製程可以是任何合適的蝕刻製程，例如乾式蝕刻、濕式蝕刻或其組合。蝕刻製程可以是選擇性蝕刻製程，其去除包覆層117（第14B圖）以及第二半導體層108，但不去除閘極間隔物138、CESL 162、介電材料125和第一半導體層106。因此，在第一半導體層106周圍形成開口151，並且未被介電間隔物144覆蓋的部分第一半導體層106暴露於開口151。根據一些實施例，第17D圖進一步示出暴露於開口151的介電間隔物144。
根據一些實施例，第18圖是第17B圖的區域147的放大圖，示出製造半導體裝置結構100的各個階段。在第18圖中，形成界面層（interfacial layer, IL）178以圍繞第一半導體層106的表面。IL 178也可以形成在基板101的阱部116露出的表面上。IL 178可以包括或由含氧材料或含矽材料形成，例如氧化矽、氮氧化矽、氮氧化物、矽酸鉿等。在一些實施例中，IL 178通過CVD、ALD或任何合適的順應性沉積技術形成。在一些實施例中，IL 178通過使第一半導體層106和基板101的阱部116經濕式清潔製程以氧化第一半導體層106的表面部分而形成。
接著，在半導體裝置結構100露出的表面上形成高介電常數（high-k, HK）介電層180。在一些實施例中，HK介電層180形成在IL 178上、在絕緣材料118的一部分上以及在介電部件127（例如，襯層119和介電材料125）露出的表面上，如第18圖所示。如將進一步詳細討論，部分HK介電層180也與介電間隔物144接觸。
HK介電層180的合適材料可以包括但不限於SiN、SiON、SiCN、SiOCN、AlSi xO y、Al 2O 3等。也可以使用其他合適的高介電常數材料，例如氧化鉿（HfO 2）、矽酸鉿（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鋁（HfAlO）、氧化鉿鑭（HfLaO）、氧化鉿鋯（HfZrO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鑭（LaO）、氧化鋯（ZrO）、氧化鋯矽（ZrSiO）、氧化鈦（TiO）、氧化鉭（Ta 2O 5）、氧化釔（Y 2O 3）。HK介電層180可以通過任何合適的製程形成，例如CVD、PECVD、FCVD或ALD製程。
在形成IL 178和HK介電層180之後，在開口151中形成閘極電極層182（第17B圖）。閘極電極層182形成在HK介電層180上以圍繞每個第一半導體層106的一部分，以及形成在與介電部件127和絕緣材料118接觸的HK介電層180上。閘極電極層182可以包括一層或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或其組合。閘極電極層182可以通過PVD、CVD、ALD、電鍍或其他合適的方法形成。如第18圖所示，閘極電極層182形成至介電部件127上方的預定高度。
根據一些實施例，第19A圖是沿著第9圖的剖面D-D截取的製造半導體裝置結構100的各個階段之一的剖面圖。從第19A圖可以看出，閘極電極層182一般來說包括第一部分182a以及第一部分182a下方的第二部分182b。閘極電極層182的第一部分182a與閘極間隔物138之間的HK介電層180接觸。在一些實施例中，第一部分182a沿著閘極電極層182的縱向具有大致均一的剖面。第二部分182b與介電間隔物144之間的HK介電層180接觸。第二部分182b根據介電間隔物144的輪廓成形，例如以上關於第12E圖討論的輪廓。
根據一些實施例，第19B圖是第19A圖的半導體裝置結構100的一部分的放大圖，示出閘極電極層182的第二部分182b以及與閘極電極層182相鄰的膜層之間的位置關係。在第19B圖中，閘極電極層182的第二部分182b包括與第一半導體層106之一（例如，由虛線表示的第一半導體層106a）相鄰的上部182b-1、與第一半導體層106之一（例如，由虛線表示的第一半導體層106b）相鄰的中部182b-2以及與第一半導體層106之一（例如，由虛線表示的第一半導體層106c）相鄰的底部182b-3。上部182b-1可以具有第一尺寸D1，中部182b-2可以具有第二尺寸D2，並且底部182b-3可以具有第三尺寸D3。在一些實施例中，第一尺寸D1大於第二尺寸D2，並且第三尺寸D3大於第一尺寸D1。在一些實施例中，可以與本揭露的任何其他實施例結合，上部182b-1具有具有第一曲率半徑（R θ）187的彎曲外表面，中部182b-2具有大抵平坦的表面189，並且底部182b-3具有具有第二曲率半徑（R θ）191的彎曲外表面，第二曲率半徑（R θ）191大於第一曲率半徑（R θ）187。在一些實施例中，第一曲率半徑（R θ）187大抵對應於第一曲率半徑（R θ）145t（介電間隔物144的第二側143b的上部），且第二曲率半徑（R θ）191大抵對應於第二曲率半徑（R θ）145b（介電間隔物144的第二側143b的下部）。在一個實施例中，第一曲率半徑（R θ）187與第二曲率半徑（R θ）191的比例可以在大約0.5至大約0.9，例如大約0.6至大約0.8。
根據一些實施例，第20A至20C圖及第21A至21C圖係沿著第9圖的剖面A-A、B-B及C-C截取的半導體裝置結構100的各個階段之一的剖面圖。第20A至20C圖示出形成閘極電極層182之後的半導體裝置結構100。
在第21A至21C圖中，執行一個或多個金屬閘極回蝕（metal gate etching back, MGEB）製程，使閘極電極層182和HK介電層180的頂表面大抵共平面。MGEB製程可以是任何合適的製程，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，間隔物138的部分可以被回蝕，使間隔物138的頂表面高於閘極電極層182和HK介電層180的頂表面。在這種情況下，由MGEB製程在閘極電極層182和HK介電層180上方形成的溝槽可以用自對準接觸（self-aligned contact, SAC）層173填充。SAC層173可以由具有與CESL 162不同的蝕刻選擇性的任何介電材料形成，並且在隨後的溝槽和導孔圖案化期間用作金屬接觸件的蝕刻停止層。
在形成自對準接觸層173之後，形成接觸開口穿過ILD層164（第19A圖）和CESL 162以露出磊晶源極/汲極部件146。之後在磊晶源極/汲極部件146上形成矽化物層181以將磊晶源極/汲極部件146導電地耦合至隨後形成的源極/汲極接觸件176。可以通過在磊晶源極/汲極部件146上方沉積金屬源層並執行快速熱退火製程以形成矽化物層181。金屬源層包括選自W、Co、Ni、Ti、Mo和Ta的金屬層，或選自氮化鎢、氮化鈷、氮化鎳、氮化鈦、氮化鉬和氮化鉭的金屬氮化物層。在快速退火製程期間，磊晶源極/汲極部件146上方的金屬源層部分與磊晶源極/汲極部件146中的矽反應以形成矽化物層181。之後去除金屬源層的未反應部分。
在形成矽化物層181之後，在接觸開口中形成導電材料並形成源極/汲極接觸件176。導電材料可以由包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN中的一種或多種的材料形成。雖然未示出，但在形成源極/汲極接觸件176之前，可以在接觸開口的側壁上形成阻障層（例如，TiN、TaN等）。一旦形成源極/汲極接觸件176，即執行平坦化製程，例如CMP，以露出SAC層173的頂表面（若未使用SAC層173，則露出閘極電極層182的頂表面）。
可以理解的是，半導體裝置結構100可以進一步進行互補式金屬氧化物半導體（complementary metal oxide semiconductor, CMOS）及/或後端（back-end-of-line, BEOL）製程以形成各種部件，例如電晶體、接觸件/導孔、互連金屬層、介電層、鈍化層等。半導體裝置結構100還可以包括在基板101的背面上的背側接觸件（未示出），其通過翻轉半導體裝置結構100，去除基板101，並且通過背側接觸件選擇性地將磊晶源極/汲極部件146的源極或汲極部件/端子（terminal）連接到背側電源軌（例如，正電壓VDD或負電壓VSS）。根據應用，磊晶源極/汲極部件146的源極或汲極部件/端子和閘極電極層182可以連接到正側電源。
在此描述的各種實施例或示例提供優於現有技術的多個益處。根據本揭露的一些實施例，提供在半導體裝置結構的製造過程中防止包覆層中的鍺損失的方法。包覆層中的鍺損失可能導致在全繞式閘極（GAA）電晶體（例如奈米片FETs）中形成奈米片通道期間包覆層蝕刻不足。在一些實施例中，方法包括形成鰭片結構，每個鰭片結構具有交替地配置的第一半導體層（例如，Si）以及第二半導體層（例如，SiGe），在鰭片結構上形成含鍺包覆層，並在包覆層上形成順應含氮層。含氮層可用作減少包覆層氧化的氧化阻擋層。方法還包括在設置在鰭片結構之間的混合鰭片結構上形成高介電常數介電層，在約600℃至約850℃之間，以減低的溫度對高介電常數介電層進行退火，其有助於在包覆層中保存鍺，從而在隨後的去除製程中改善包覆層頂部的微笑輪廓。由於熱變形（budge）減少和氧化阻擋層共同防止包覆層中的鍺損失，因此可以避免在凹蝕第二半導體層以及形成奈米片通道的期間包覆層的蝕刻不足。
根據一些實施例，本揭露提供一種半導體裝置結構，包括：複數個半導體層；以及閘極電極層，圍繞複數個半導體層的每個半導體層，其中閘極電極層包括：第一部件；以及第二部件，在第一部分下方，第二部分包括：第一部分，設置相鄰於複數個半導體層的第一半導體層，且第一部分的外表面具有第一曲率半徑；第二部分，在第一部分下方並相鄰複數個半導體層的第二半導體層；以及第三部分，在第二部分下方並相鄰複數個半導體層的第三半導體層，且第三部分的外表面具有第二曲率半徑，第二曲率半徑大於第一曲率半徑。
在一些實施例中，更包括：高介電常數介電層，接觸閘極電極層並圍繞複數個半導體層的每個半導體層。
在一些實施例中，更包括：介電間隔物，接觸高介電常數介電層，其中閘極電極層的第二部件設置在介電間隔物之間。
在一些實施例中，更包括：磊晶源極/汲極部件，接觸介電間隔物以及複數個半導體層的每個半導體層。
在一些實施例中，更包括：閘極間隔物，設置在介電間隔物上方，其中閘極電極層的第一部件設置在閘極間隔物之間。
在一些實施例中，第一部件沿著閘極電極層的縱向具有大抵均一的剖面。
在一些實施例中，第一部分具有第一尺寸，第二部分具有第二尺寸，第二尺寸小於第一尺寸，且第三部分具有第三尺寸，第三尺寸大於第一尺寸。
根據另一些實施例，本揭露提供一種半導體裝置結構，包括：半導體層的堆疊；閘極電極層，圍繞半導體層的堆疊的每個半導體層；以及介電間隔物，設置相鄰於半導體層的堆疊，介電間隔物具有第一側以及第二側，第二側與第一側相對，且第二側包括：第一部分，接觸半導體層的堆疊的第一半導體層，第一部分具有第一曲率半徑；以及第二部分，設置在第一部分的下方，第二部分接觸半導體層的堆疊的第二半導體層，第二部分具有第二曲率半徑，第二曲率半徑大於第一曲率半徑。
在另一些實施例中，更包括：高介電常數介電層，接觸介電間隔物的第二側，高介電常數介電層圍繞半導體層的堆疊的每個半導體層。
在另一些實施例中，更包括：磊晶源極/汲極部件，接觸介電間隔物的第一側。
在另一些實施例中，磊晶源極/汲極部件接觸半導體層的堆疊的第一半導體層以及第二半導體層。
在另一些實施例中，更包括：界面層，圍繞且接觸半導體層的堆疊的每個半導體層。
在另一些實施例中，第二側更包括：第三部分，設置在第一部分與第二部分之間，其中第三部分具有大抵平坦的表面。
在另一些實施例中，第三部分接觸半導體層的堆疊的第三半導體層。
在另一些實施例中，介電間隔物的第一側具有大抵平坦的表面。
根據又一些實施例，本揭露提供一種半導體裝置結構的形成方法，包括：形成第一鰭片結構以及第二鰭片結構，各自包括交替地堆疊的複數個第一半導體層以及複數個第二半導體層；在第一鰭片結構以及第二鰭片結構的部分上方形成犧牲層；在犧牲層上形成襯層；在襯層上形成氧化層；去除襯層以及氧化層的部分，以在第一鰭片結構與第二鰭片結構之間形成溝槽；在溝槽之中形成介電材料；在第一鰭片結構以及第二鰭片結構上方形成犧牲閘極結構；去除犧牲層的部分以及在第一鰭片結構以及第二鰭片結構中的每個第二半導體層的邊緣部分，以形成孔腔；在孔腔中形成介電間隔物，其中介電間隔物具有第一部分以及第二部分，第一部分具有第一曲率半徑，第二部分具有第二曲率半徑，第二曲率半徑大於第一曲率半徑；在犧牲閘極結構的相對側上形成磊晶源極/汲極部件，磊晶源極/汲極部件接觸介電間隔物以及在第一鰭片結構以及第二鰭片結構中的每個第一半導體層；去除犧牲層以及複數個第二半導體層的部分，以露出第一鰭片結構以及第二鰭片結構的每個第一半導體層；以及形成閘極電極層以圍繞第一鰭片結構以及第二鰭片結構的每個第一半導體層。
在又一些實施例中，更包括：在溝槽中形成介電材料之後，在約600℃至約850℃的溫度對介電材料進行熱處理。
在又一些實施例中，閘極電極層的外表面被形成以具有第一部分以及第二部分，第一部分具有第三曲率半徑，第二部分具有第四曲率半徑，第四曲率半徑大於第三曲率半徑。
在又一些實施例中，犧牲層係非結晶的含鍺層。
在又一些實施例中，襯層被形成以具有大約4奈米至6奈米的厚度。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:結構 101:基板 104:半導體層 106:半導體層 108:半導體層 110:遮罩結構(遮罩結構的部分) 112:鰭片結構 114:溝槽 116:阱部 117:包覆層 118:絕緣材料 119:襯層 120:隔離區 121:介電材料 123:溝槽 125:介電材料 127:介電部件 130:犧牲閘極結構 132:犧牲閘極介電層 134:犧牲閘極電極層 135:孔腔 136:遮罩層 137:曲率半徑 138:閘極間隔物 139:曲率半徑 141:孔腔 144:介電間隔物 146:源極/汲極部件 147:區域 151:開口 162:接觸蝕刻停止層 164:層間介電層 166:溝槽 173:自對準接觸層 176:源極/汲極接觸件 178:界面層 180:介電層 181:矽化物層 182:閘極電極層 187:曲率半徑 189:表面 191:曲率半徑 106a:半導體層 106b:半導體層 106c:半導體層 110a:墊層 110b:遮罩 117b:底部 117t:頂部 143a:第一側 143b:第二側 143b-1:上部 143b-2:中部 143b-3:下部 145b:曲率半徑 145t:曲率半徑 182a:部分 182b:部分 182b-1:上部 182b-2:中部 182b-3:底部 D1:尺寸 D2:尺寸 D3:尺寸 T1:厚度 T2:厚度
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 根據本揭露的一些實施例，第1至9圖係製造半導體裝置結構的各個階段的透視圖。 根據本揭露的一些實施例，第10A至17A圖係沿著第9圖的剖面A-A截取的製造半導體裝置結構的各個階段之一的剖面圖。 根據本揭露的一些實施例，第10B至17B圖係沿著第9圖的剖面B-B截取的半導體裝置結構的剖面圖。 根據本揭露的一些實施例，第10C至17C圖係沿著第9圖的剖面C-C截取的製造半導體裝置結構的各個階段之一的剖面圖。 根據本揭露的一些實施例，第10D至12D圖係沿著第9圖的剖面D-D截取的製造半導體裝置結構的各個階段之一的剖面圖。 根據本揭露的一些實施例，第12E圖係第12D圖的半導體裝置結構的一部分的放大圖。 根據本揭露的一些實施例，第17D圖係第17A圖的半導體裝置結構的一部分的放大圖。 根據本揭露的一些實施例，第18圖係第17B圖的區域的放大圖，示出製造半導體裝置結構的各個階段。 根據本揭露的一些實施例，第19A圖係沿著第9圖的剖面D-D截取的製造半導體裝置結構的各個階段之一的剖面圖。 根據本揭露的一些實施例，第19B圖係第19A圖的半導體裝置結構的一部分的放大圖。 根據本揭露的一些實施例，第20A至20C圖及第21A至21C圖係沿著第9圖的剖面A-A、B-B及C-C截取的半導體裝置結構的各個階段之一的剖面圖。
100:結構
101:基板
117:包覆層
118:絕緣材料
130:犧牲閘極結構
132:犧牲閘極介電層
134:犧牲閘極電極層
135:孔腔
136:遮罩層
137:曲率半徑
138:閘極間隔物
139:曲率半徑
117b:底部
117t:頂部

Claims (1)

  1. 一種半導體裝置結構，包括： 複數個半導體層；以及 一閘極電極層，圍繞該複數個半導體層的每個半導體層，其中該閘極電極層包括： 一第一部件；以及 一第二部件，在該第一部分下方，該第二部分包括： 一第一部分，設置相鄰於該複數個半導體層的一第一半導體層，且該第一部分的一外表面具有一第一曲率半徑； 一第二部分，在該第一部分下方並相鄰該複數個半導體層的一第二半導體層；以及 一第三部分，在該第二部分下方並相鄰該複數個半導體層的一第三半導體層，且該第三部分的一外表面具有一第二曲率半徑，該第二曲率半徑大於該第一曲率半徑。
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US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
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KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
KR20200142765A (ko) * 2019-06-13 2020-12-23 삼성전자주식회사 반도체 소자
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