CN114787788A

CN114787788A - 用于下一代c-phy接口的开环、超快、半速率时钟和数据恢复

Info

Publication number: CN114787788A
Application number: CN202080086353.1A
Authority: CN
Inventors: 段营; A·迪克西特; 周世伟
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2019-12-11
Filing date: 2020-10-28
Publication date: 2022-07-22
Anticipated expiration: 2040-10-28
Also published as: US11038666B1; EP4073661A1; JP2022552022A; WO2021118700A1; KR20220083842A; US20210184829A1; JP7358646B2; BR112022010485A2; TWI762012B; CN114787788B; TW202133559A; KR102420905B1

Abstract

公开了用于通过多线、多相接口进行通信的方法、装置和系统。一种时钟恢复装置具有多个脉冲生成电路、逻辑电路和延迟触发器。每个脉冲生成电路响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变，生成转变脉冲。差异信号中的转变可以发生在顺序地传输的符号之间的边界处。第一逻辑电路可以通过组合一个或多个转变脉冲，在符号对之间的每个边界处提供组合信号中的单个脉冲。延迟触发器被配置为通过改变由时钟恢复装置输出的时钟信号的信令状态，对组合信号中的每个脉冲做出响应。符号可以根据C‑PHY协议通过三线总线顺序地传输。

Description

用于下一代C-PHY接口的开环、超快、半速率时钟和数据恢复

相关申请的交叉引用

本专利申请要求于2019年12月11日提交的题为“OPEN-LOOP,SUPER FAST,HALF-RATE CLOCK AND DATA RECOVERY FOR NEXT GENERATION C-PHY INTERFACES”的申请No.16/711,230的优先权，该申请转让给本协议的受让人并且在此通过引用明确并入本文。

技术领域

本公开总体上涉及高速数据通信接口，并且更具体地涉及耦合到多线、多相数据通信链路的接收器中的时钟生成。

背景技术

诸如蜂窝电话等移动设备的制造商可以从包括不同制造商在内的各种来源获取移动设备的组件。例如，蜂窝电话中的应用处理器可以从第一制造商获取，而成像设备或相机可以从第二制造商获取，显示器可以从第三制造商获取。应用处理器、成像设备、显示器控制器或其他类型的设备可以使用基于标准的或专有的物理接口被互连。在一个示例中，成像设备可以使用由移动工业处理器接口(MIPI)联盟定义的相机串行接口(CSI)被连接。在另一示例中，显示器可以包括符合由移动工业处理器接口(MIPI)联盟指定的显示器串行接口(DSI)标准的接口。

C-PHY接口是由MIPI联盟定义的多相三线接口，该多相三线接口使用三重导体(atrio of three conductors)在设备之间传输信息。该三重件(trio)中的每个导线在符号传输期间可以处于三个信令状态中的一个。时钟信息在传输符号序列中被编码，并且接收器从连续符号之间的转变生成时钟信号。时钟和数据恢复(CDR)电路恢复时钟信息的能力可能会受到与在通信链路的不同导线上传输的信号转变相关的最大时间变化的限制。C-PHY接收器中的CDR电路可以采用反馈回路来控制在接收时钟信号中生成脉冲的电路。反馈回路可以用于确保脉冲生成电路不会生成由瞬变(transient)触发的附加脉冲，该瞬变可能发生在三重件中的导体在提供采样边沿之前呈现稳定信令状态之前。最大符号传输速率可能会受到反馈回路的限制，并且不断需要优化的时钟生成电路，该时钟生成电路可以在越来越高的信令频率下可靠地工作。

发明内容

本文中公开的实施例提供了能够改进多线和/或多相通信链路上的通信的系统、方法和装置。通信链路可以被部署在诸如具有多个集成电路(IC)器件的移动终端的装置中。

在本公开的各个方面，一种时钟恢复装置具有多个脉冲生成电路、第一逻辑电路和延迟触发器。每个脉冲生成电路可以被配置为响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变，生成转变脉冲。一个或多个差异信号中的转变可以发生在通过三线总线顺序地传输的符号之间的边界处。第一逻辑电路可以被配置为通过组合从多个脉冲生成电路接收的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处的提供组合信号中的单个脉冲。延迟触发器可以被配置为改变由时钟恢复装置输出的时钟信号的信令状态，对组合信号中的每个脉冲做出响应。符号可以根据C-PHY协议通过三线总线顺序地传输。

在某些方面，每个脉冲生成电路包括被配置为通过使三个差异信号中的一个差异信号延迟提供延迟的差异信号的延迟电路、以及被配置为通过对三个差异信号中的一个差异信号和延迟的差异信号执行异或函数提供转变脉冲的第二逻辑电路。延迟电路可以被配置为提供超过三个差异信号中的两个差异信号之间的偏斜的持续时间的延迟。延迟电路可配置为提供适应制造工艺、电路电源电压和管芯温度(PVT)条件的变化的延迟。转变脉冲可以具有可配置持续时间。延迟触发器可以接收时钟信号的反相作为其输入。时钟信号中的上升沿可以用于从三线总线捕获第一符号，并且时钟信号的反相中的上升沿用于从三线总线捕获第二符号。时钟信号中的下降沿可以用于从三线总线捕获第一符号，并且时钟信号的反相中的下降沿用于从三线总线捕获第二符号。时钟信号中的上升沿可以用于从三线总线捕获第一符号，并且时钟信号中的下降沿用于从三线总线捕获第二符号。

在本公开的各个方面，一种时钟恢复方法包括响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变，生成转变脉冲，通过组合在顺序地传输的符号对之间的每个边界处生成的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲，并且用组合信号对延迟触发器进行时钟控制，使得时钟信号的信令状态响应于组合信号中的每个脉冲而被改变。一个或多个差异信号中的转变可以发生在通过三线总线顺序地传输的符号之间的边界处。

在本公开的各个方面，一种处理器可读存储介质具有一个或多个指令，该一个或多个指令在由接收器中的处理电路的至少一个处理器执行时使该至少一个处理器：响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变，生成转变脉冲，通过组合在顺序地传输的符号对之间的每个边界处生成的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲，并且用组合信号对延迟触发器进行时钟控制，使得时钟信号的信令状态响应于组合信号中的每个脉冲而被改变。一个或多个差异信号中的转变可以发生在通过三线总线顺序地传输的符号之间的边界处。

在本公开的各个方面，一种时钟恢复装置包括用于响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变生成转变脉冲的部件、用于通过组合从用于生成转变脉冲的部件接收的一个或多个转变脉冲在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲的部件、以及用于提供由时钟恢复装置输出的时钟信号的部件。用于提供时钟信号的部件可以包括延迟触发器，该延迟触发器被配置为通过改变时钟信号的信令状态对组合信号中的每个脉冲的做出响应。一个或多个差异信号中的转变可以发生在通过三线总线顺序地传输的符号之间的边界处。

附图说明

图1描绘了采用IC设备之间的数据链路的装置，该装置选择性地根据多个可用标准或协议中的一种进行操作，该标准或协议可以包括C-PHY协议。

图2示出了用于在IC设备之间采用数据链路的装置的系统架构，该装置选择性地根据多个可用标准中的一种进行操作。

图3示出了C-PHY 3相传输器。

图4示出了C-PHY 3相编码接口中的信令。

图5示出了C-PHY 3相接收器。

图6是示出C-PHY 3相编码接口中的潜在状态转变的状态图。

图7是信号上升时间对C-PHY解码器中的转变检测的影响的示例。

图8示出了C-PHY解码器中的转变检测。

图9示出了在C-PHY接口上传输的连续符号对之间发生的信号转变的一个示例。

图10示出了眼图中的转变区域和眼区域。

图11示出了针对C-PHY 3相接口生成的眼图的示例。

图12示出了用于C-PHY 3相接口的CDR电路的示例。

图13示出了与图12的CDR电路相关联的定时。

图14示出了与CDR电路相关联的定时，该CDR电路的循环时间比在C-PHY 3相信号上传输的信号之间的偏斜短。

图15示出了与CDR电路相关联的定时，该CDR电路的循环时间比C-PHY 3相信号的符号间隔长。

图16示出了根据本公开的某些方面而提供的CDR电路。

图17示出了与图16所示的CDR电路相关联的定时。

图18示出了可以根据本文中公开的某些方面来使用的上升沿延迟电路的示例。

图19示出了与图18所示的上升沿延迟电路相关联的定时。

图20是示出采用可以根据本文中公开的某些方面而适配的处理电路的装置的示例的框图。

图21是根据本文中公开的某些方面的第一校准方法的流程图。

图22是示出装置的硬件实施方式的第一示例的图，该装置采用的处理采用根据本文中公开的某些方面而适配的处理电路。

具体实施方式

下面结合附图阐述的详细描述旨在作为对各种配置的描述，而不旨在表示可以实践本文中描述的概念的唯一配置。详细描述包括特定细节，目的是提供对各种概念的透彻理解。然而，对于本领域技术人员来说清楚的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，众所周知的结构和组件以框图形式示出，以避免混淆这样的概念。

如本申请中使用的，术语“组件”、“模块”、“系统”等旨在包括计算机相关实体，诸如但不限于硬件、固件、硬件和软件的组合、软件或执行中的软件。例如，组件可以是但不限于在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。作为说明，在计算设备上运行的应用和计算设备都可以是组件。一个或多个组件可以驻留在进程和/或执行线程内，并且一个组件可以位于一个计算机上和/或分布在两个或多个计算机之间。此外，这些组件可以从其上存储有各种数据结构的各种计算机可读介质来执行。组件可以通过本地和/或远程进程进行通信，诸如根据具有一个或多个数据分组的信号，诸如来自一个组件的数据与本地系统、分布式系统中的另一组件交互、和/或通过网络(诸如互联网)以信号方式与其他系统通信。

此外，术语“或”旨在表示包括性的“或”而不是排他性的“或”。也就是说，除非另有说明或从上下文中清楚得知，否则短语“X采用A或B”旨在表示任何自然的包括性排列方式。即，以下情况中的任何一个满足“X采用A或B”这一短语：X采用A；X采用B；或X采用A和B两者。此外，除非另有说明或从上下文中清楚指向单数形式，否则本申请和所附权利要求中使用的冠词“一”和“一个”通常应当解释为表示“一个或多个”。

概述

本发明的某些方面可以适用于由MIPI联盟指定的C-PHY接口，该C-PHY接口可以被部署为连接作为诸如电话、移动计算设备、电器、汽车电子、航空电子系统的移动装置的子组件的电子设备。移动装置的示例包括移动计算设备、蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型电脑、笔记本电脑、上网本、智能本、个人数字助理(PDA)、卫星收音机、全球定位系统(GPS)设备、智能家居设备、智能照明设备、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏机、娱乐设备、车辆组件、航空电子系统、可穿戴计算设备(例如，智能手表、健康或健身追踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能仪表、无人机、多旋翼直升机或任何其他类似功能的设备。

C-PHY接口是高速串行接口，其可以在带宽受限的信道上提供高吞吐量。C-PHY接口可以被部署为将应用处理器连接到包括显示器和相机的外围设备。C-PHY接口将数据编码为符号，该符号通过三个导线的组进行传输，这三个导线可以称为三重件(trio)或三重导线(trio of three wires)。对于每个符号传输间隔，3相信号在该三重件的导线上以不同相位进行传输，其中每个导线上的3相信号的相位由以符号传输间隔进行传输的符号定义。每个三重件在通信链路上提供通道(lane)。符号传输间隔可以被定义为在其间单个符号控制该三重件的信令状态的时间间隔。在每个符号传输间隔中，该三重件中的一个导线未被驱动，而其余两个导线被差分驱动，使得两个被差分驱动的导线中的一个导线呈现第一电压电平，并且另一个被差分驱动的导线呈现不同于第一电压电平的第二电压电平。未驱动的导线可以浮置、被驱动和/或被端接，使得它呈现第三电压电平，该第三电压电平处于或接近于第一电压电平与第二电压电平之间的中电平电压。在一个示例中，被驱动电压电平可以是+V和-V，而未驱动电压是0V。在另一示例中，被驱动电压电平可以是+V和0V，而未驱动电压是+1/2V。不同符号在每个连续地传输的符号对中被传输，并且不同导线对可以在不同符号间隔中被差分地驱动。

本文中公开的某些方面提供了一种C-PHY接收器电路中的时钟恢复电路，该C-PHY接收器电路使用开环半速率时钟恢复电路以实现以下一代C-PHY时钟速率进行符号捕获和解码。在一个示例中，一种时钟恢复方法包括响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号的转变，生成转变脉冲，通过组合在顺序地传输的符号对之间的每个边界处生成的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲，并且用组合信号对延迟触发器进行时钟控制，使得时钟信号的信令状态响应于组合信号中的每个脉冲而被改变。一个或多个差异信号中的转变可以发生在通过三线总线顺序地传输的符号之间的边界处。

采用C-PHY接口的装置的示例

图1描绘了可以根据本文中公开的某些方面进行调节的装置100的示例。装置100可以采用C-PHY 3相协议来实施一个或多个通信链路。装置100可以包括具有多个电路或设备104、106和/或108的处理电路102，多个电路或设备104、106和/或108可以被实施在一个或多个ASIC或SoC中。在一个示例中，装置100可以是通信设备，并且处理电路102可以包括设置在ASIC 104中的处理器112、一个或多个外围设备106、以及使得该装置能够通过天线124与无线电接入网、核心接入网、互联网和/或另一网络通信的收发器108。

ASIC 104可以具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其他逻辑电路或功能。处理电路102可以由操作系统控制，该操作系统可以提供应用程序编程接口(API)层，该API层使得一个或多个处理器112能够执行驻留在板载存储器114或处理器可读存储装置122中的软件模块，处理器可读存储装置122设置在处理电路102上。软件模块可以包括被存储在板载存储器114或其他处理器可读存储装置122中的指令和数据。ASIC 104可以访问其板载存储器114、处理器可读存储装置122、和/或处理电路102外部的存储装置。板载存储器114、处理器可读存储装置122可以包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程只读存储器(EEPROM)、闪存卡、或可以用于处理系统和计算平台中的任何存储器设备。处理电路102可以包括、实施或有权访问本地数据库或其他参数存储装置，该本地数据库或其他参数存储装置可以维持用于配置和操作装置100和/或处理电路102的操作参数和其他信息。本地数据库可以使用寄存器、数据库模块、闪存存储器、磁性介质、EEPROM、软或硬盘等来实施。处理电路102还可以可操作地耦合到外部设备，诸如天线124、显示器126、诸如开关或按钮128、130和/或集成或外部小键盘132的操作员控件、以及其他组件。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连件与显示器126、外部小键盘132等一起操作。

处理电路102可以提供使得某些设备104、106和/或108能够通信的一个或多个总线118a、118b、120。在一个示例中，ASIC 104可以包括总线接口电路116，总线接口电路116包括电路、计数器、定时器、控制逻辑和其他可配置电路或模块的组合。在一个示例中，总线接口电路116可以被配置为根据通信规范或协议进行操作。处理电路102可以包括或控制配置和管理装置100的操作的电源管理功能。

图2示出了包括多个IC设备202和230的装置200的某些方面，多个IC设备202和230可以通过通信链路220交换数据和控制信息。通信链路220可以用于连接一对IC设备202和230，IC设备202和230彼此靠近地定位或者物理地定位在装置200的不同部分中。在一个示例中，通信链路220可以设置在承载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可以被定位于翻盖电话的键盘部分中，而第二IC设备230可以被定位于翻盖电话的显示器部分中。在另一示例中，通信链路220的一部分可以包括电缆或光学连接件。

通信链路220可以包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工和/或全双工模式下操作。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，以在一个方向上提供更高带宽。在本文中描述的一个示例中，第一信道222可以称为前向信道222，而第二信道224可以称为反向信道224。第一IC设备202可以被指定为主机系统或传输器，而第二IC设备230可以被指定为客户端系统或接收器，即使IC设备202和230两者都被配置为在信道222上传输和接收。在一个示例中，前向信道222可以在将数据从第一IC设备202传送给第二IC设备230时以更高数据速率操作，而反向信道224可以在将数据从第二IC设备230传送给第一IC设备202时以较低数据速率操作。

IC设备202和230可以均包括处理器206、236、控制器、或其他处理和/或计算电路或设备。在一个示例中，第一IC设备202可以执行装置200的核心功能，包括通过无线收发器204和天线214建立和维持无线通信，而第二IC设备230可以支持管理或操作显示器控制器232的用户接口，并且可以使用相机控制器234控制相机或视频输入设备的操作。由IC设备202和230中的一个或多个支持的其他特征可以包括键盘、语音识别组件和其他输入或输出设备。显示器控制器232可以包括支持诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等的显示器的电路和软件驱动器。存储介质208和238可以包括临时和/或非临时存储设备，该临时和/或非临时存储设备适于维持由相应处理器206和236和/或IC设备202和230的其他组件使用的指令和数据。每个处理器206、236及其对应存储介质208和238以及其他模块和电路之间的通信可以通过通信链路220的一个或多个内部总线212和242和/或信道222、224和/或226来促进。

反向信道224可以以与前向信道222相同的方式操作，并且前向信道222和反向信道224可以能够以可比较的速度或以不同的速度传输，其中速度可以被表示为数据传送速率、符号传输速率和/或时钟速率。取决于应用，前向和反向数据速率可以基本相同或可以相差若干数量级。在一些应用中，单个双向信道226可以支持第一IC设备202与第二IC设备230之间的通信。前向信道222和/或反向信道224可以可配置为例如在前向信道222和反向信道224共享相同的物理连接时并且以半双工方式操作时，以双向模式操作。在一个示例中，通信链路220可以被操作以根据工业或其他标准，在第一IC设备202与第二IC设备230之间传送控制、命令和其他信息。

图2的通信链路220可以根据针对C-PHY的MIPI联盟规范来实施，并且可以提供包括多个信号线(被表示为M个导线)的有线总线。M个导线可以被配置为在诸如移动显示数字接口(MDDI)等高速数字接口中携带N相编码数据。M个导线可以促进信道222、224和226中的一个或多个上的N相极性编码。物理层驱动器210和240可以被配置为或适于生成N相极性编码数据以在通信链路220上传输。N相极性编码的使用提供了高速数据传送，并且因为在N相极性编码数据链路中活动的驱动器较少，所以N相极性编码的使用可以消耗的功率是其他接口的一半或更少。

当被配置用于N相极性编码时，物理层驱动器210和240通常可以对通信链路220上的每个转变的多个位进行编码。在一个示例中，3相编码和极性编码的组合可以用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC，而无需帧缓冲器，以便以810Mbps的速度递送像素数据以进行显示器刷新。

图3是示出可以用于实施图2所示的通信链路220的某些方面的3线3相极性编码器的图300。选择3线3相编码的示例仅仅是为了简化对本发明某些方面的描述。所公开的用于3线3相编码器的原理和技术可以应用于其他配置的M线N相极性编码器。

在3线3相极性编码方案中为3个导线中的每个导线而定义的信令状态可以包括未驱动状态、正驱动状态和负驱动状态。正驱动状态和负驱动状态可以通过在以下方式来获取，通过信号线318a、318b和/或318c中的两个之间提供电压差分(voltage differential)和/或通过驱动电流通过串联连接的信号线318a、318b和/或318c中的两个使得电流在两个信号线318a、318b和/或318c中以不同方向流动。未驱动状态可以通过将信号线318a、318b或318c的驱动器的输出置于高阻抗模式来实施。替代地或另外地，未驱动状态可以通过以下方式来在信号线318a、318b或318c上获取，通过被动或主动地使“未驱动”信号线318a、318b或318c获取基本上位于驱动信号线318a、318b和/或318c上提供的正电压电平与负电压电平之间的电压电平。通常，没有显著的电流流过未驱动信号线318a、318b或318c。为3线3相极性编码方案而定义的信令状态可以使用三个电压或电流状态(+1、-1和0)来表示。

3线3相极性编码器可以采用线路驱动器308来控制信号线318a、318b和318c的信令状态。线路驱动器308可以被实施为单元级电流模式或电压模式驱动器。在一些实施方式中，每个线路驱动器308可以接收确定对应信号线318a、318b和318c的输出状态的信号316a、316b和316c的组。在一个示例中，信号316a、316b和316c的组中的每个组可以包括两个或更多个信号，包括上拉信号(PU信号)和下拉信号(PD信号)，该PU信号和PD信号在为高时激活上拉和下拉电路，该上拉和下拉电路分别朝向较高电平或较低电平电压驱动信号线318a、318b和318c。在该示例中，当PU信号和PD信号两者都为低时，信号线318a、318b和318c可以终止于中电平电压。

对于M线N相极性编码方案中的每个传输符号间隔，至少一个信号线318a、318b或318c处于中电平/未驱动(0)电压或电流状态，而正驱动(+1电压或电流状态)信号线318a、318b或318c的数目等于负驱动(-1电压或电流状态)信号线318a、318b或318c的数目，使得流向接收器的电流总和始终为零。对于每个符号，至少一个信号线318a、318b或318c的信令状态从在前一传输间隔中传输的导线状态改变。

在操作中，映射器302可以接收16位数据310并且将其映射到7个符号312。在3线示例中，7个符号中的每个符号为一个符号间隔定义信号线318a、318b和318c的状态。7个符号312可以使用并行到串行转换器(parallel-to-serial converter)304来被串行化，并行到串行转换器304为每个信号线318a、318b和318c提供定时的符号314的序列。符号314的序列通常使用传输时钟来被定时。3线3相编码器306接收由映射器一次一个符号地产生的7个符号314的序列，并且针对每个符号间隔计算每个信号线318a、318b和318c的状态。3线3相编码器306基于信号线318a、318b和318c的先前状态以及当前输入符号314，选择信号线318a、318b和318c的状态。

M线N相编码的使用允许若干位被编码在多个符号中，其中每符号的位不是整数。在3线通信链路的示例中，可以同时被驱动的2个导线有3种可用组合，并且被驱动的导线对上有2种可能的极性组合，从而产生6种可能的状态。由于每个转变都是从当前状态发生的，因此在每个转变，6个状态中的5个状态是可用的。在每个转变需要改变至少一个导线的状态。对于5个状态，每符号可以被编码

位。因此，映射器可以接受16位的字(16-bit word)并且将其转换为7个符号，因为携带每符号2.32位的7个符号可以编码16.24位。换言之，对五个状态进行编码的七个符号的组合具有5⁷(78,125)个排列。因此，7个符号可以用于对16位的2¹⁶(65,536)个排列进行编码。

图4包括使用基于循环状态图450的、3相调制数据编码方案进行编码的信号的时序图400的示例。信息可以以信令状态序列编码，其中例如，导线或连接器处于由圆形状态图450定义的三个相位状态S₁、S₂和S₃中的一个。每个状态可以与其他状态分开120°相移(phase shift)。在一个示例中，可以以导线或连接器上的相位状态的旋转方向对数据进行编码。信号中的相位状态可以在顺时针方向452和452'或逆时针方向454和454'上旋转。例如，在顺时针方向452和452'上，相位状态可以以包括从S₁到S₂、从S₂到S₃和从S₃到S₁的转变中的一个或多个转变的序列前进。在逆时针方向454和454'上，相位状态可以以包括从S₁到S₃、从S₃到S₂和从S₂到S₁的转变中的一个或多个转变的序列前进。三个信号线318a、318b和318c承载相同信号的不同版本，其中版本可以相对于彼此相移120°。每个信令状态可以被表示为导线或连接器上的不同电压电平和/或流过导线或连接器的电流方向。在3线系统中的信令状态序列中的每个信令状态序列期间，每个信号线318a、318b和318c处于与其他导线不同的信令状态。当在3相编码系统中使用多于3个信号线318a、318b和318c时，两个或更多个信号线318a、318b和/或318c可以在每个信令间隔处于相同信令状态，尽管每个状态在每个信令间隔中都存在于至少一个信号线318a、318b和/或318c上。

信息可以在每个相变(phase transition)410以旋转方向被编码，并且3相信号可以针对每个信令状态改变方向。旋转方向可以通过考虑在相变之前和之后哪些信号线318a、318b和/或318c处于“0”状态来确定，因为未驱动信号线318a、318b和/或318c在旋转的3相信号中的每个信令状态下都改变，而与旋转方向无关。

编码方案还可以以被主动驱动的两个信号线318a、318b和/或318c的极性408对信息进行编码。在3线实施方式中的任何时间，信号线318a、318b、318c中的恰好两个由相对方向的电流和/或用电压差分来驱动。在一种实施方式中，可以使用两位值412对数据进行编码，其中一位以相变410方向进行编码，并且第二位以当前状态的极性408进行编码。

时序图400示出了使用相位旋转方向和极性两者的数据编码。曲线402、404和406与三个信号线318a、318b和318c上承载的、分别针对多相状态的信号有关。最初，相变410处于顺时针方向上并且最高有效位被设置为二进制“1”，直到相变410的旋转在时间414切换到逆时针方向，如由最高有效位的二进制“0”表示的。最低有效位反映每个状态下的信号的极性408。

根据本文中公开的某些方面，一位数据可以以旋转进行编码，或以3线3相编码系统中的相位变化进行编码，并且附加位可以以两个被驱动导线的极性进行编码。通过允许从当前状态转变到任何可能的状态，可以以3线3相编码系统的每个转变对附加信息进行编码。给定3个旋转相位和针对每个相位的两个极性，在3线3相编码系统中有6个状态可用。因此，从任何当前状态都有5个状态可用，并且每符号(转变)可以被编码有

位，这允许映射器302接受16位字并且将其编码在7个符号中。

图5是示出3线3相解码器500的某些方面的图。差分接收器502a、502b、502c和导线状态解码器504被配置为提供三个传输线(例如，图3所示的信号线318a、318b和318c)相对于彼此的状态的数字表示522，并且检测三个传输线的状态与在先前符号时段中传输的状态相比的变化。七个连续状态由串行到并行转换器506组装以获取7个符号516的组以由解映射器508处理。解映射器508产生16位数据518，16位数据518可以被缓存在先入先出(FIFO)寄存器510中以提供输出数据520。

导线状态解码器504可以从在信号线318a、318b和318c上接收的相位编码信号中提取符号514的序列。符号514被编码为如本文中公开的相位旋转和极性的组合。导线状态解码器可以包括CDR电路524，CDR电路524提取时钟526，时钟526可以用于从信号线318a、318b和318c可靠地捕获导线状态。转变在每个符号边界处发生在信号线318a、318b和318c中的至少一个上，并且CDR电路524可以被配置为基于一个或多个转变的发生来生成时钟526。时钟的边沿可以延迟以允许所有信号线318a、318b和318c有时间稳定化并且由此确保捕获当前导线状态以用于解码目的。

图6是示出三个导线的可能的信令状态602、604、606、612、614、616，其中示出了从每个状态的可能转变。在3线3相通信链路的示例中，6个状态和30个状态转变是可用的。状态图600中的可能的信令状态602、604、606、612、614和616包括并且扩展了图4的循环状态图450中所示的状态。如状态要素628的示例所示，状态图600中的每个信令状态602、604、606、612、614和616定义了信号线318a、318b、318c的电压信令状态，信号线318a、318b、318c的电压信令状态分别被标记为A、B和C。例如，在信令状态602(+x)下，导线A＝+1，导线B＝-1，导线C＝0，得到差分接收器502a输出(A-B)＝+2、差分接收器502b输出(B-C)＝-1和差分接收器502c输出(C-A)＝-1。由接收器中的相位变化检测电路做出的转变决策基于由差分接收器502a、502b、502c产生的5个可能电平，包括-2、-1、0、+1和+2电压状态。

状态图600的转变可以由翻转、旋转、极性符号(例如，FRP符号626)表示，该符号具有在以下集合中的三位二进制值中的一个：{000，001，010，011，100}。FRP符号626的旋转位622指示与到下一状态的转变相关联的相位旋转方向。当到下一状态的转变涉及极性变化时，FRP符号626的极性位624被设置为二进制1。当FRP符号626的翻转位620设置为二进制1时，旋转和极性值可以被忽略和/或归零。翻转表示仅涉及极性变化的状态转变。因此，3相信号的相位在发生翻转时被认为是不旋转的，并且在发生翻转时极性位是冗余的。FRP符号626对应于每个转变的导线状态变化。状态图600可以分成包括正极性信令状态602、604、606的内圆608和包括负极性信令状态612、614、616的外圆618。

3相接口中的抖动

3相传输器包括向传输通道提供高电平、低电平和中电平电压的驱动器。这导致连续符号间隔之间的一些可变的转变。低到高和高到低的电压转变可以称为全摆幅转变，而低到中和高到中的电压转变可以称为半摆幅转变。不同类型的转变可以具有不同的上升或下降时间，并且可能导致接收器处的不同的过零。这些差异可能导致“编码抖动”，这可能会影响链路信号完整性性能。

图7是示出在C-PHY 3相传输器的输出处的转变可变性的某些方面的时序图700。信号转变时间的可变性可以归因于在3相信令中使用的不同电压电平和/或电流水平的存在。时序图700示出了从单个信号线318a、318b或318c接收的信号中的转变时间。第一符号Sym_n 702在第一符号间隔中传输，该第一符号间隔在第二符号Sym_n+1 724在第二符号间隔中传输时的时间722结束。第二符号间隔可以在第三符号Sym_n+2 706在第三符号间隔中传输时的时间726结束，第三符号间隔在第四符号Sym_n+3 708在第四符号间隔中传输时结束。在归因于信号线318a、318b或318c中的电压达到阈值电压718和/或720所花费的时间的延迟712之后，从由第一符号702确定的状态到与第二符号704相对应的状态的转变可以是可检测的。阈值电压可以用于确定信号线318a、318b或318c的状态。在归因于信号线318a、318b或318c中的电压达到阈值电压718和/或720中的一个所花费的时间的延迟714之后，从由第二符号704确定的状态到第三符号706的状态的转变可以是可检测的。在归因于信号线318a、318b或318c中的电压达到阈值电压718和/或720所花费的时间的延迟716之后，从由第三符号706确定的状态到第四符号708的状态的转变可以是可检测的。延迟712、714和716可以具有不同的持续时间，这可以部分归因于器件制造工艺和操作条件的变化，这可能对与3个状态相关联的不同电压电平或电流水平之间的转变和/或不同转变幅值产生不相等的影响。这些差异可能会导致C-PHY 3相接收器中的抖动和其他问题。

图8示出了可以设置在C-PHY接口800中的接收器中的CDR电路的某些方面。差分接收器802a、802b和802c被配置为通过比较三重件中的每个不同的信号线318a、318b和318c的对的信令状态，生成一组差异信号810a、810b、810c。在所示示例中，第一差分接收器802a提供表示A信号线318a和B信号线318b的信令状态的差异的AB差异信号810a，第二差分接收器802b提供表示B信号线318b和C信号线318c的信令状态的差异的BC差异信号810b，并且第三差分接收器802c提供表示C信号线318c和A信号线318a的信令状态的差异的CA差异信号810c。因此，转变检测电路804可以被配置为检测相位变化的发生，因为差分接收器802a、802b和802c中的至少一个的输出在每个符号间隔结束时改变。

一些连续传输的符号对之间的转变可以由单个差分接收器802a、802b或802c可检测，而其他转变可以由差分接收器802a、802b和802c中的两个或更多个检测。在一个示例中，两个导线的状态或相对状态在转变之后可以不变，并且对应差分接收器802a、802b或802c的输出也可以在相变之后不变。因此，时钟生成电路806可以包括转变检测电路804和/或其他逻辑以监测所有差分接收器802a、802b和802c的输出以确定相变是在何时发生的。时钟生成电路可以基于检测到的相变来生成接收时钟信号808。

三重件中的3个导线的信令状态的变化可以在不同时间被检测，这可以导致差异信号810a、810b、810c在不同时间呈现稳定状态。在每个信号线318a、318b和/或318c的信令状态已经转变到其被定义的状态持续符号传输间隔之后，差异信号810a、810b、810c的状态可以在已经达到稳定性之前切换。这种可变性的结果在图8的时序图820中示出。

信令状态改变检测的定时可以根据已经发生的信令状态改变的类型而变化。标记822、824和826表示在被提供给转变检测电路804的差异信号810a、810b、810c中发生的转变。仅为了说明的清楚起见，在时序图820中为标记822、824和826分配了不同的高度，并且标记822、824和826的相对高度并非旨在示出与用于时钟生成或数据解码的电压电平或电流水平、极性或加权值的特定关系。时序图820示出了与在三个信号线318a、318b和318c上以相位和极性传输的符号相关联的转变定时的影响。在时序图820中，一些符号之间的转变可能导致可变的捕获窗口830a、830b、830c、830d、830e、830f和/或830g(统称为符号捕获窗口830)，在这些窗口期间，符号可以被可靠地捕获。检测到的状态变化的数目和它们的相对定时(relative timing)会导致时钟信号808上的抖动。

C-PHY通信链路的吞吐量可能受到信号转变时间的持续时间和可变性的影响。例如，检测电路的可变性可能由制造工艺公差、电压和电流源的变化和稳定性以及操作温度、以及信号线318a、318b和318c的电气特性引起。检测电路的可变性可能会限制信道带宽。

图9包括表示某些连续符号之间从第一信令状态到第二信令状态的转变的某些示例的时序图900和920。时序图900和920中所示的信令状态转变是出于说明性目的而选择的，并且其他转变和转变组合可以发生在MIPI联盟C-PHY接口中。时序图900和920涉及3线3相通信链路的示例，其中由于三重导线上的信号水平之间的上升和下降时间的差异，多个接收器输出转变可能发生在每个符号间隔边界处。还参考图8，第一时序图900示出了三重信号线318a、318b和318c(A、B和C)在转变之前和之后的信令状态，并且第二时序图920示出了差分接收器802a、802b和802c的输出，差分接收器802a、802b和802c的输出提供表示信号线318a、318b与318c之间的差异的差异信号810a、810b、810c。在很多情况下，一组差分接收器802a、802b和802c可以被配置为通过比较两个信号线318a、318b和318c的不同组合来捕获转变。在一个示例中，这些差分接收器802a、802b和802c可以被配置为通过确定其相应输入电压的差异(例如，通过减法)来产生输出。

在时序图900和920中所示的每个示例中，表示-z状态616(参见图8)的初始a符号转变为不同符号。如时序图902、904和906中所示，信号A最初处于+1状态，信号B处于0状态并且信号C处于-1状态。因此，差分接收器802a、802b最初测量+1差异924并且差分接收器802c测量-2差异926，如差分接收器输出的时序图922、932、938中所示。

在与时序图902、922相对应的第一示例中，发生从表示-z状态616的符号到表示-x信令状态612的符号的转变(参见图6)，其中信号A转变到-1状态，信号B转变到+1状态并且信号C转变到0状态，差分接收器802a从+1差异924转变到-2差异930，差分接收器802b保持在+1差异924、928并且差分接收器802c从-2差异926转变到+1差异928。

在与时序图904、932相对应的第二示例中，发生从表示-z信令状态616的符号到表示+z信令状态606的符号的转变，其中信号A转变到-1状态，信号B保持在0状态并且信号C转变到+1状态，其中两个差分接收器802a和802b从+1差异924转变到-1差异936，并且差分接收器802c从-2差异926转变到+2差异934。

在与时序图906、938相对应的第三示例中，发生从表示-z信令状态616的符号到表示+x信令状态602的符号的转变，其中信号A保持在+1状态，信号B转变到-1状态并且信号C转变到0状态，差分接收器802a从+1差异924转变到+2差异940，差分接收器802b从+1差异924转变到-1差异942，并且差分接收器802c从-2差异926转变到-1差异942。

这些示例说明跨越0、1、2、3、4和5个水平(level)的差异值的转变。用于典型差分或单端串行传输器的预加重技术是为两个水平转变而开发的，并且如果用于MIPI联盟C-PHY 3相信号，可能会引入某些不利影响。特别地，在转变期间过驱动(overdrive)信号的预加重电路可能会在跨越1或2个电平的转变期间导致过冲，并且可能导致在边沿敏感电路中发生错误触发。

图10示出了作为多个符号间隔(包括单个符号间隔1002)的叠加而生成的二进制眼图(binary eye pattern)1000。信号转变区域1004表示在可变信号上升时间阻止可靠解码的两个符号之间的边界处的不确定性时间段。状态信息可以在“眼图开口”内由眼图模板(eye mask)1006定义的区域中可靠地确定，“眼图开口”表示符号稳定并且可以被可靠地接收和解码的时间段。眼图模板1006掩蔽不发生过零的区域，并且眼图模板由解码器使用以防止由于在第一信号过零之后的符号间隔边界处的后续过零的影响而产生的多重时钟。

信号的周期性采样和显示的概念在使用时钟数据恢复电路的系统的设计、适配和配置期间是有用的，该时钟数据恢复电路使用出现在所接收数据中的频繁转变以重建所接收的数据定时信号。基于串行器/解串器(SERDES)技术的通信系统是系统的一个示例，其中二进制眼图1000可以用作基于二进制眼图1000的眼图开口判断可靠地恢复数据的能力的基础。

诸如3线3相编码器的M线N相编码系统可以对在每个符号边界处具有至少一个转变的信号进行编码，并且接收器可以使用那些保证的转变以恢复时钟。接收器可能需要在符号边界处的第一信号转变之前立即获取可靠数据，并且还必须能够可靠地掩蔽与同一符号边界相关的多个转变的任何出现。由于M线(例如，三重导线)上承载的信号之间的上升和下降时间略有不同，并且由于接收到的信号对组合(例如，图6的差分接收器802a、802b和802c的A-B、B-C和C-A输出)之间的信号传播时间略有不同，可能发生多个接收器转变。

图11示出了针对C-PHY 3相信号而生成的多级眼图1100的示例。多级眼图1100可以从多个符号间隔1102的叠加中生成。多级眼图1100可以使用固定和/或符号无关的触发器1110来产生。多级眼图1100包括增加数目的电压电平1120、1122、1124、1126、1128，这些电压电平可以归因于由差分接收器802a、802b、802c和N相接收器电路(参见图8)测量的多个电压电平。在该示例中，多级眼图1100可以对应于提供给差分接收器802a、802b和802c的3线3相编码信号中的可能转变。这三个电压电平可以引起差分接收器802a、802b和802c针对正极性和负极性两者生成强电压电平1126、1128和弱电压电平1122、1124。通常，在任何符号中只有一个信号线318a、318b和318c未被驱动，并且差分接收器802a、802b和802c不产生0状态(此处为0伏)输出。与强电平和弱电平相关联的电压不需要相对于0伏电平均匀间隔。例如，弱电压电平1122、1124表示可以包括未驱动的信号线318a、318b和318c达到的电压电平的电压比较。多级眼图1100可以使由差分接收器802a、802b和802c产生的波形重叠，因为当在接收设备处捕获数据时同时考虑所有三对信号。由差分接收器802a、802b和802c产生的波形代表表示三对信号(A-B、B-C和C-A)的比较的差异信号810a、810b、810c。

在C-PHY 3相解码器中使用的驱动器、接收器和其他器件可能表现出不同的开关特性，这可能会在从三个导线接收的信号之间引入相对延迟。由于三重信号线318a、318b、318c的三个信号之间的上升和下降时间略有不同，并且由于从信号线318a、318b、318c接收的信号对的组合之间的信号传播时间略有不同，可能发生多个接收器转变。多级眼图1100可以捕获上升和下降时间的变化作为靠近每个符号间隔边界1108和1114的转变的相对延迟。上升和下降时间的变化可能是由于3相驱动器的不同特性。对于任何给定符号，上升时间和下降时间的差异也可以有效地缩短或延长符号间隔1102的持续时间。

信号转变区域1104表示其中可变的信号上升时间阻止可靠解码的不确定性的时间或时段。状态信息可以在表示符号稳定并且可以可靠地接收和解码的时间段的“眼图开口”1106中被可靠地确定。在一个示例中，可以确定眼图开口1106开始于信号转变区域1104的结束1112，并且结束于符号间隔1102的符号间隔边界1114。在图11所示的示例中，可以确定眼图开口1106开始于信号转变区域1104的结束1112，并且结束于信号线318a、318b、318c的信令状态和/或三个差分接收器802a、802b和802c的输出已经开始改变以反映下一符号的时间1116。

与对应于所接收信号的眼图开口1106相比，被配置用于N相编码的通信链路220的最大速度可能受到信号转变区域1104的持续时间的限制。例如，符号间隔1102的最小时段可能受到与图5所示的解码器500中的CDR电路524相关联的紧缩设计余量的约束。不同信令状态转变可以与对应于两个或更多个信号线318a、318b和/或318c的信号转变时间的不同变化相关联，从而导致接收设备中的差分接收器802a、802b和802c的输出相对于符号间隔边界1108以不同时间和/或速率改变，其中差分接收器802a、802b和802c的输入在符号间隔边界1108开始改变。信号转变时间之间的差异可能导致两个或更多个差异信号810a、810b、810c中的信令转变之间的定时偏斜。CDR电路可以包括延迟电路和其他电路以适应差异信号810a、810b、810c之间的定时偏斜。

图12提供了用于3线3相接口的CDR电路1200的示例。图示的CDR电路1200包括很多不同类型的时钟恢复电路共有的某些特征和功能元件。例如，CDR电路1200接收差异信号1202、1204、1206，差异信号1202、1204、1206可以从由图8的差分接收器802a、802b和802c产生的差异信号810a、810b、810c中导出。在CDR电路1200中，每个差异信号1202、1204、1206对一对D触发器1210a、1210b、1210c进行时钟控制以产生输出信号1230a-1230f。当在对应差异信号1202、1204、1206上检测到转变时，输出信号1230a-1230f携带脉冲。被提供给D触发器上的时钟输入的上升沿通过D触发器对逻辑1进行时钟控制。反相器1208a、1208b、1208c可以用于向每对对应D触发器1210a、1210b、1210c中的D触发器中的一个提供差异信号1202、1204、1206的反相版本。因此，每对D触发器1210a、1210b、1210c响应于在对应差异信号1202、1204、1206中检测到的上升沿和下降沿而产生脉冲。

例如，AB差异信号1202被提供给第一对D触发器1210a的第一D触发器1232，并且反相器1208a将AB差异信号1202的反相版本提供给第一对D触发器1210a的第二D触发器1234。D触发器最初处于复位状态。AB差异信号1202上的上升沿通过第一D触发器1232对逻辑1进行时钟控制，引起第一触发器(r_AB)1230a的输出转变到逻辑1状态。AB差异信号1202上的下降沿通过第二D触发器1234对逻辑1进行时钟控制，引起第二触发器(f_AB)1230b的输出转变为逻辑1状态。

输出信号1230a-1230f被提供给逻辑，诸如或门1212，或门1212可以用作接收器时钟(RxCLK)信号1222的输出信号。当差异信号1202、1204、1206中的任何一个的信令状态发生转变时，RxCLK信号1222转变到逻辑1状态。RxCLK信号1222被提供给可编程延迟电路1214，可编程延迟电路1214驱动复位信号(rb信号1228)，该复位信号对成对的D触发器1210a、1210b、1210c中的D触发器进行复位。在所示示例中，当D触发器通过低信号被复位时，可以包括反相器1216。当D触发器被复位时，或门1212的输出返回逻辑0状态并且RxCLK信号1222上的脉冲终止。当该逻辑0状态传播通过可编程延迟电路1214和反相器1216时，D触发器上的复位条件被释放。当D触发器处于复位条件时，差异信号1202、1204、1206的转变被忽略。

可编程延迟电路1214通常被配置为产生延迟，该延迟的持续时间超过在差异信号1202、1204、1206上的第一转变与最后转变的发生之间的定时偏斜的差异。可编程延迟电路1214配置RxCLK信号1222上的脉冲持续时间(即，脉冲宽度)。当设置信号1226由处理器或其他控制和/或配置逻辑被生效(asserted)时，可编程延迟电路1214可以被配置。

RxCLK信号1222也可以被提供给三个触发器1220的组，该三个触发器1220捕获差异信号1202、1204、1206的信令状态，以针对出现在RxCLK信号1222上的每个脉冲提供稳定的输出符号1224。延迟或对准逻辑1218可以调节该组差异信号1202、1204、1206的定时。例如，延迟或对准逻辑1218可以用于调节差异信号1202、1204、1206相对于RxCLK信号1222上的脉冲的定时，以确保当差异信号1202、1204、1206稳定时触发器1220捕获差异信号1202、1204、1206的信令状态。延迟或对准逻辑1218可以基于为可编程延迟电路1214而配置的延迟，使差异信号1202、1204、1206中的边沿延迟。

可编程延迟电路1214可以被配置在CDR电路1200中以适应差异信号1202、1204、1206中的转变时间的可能的较大变化。在一个示例中，可编程延迟电路1214通常被配置为提供最小延迟时段，该最小延迟时段超过差异信号1202、1204、1206上的第一转变与最后转变的发生之间的定时偏斜的持续时间。由可编程延迟电路1214提供的延迟时间被计算以解释CDR电路1200的延迟回路中的逻辑门的数目，并且该延迟时间被限制为最小延迟时间，该最小延迟时间解释了可能影响逻辑门和/或可编程延迟电路1214的预期或观察到的PVT变化。为了CDR电路1200的可靠操作，由可编程延迟电路1214提供的最大延迟时间可以不大于符号间隔。在更快的数据速率下，由CDR电路1200的延迟回路提供的定时偏斜和延迟时间随着符号间隔1102的比例而增加。眼图开口1106与符号间隔1102相比可以变得更小，并且眼图开口1106可以在更高频率下关闭。当由可编程延迟电路1214提供的延迟时间将由眼图开口1106所占据的符号间隔1102的百分比减小到低于可以支持符号的可靠捕获的阈值大小时，最大符号传输速率可能受到限制。

图13是示出CDR电路1200的操作的某些方面的时序图1300。该图涉及在可编程延迟电路1214已经被配置并且设置信号1226非活动之后的操作。CDR电路1200用作边缘检测器。C-PHY 3相编码提供每单位间隔(UI)1302的单个信令状态转变。三重件的每个导线的状态差异和/或三重件的传输特性的差异可能导致转变在不同时间出现在两个或更多个导线上。差异信号1202、1204、1206中的转变的出现时间的最大差异可以称为偏斜时间(t_skew)1304。与CDR电路1200相关联的其他延迟包括通过成对的D触发器1210a、1210b、1210c的传播延迟(t_ck2q)1314、与通过或门1212传递的上升沿相关联的传播延迟(t_{OR_0})1306、与通过或门1212传递的下降沿相关联的传播延迟(t_{OR_1})1308、组合了由可编程延迟电路1214和驱动器和/或反相器1216引入的延迟的可编程延迟(t_pgm)1310、以及与由成对的D触发器1210a、1210b、1210c对rb信号1228的接收的时间与触发器输出被清除的时间之间的延迟相对应的复位延迟(t_rst)1312。

回路延迟(t_loop 1320)可以定义为：

t_loop＝t_ck2q+t_{OR_1}+t_pgm+t_rst+t_{OR_0}+t_pgm。

t_loop 1320与UI 1302之间的关系可以确定CDR电路1200的操作的可靠性。这种关系受到用于传输的时钟频率(这对UI 1302有直接影响)和可编程延迟电路1214的操作的可变性的影响。

在一些设备中，可编程延迟电路1214的操作可能受到操作条件变化的影响，包括制造工艺、电路电源电压和管芯温度(PVT)条件的变化。由可编程延迟电路1214为配置值(configured value)而提供的延迟时间可以在设备与设备之间和/或在设备内的电路与电路之间显著变化。在常规系统中，CDR电路1200的标称操作条件通常通过设计而被设置为在所有PVT条件下在眼图开口1106的中间某处生成时钟边沿，以确保即使在最坏情况下的PVT效应下，时钟边沿也出现在信号转变区域1104的结束1112之后并且在到下一符号的转变区域开始之前。当传输频率增加并且差异信号1202、1204、1206的定时偏斜与UI 1302相比较大时，设计保证眼图开口1106内的时钟边沿的CDR电路1200可能会出现困难。例如，典型的延迟电路可能会产生在所有PVT条件下改变2倍的延迟值。

图14是示出提供不足的延迟的可编程延迟电路1214的效果的时序图1400。在该示例中，t_loop 1406对于观察到的t_skew 1404来说太短，并且在一个UI 1402中生成有多个时钟脉冲1408、1410。也就是说，回路延迟t_loop 1406相对于t_skew 1404来说不够大，并且差异信号1202、1204、1206上的后来发生的转变没有被掩蔽。在所描绘的示例中，可以在响应于另一差异信号1202中第一次发生的转变1412而生成脉冲1408之后检测到差异信号1206中的一个中的第二转变1414。在该示例中，恢复的时钟频率可以是用于在3相接口上传输符号的时钟频率的两倍。

图15是示出提供过长的延迟的可编程延迟电路1214的效果的时序图1500。在该示例中，观察到持续时间t_skew 1504的偏斜，并且t_loop 1506大于UI 1502。CDR电路1200可以响应于第一UI 1502中的第一次发生的转变1514而生成时钟脉冲1508，但是当转变1516、1518发生在第二UI 1512中时，rb信号1228可以是活动的。在所描绘的示例中，第二UI 1512中的转变1516、1518被掩蔽，并且与第二UI 1512相对应的预期脉冲1510被抑制。在该示例中，恢复的时钟频率可以是用于在3相接口上传输符号的时钟频率的一半。

如图14和图15的示例所示，CDR电路1200可能受到以下约束：

t_skew<t_loop<UI。

经验证据表明，t_loop 1320、1406、1506对PVT非常敏感。CDR电路1200的t_loop 1320可以重述为：

t_loop＝t_ck2q+t_{OR_1}+t_rst+t_{OR_0}+(t_pgm+t_pgm)。

由于对PVT变化敏感的大量延迟，循环时间在较高符号速率下易受可靠性影响，双t_pgm延迟和与6输入或门1212相关联的大延迟可能限制可由CDR电路1200恢复的时钟信号的最大频率。增加由可编程延迟电路1214提供的延迟以适应PVT的潜在变化范围，从而进一步限制CDR电路1200可恢复的时钟信号的最大频率。

C-PHY的最新实施方式和提议的规范(包括C-PHY 1.2规范和C-PHY 2.0规范)定义了可能超过常规CDR电路在接收器处恢复时钟信号的能力的符号传输时钟信号的频率。符号传输时钟信号用于控制符号传输的速率并且确定UI 1302的持续时间。当符号传输时钟信号的频率增加时，UI 1302的持续时间减少。由CDR电路1200中的回路延迟引入的约束限制了CDR电路1200可以支持的UI 1302的最小持续时间，这限制了CDR电路1200可以支持的符号传输时钟信号的最大频率。即使使用先进的设备技术，在某些PVT条件下，CDR电路1200中的回路延迟也可能超过300皮秒，这可能会将常规C-PHY应用限于每秒2.5千兆符号的最大符号传输速率。在一些实施方式中，由CDR电路1200中的回路延迟引入的对UI 1302的持续时间的约束可以使常规CDR电路1200在要符合下一代C-PHY规范的C-PHY接口中的使用无效。

增加符号传输时钟的频率的能力可能受到C-PHY传输器和接收器中的电路能力的限制。在很多实施方式中，为逻辑门而定义的切换时间可能会限制符号传输时钟的最大频率，和/或可能会限制用于以较高时钟频率传输或接收符号的电路中的门级数。在一个示例中，通过接收器电路的逻辑电路的传播时间可以约束接收器可以支持的最小UI、和/或其间可以对符号进行可靠采样的时间窗口。在另一示例中，高速符号传输时钟信号的生成和分发可能难以实现和/或可能使集成电路设计复杂化。

根据本公开的某些方面，可以使用半速率符号传输时钟来实现增加的和/或最大化的符号传输速率。常规C-PHY数据路径使用全速率符号传输时钟操作，从而分别在传输器符号时钟信号或接收器符号时钟信号的单一类型边沿上传输数据和对数据进行采样。基于实施方式中采用的电路设计，用于符号时钟信号中的定时的边沿类型可以是上升沿或下降沿。数据吞吐量由C-PHY接口的符号速率决定，其中符号速率可以被表示为每秒通过C-PHY总线传输的符号数。根据常规C-PHY规范：

符号速率＝符号时钟频率。

数据吞吐量可以被测量为每秒通过C-PHY总线传输的位数。在一个示例中，可以大约2.32位可以被编码在连续传输的符号之间的转变中，使得：

数据吞吐量＝2.32*(符号时钟频率)。

根据本公开的某些方面而实施的C-PHY接口可以通过使用半速率符号时钟信号来控制C-PHY数据路径中的定时，从而增加C-PHY接口的数据吞吐量。在一个示例中，传输器可以在符号传输时钟信号的上升沿和下降沿上传输符号。在另一示例中，接收器可以生成是符号传输时钟信号的频率的一半的半速率符号时钟信号，并且可以使用所生成的时钟信号的上升沿和下降沿以捕获通过C-PHY接口传输的符号。根据本公开的某些方面的半速率符号时钟信号的使用提供：

符号速率＝2*(符号时钟频率)。

数据吞吐量被测量为每秒通过C-PHY总线传输的位数。当2.32位被编码在连续传输的符号之间的转变中时：

数据吞吐量＝4.64*(符号时钟频率)。

在一个示例中，可以使用根据本公开的某些方面而实施的C-PHY接口中的5GHz半速率符号时钟信号，以获取在常规C-PHY接口中使用10GHz全速率符号时钟信号而获取的数据吞吐量。

图16示出了被配置为从通过C-PHY接口传输的信令来提供半速率符号时钟信号1650的时钟恢复电路1640。多个延迟电路1616、1618、1620、1644用于掩蔽差异信号1602、1604、1606的转变时间的变化。延迟电路1616、1618、1620设置在脉冲合并电路1600中，脉冲合并电路1600生成和合并表示在差异信号1602、1604、1606中检测到的转变的转变脉冲。图17是示出与脉冲合并电路1600和时钟恢复电路1640相关联的定时的时序图1700。

脉冲合并电路1600接收差异信号1602、1604、1606，差异信号1602、1604、1606表示三重导线A、B和C中的导线对的信令状态的差异。差异信号1602、1604、1606可以从差分接收器或比较器被接收，诸如产生图8所示的差异信号810a、810b、810c的差分接收器802a、802b和802c。响应于差异信号1602、1604、1606中发生的转变，脉冲合并电路1600使用三个异或门1608、1610、1612以及对应的延迟电路1616、1618和1620来生成转变脉冲1704、1706、1708。在所示时序图1700的示例中，AB差异信号1602、BC差异信号1604和CA差异信号1606中的转变发生在所示符号边界1710a、1710b、1710c、1710d中的每个处。差异信号1602、1604、1606中的转变可以发生在不同时间，使得可以在第一次发生的转变与最后一次发生的转变之间观察到偏斜1702。在所示示例中，在第一所示符号边界1710a处观察到的第一次发生的转变是AB差异信号1602的转变，并且在第一所示符号边界1710a处的最后一次发生的转变是关于CA差异信号1606观察到的。转变之间的关系在每个符号边界1710a、1710b、1710c、1710d处可以不同。在操作中，在一个或多个符号边界1710a、1710b、1710c、1710d处，差异信号1602、1604、1606中的一个可能不会发生转变。

第一异或门1608接收AB差异信号1602和由AB延迟电路1616提供的AB差异信号1602的延迟版本，并且提供AB_p信号1622，AB_p信号1622包括持续时间由AB延迟电路1616引入的延迟的持续时间进行控制的脉冲1704。第二异或门1610接收BC差异信号1604和由BC延迟电路1618提供的BC差异信号1604的延迟版本，并且提供BC_p信号1624，BC_p信号1624包括持续时间由BC延迟电路1618引入的延迟的持续时间进行控制的脉冲1706。第三异或门1612接收CA差异信号1606和由CA延迟电路1620提供的CA差异信号1606的延迟版本，并且提供CA_p信号1626，CA_p信号1626包括持续时间由CA延迟电路1620引入的延迟的持续时间进行控制的脉冲1708。AB_p信号1622、BC_p信号1624和CA_p信号1626被提供给或门1614，或门1614提供eg_pulse信号1630，eg_pulse信号1630包括与AB_p信号1622、BC_p信号1624和CA_p信号1626中的脉冲1704、1706、1708相对应的组合脉冲1714。在一些情况下，脉冲1704、1706、1708中的两个或更多个可以在时间上重叠并且可以被合并在组合脉冲1714中。

eg_pulse信号1630对时钟恢复电路1640中的延迟触发器(DFF1642)进行时钟控制。eg_pulse信号1630中的每个上升沿对从DFF1642的D输入直到输出(Q)的反相的延迟的半速率符号时钟信号1648进行时钟控制。DFF 1642的输出提供半速率符号时钟信号1650(rclk)。延迟电路1616、1618和1620可以被配置为提供脉冲1704、1706、1708，脉冲1704、1706、1708所具有的持续时间足以在预期或观察到的PVT条件下对DFF 1642进行时钟控制。例如，脉冲1704、1706、1708的持续时间可以基于时钟脉冲的最小持续时间来配置。

时钟恢复电路1640被配置为提供在每个符号边界1710a、1710b、1710c、1710d处改变状态的半速率符号时钟信号1650。例如，反相的延迟的半速率符号时钟信号1648在第一符号边界1710a处处于逻辑1状态，而半速率符号时钟信号1650处于逻辑0。与第一差异脉冲1704相对应的组合脉冲1714中的第一上升沿对到DFF 1642的Q输出的逻辑1电平进行时钟控制，从而引起半速率符号时钟信号1650转变到逻辑1状态。延迟电路1644和反相器1646的组合使半速率符号时钟信号1650中的转变延迟，并且引起反相的延迟的半速率符号时钟信号1648在上升延迟1720之后转变到逻辑0状态。上升延迟1720的持续时间被配置为掩蔽eg_pulse信号1630中的附加边沿，使得与第一符号边界1710a相对应的差异脉冲1706、1708对半速率符号时钟信号1650的状态没有影响。

与第二符号边界1710b相对应的组合脉冲中的第一上升沿对直到DFF 1642的Q输出的反相的、延迟的半速率符号时钟信号1648的逻辑0电平进行时钟控制，从而导致半速率符号时钟信号1650转变到逻辑0状态。下降延迟1722的持续时间被配置为掩蔽eg_pulse信号1630中的附加边沿，使得与第二符号边界1710b相对应的差异脉冲对半速率符号时钟信号1650的状态没有影响。延迟电路1644被配置为提供上升延迟1720和下降延迟1722的匹配持续时间。延迟电路1644的配置受到使上升延迟1720和下降延迟1722匹配的持续时间的需要以及掩蔽符号边界1710a、1710b、1710c、1710d处的附加脉冲的需要的约束。

时钟恢复电路1640的最大操作频率和对应的最小UI可以由与时钟恢复电路1640和脉冲合并电路1600相关联的定时约束来确定。定时约束可以被表述为：

clk_q+rise_dly>偏斜，

clk_q+fall_dly>偏斜，

clk_q+rise_dly+DFF_setup<1UI，

clk_q+fall_dly+DFF_setup<1UI，

rise_dly＝fall_dly。

在很多实施方式中，匹配的rise_dly和fall_dly持续时间约束需要重复的延迟单元，并且两个延迟单元的固有延迟可能非常大。在一些情况下，延迟电路1644中的延迟单元与导致总延迟很大并且不适合较新C-PHY实施方式的延迟持续时间相关联。

图18示出了被配置为从通过C-PHY接口传输的信令来提供高频半速率符号时钟信号1850的CDR电路1840。延迟电路1816、1818、1820设置在脉冲合并电路1800中，脉冲合并电路1800生成和合并表示在差异信号1802、1804、1806中检测到的转变的转变脉冲。图19是示出与脉冲合并电路1800和CDR电路1840相关联的定时的时序图1900。

脉冲合并电路1800接收差异信号1802、1804、1806，差异信号1802、1804、1806表示三重导线A、B和C中的导线对的信令状态的差异。差异信号1802、1804、1806可以从差分接收器或比较器被接收，诸如产生图8所示的差异信号810a、810b、810c的差分接收器802a、802b和802c。响应于差异信号1802、1804、1806中发生的转变，脉冲合并电路1800使用三个异或门1808、1810、1812以及对应的延迟电路1816、1818和1820来生成转变脉冲1904、1906、1908。在所示时序图1900的示例中，AB差异信号1802、BC差异信号1804和CA差异信号1806中的转变发生在所示符号边界1910a、1910b、1910c、1910d中的每个处。

差异信号1802、1804、1806中的转变可以发生在不同时间，使得可以在第一次发生的转变与最后一次发生的转变之间观察到定时偏斜1902。在所示示例中，在第一所示符号边界1910a处观察到的第一次发生的转变是AB差异信号1802的转变，并且在第一所示符号边界1910a处的最后一次发生的转变关于CA差异信号1806观察到的。转变之间的关系在每个符号边界1910a、1910b、1910c、1910d处可以不同。在操作中，在一个或多个符号边界1910a、1910b、1910c、1910d处，差异信号1802、1804、1806中的一个可能不会发生转变。

第一异或门1808接收AB差异信号1802和由AB延迟电路1816提供的AB差异信号1802的延迟版本，并且提供AB_p信号1822，AB_p信号1822包括持续时间由AB延迟电路1816引入的延迟的持续时间进行控制的脉冲1904。第二异或门1810接收BC差异信号1804和由BC延迟电路1818提供的BC差异信号1804的延迟版本，并且提供BC_p信号1824，BC_p信号1824包括持续时间由BC延迟电路1818引入的延迟的持续时间进行控制的脉冲1906。第三异或门1812接收CA差异信号1806和由CA延迟电路1820提供的CA差异信号1806的延迟版本，并且提供CA_p信号1826，CA_p信号1826包括持续时间由CA延迟电路1820引入的延迟的持续时间进行控制的脉冲1908。AB_p信号1822、BC_p信号1824和CA_p信号1826被提供给或门1814，或门1814提供eg_pulse信号1830。

延迟电路1816、1818、1820中的每个可以被配置和/或被校准以提供延迟，该延迟超过相对于对应差异信号1802、1804、1806而测量的定时偏斜1902的持续时间。例如，由AB延迟电路1816提供的延迟的持续时间可以被配置或被调节为超过AB差异信号1802中的转变与BC差异信号1804和/或CA差异信号1806中的转变之间的定时偏斜1902的持续时间。所得到的脉冲1904、1906和/或1908重叠，使得或门1814在eg_pulse信号1830中为每个符号边界1910a、1910b、1910c、1910d提供组合脉冲1914。延迟电路1816、1818、1820可以被重新配置和/或被重新校准以适应与PVT条件的变化相关联的定时和其他变化。

eg_pulse信号1830对CDR电路1840中的延迟触发器(DFF 1842)进行时钟控制。eg_pulse信号1830中的每个上升沿对从DFF 1842的D输入直到输出(Q)的半速率符号时钟信号1850(rclk)的反相版本(rclk_inv信号1846)进行时钟控制。DFF 1842的输出提供半速率符号时钟信号1850。延迟电路1816、1818和1820可以被配置为提供脉冲1904、1906、1908，脉冲1904、1906、1908所具有的最小持续时间足以超过预期或测量的PVT条件的偏斜1702的持续时间。

CDR电路1840被配置为提供在每个符号边界1910a、1910b、1910c、1910d处改变状态的半速率符号时钟信号1850。例如，rclk_inv信号1846在第一符号边界1910a处处于逻辑1状态，而半速率符号时钟信号1850处于逻辑0状态。eg_pulse信号1830中的组合脉冲1914的上升沿对到DFF 1842的Q输出的逻辑1电平进行时钟控制，从而导致半速率符号时钟信号1850转变到逻辑1状态。反相器1844以最小延迟从半速率符号时钟信号1850生成rclk_inv信号1846。

用于适应差异信号1802、1804、1806之间的偏斜的延迟模板(delay mask)被提供在脉冲合并电路1800中，并且在CDR电路1840外部。因此，CDR电路1840实际上是开环电路，该开环电路可以响应于提供给其时钟信号的信号中的边沿，而非常快速地切换。CDR电路1840的最大操作频率和对应的最小UI可以由定时约束来确定：

dly>偏斜，并且

dly+偏斜<1UI

其中dly表示由延迟电路1816、1818和1820提供的最大延迟的持续时间。

CDR电路1840可以包括或耦合到一个或多个电路，该一个或多个电路用于对在根据C-PHY协议通过三线总线传输的信号中编码的数据进行解码。例如，半速率符号时钟信号1850可以用于控制在每个符号边界1910a、1910b、1910c、1910d处对表示三个差异信号1802、1804、1806的符号的捕获。在一个示例中，可以捕获定义三个差异信号1802、1804、1806的状态的原始符号。在另一示例中，可以生成和捕获基于三个差异信号1802、1804、1806的状态的FRP符号。

在所示示例中，CDR电路1840包括定时电路，该定时电路可以用于延迟或以其他方式对准差异信号1802、1804、1806，以在半速率符号时钟信号1850或半速率符号时钟信号1850的衍生物(derivative)的边缘处实现捕获。对准的差异信号可以用于向寄存器组1856生成三位原始符号的符号流1854，寄存器1856被配置为从半速率符号时钟信号1850的上升沿和下降沿两者上的符号流1854捕获原始符号。在一个示例中，寄存器组1856可以包括第一寄存器和第二寄存器，第一寄存器基于从半速率符号时钟信号1850中的上升沿导出的定时来从符号流1854捕获符号，并且第二寄存器基于从rclk_inv信号1846中的上升沿导出的定时来从符号流1854捕获符号。寄存器组1856可以包括一个或多个3位移位寄存器和/或可以被组织为先进先出(FIFO)缓冲器，该FIFO缓冲器提供已经从寄存器组1856中的不同寄存器而装配的符号序列1860。

处理电路和方法的示例

图20示出了采用处理电路2002的装置2000的硬件实施方式的示例，处理电路2002可以被配置为执行本文中公开的一个或多个功能。根据本公开的各个方面，如本文中公开的元件或元件的任何部分或任何元件组合可以使用处理电路2002来进行实施。处理电路2002可以包括支持本文中公开的时钟恢复技术的某些设备、电路和/或逻辑。

处理电路2002可以包括由硬件和软件模块的某种组合控制的一个或多个处理器2004。处理器2004的示例包括微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立硬件电路、和被配置为执行在整个本公开中描述的各种功能的其他合适的硬件。一个或多个处理器2004可以包括执行特定功能并且可以由软件模块2016中的一个配置、增强或控制的专用处理器。一个或多个处理器2004可以通过在初始化期间加载的软件模块2016的组合来进行配置，并且还通过在操作期间加载或卸载一个或多个软件模块2016来进行配置。

在所示示例中，处理电路2002可以用总线架构来实施，总线架构通常由总线2010表示。具体取决于处理电路2002的具体应用和总体设计约束，总线2010可以包括任何数目的互连总线和桥接器。在一个示例中，总线2010将包括一个或多个处理器2004和处理器可读存储介质2006在内的各种电路链接。处理器可读存储介质2006可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线2010还可以使各种其他电路链接，该其他电路诸如定时源、定时器、外围设备、电压调节器和电源管理电路。总线接口2008可以在总线2010与一个或多个收发器2012之间提供接口。可以为处理电路支持的每种联网技术提供收发器2012。在一些实例中，多种联网技术可以共享在收发器2012中发现的电路系统或处理模块中的一些或全部。每个收发器2012提供用于通过传输介质与各种其他装置进行通信的部件。取决于装置2000的性质，还可以提供用户接口2018(例如，键盘、显示器、扬声器、麦克风、操纵杆)，并且用户接口2018可以直接或通过总线接口2008通信地耦合到总线2010。

处理器2004可以负责管理总线2010和一般处理，该一般处理可以包括执行被存储在计算机可读介质中的软件，该计算机可读介质可以包括处理器可读存储介质2006。在这方面，处理电路2002(包括处理器2004)可以用于实施本文中公开的方法、功能和技术中的任何一种。处理器可读存储介质2006可以用于存储处理器2004在执行软件时所操纵的数据，并且该软件可以被配置为实施本文中公开的方法中的任何一种。

处理电路2002中的一个或多个处理器2004可以执行软件。软件应当广义地解释为指代指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能、算法等，无论是指代软件、固件、中间件、微码、硬件描述语言还是其他。软件可以以计算机可读形式驻留在处理器可读存储介质2006或另一外部处理器可读介质中。处理器可读存储介质2006可以包括非暂态计算机可读介质。非暂态处理器可读介质例如包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，紧凑盘(CD)或数字多功能盘(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒或密钥驱动器)、随机存取存储器(RAM)、ROM、PROM、可擦除PROM(EPROM)、EEPROM、寄存器、可移动磁盘、和合适于存储可以被计算机访问和读取的软件和/或指令的任何其他介质。作为示例，处理器可读存储介质2006还可以包括载波、传输线、以及适合于传输可以被计算机访问和读取的软件和/或指令的任何其他介质。处理器可读存储介质2006可以驻留在处理电路2002中、在处理器2004中、在处理电路2002外部、或者分布在包括处理电路2002在内的多个实体中。处理器可读存储介质2006可以被体现在计算机程序产品中。例如，计算机程序产品可以包括封装材料中的计算机可读介质。本领域技术人员将认识到如何根据特定应用和强加于整个系统的总体设计约束来最好地实施贯穿本公开所描述的功能。

处理器可读存储介质2006可以维持以可加载代码段、模块、应用、程序等(在本文中可以称为软件模块2016)维持和/或组织的软件。软件模块2016中的每个可以包括指令和数据，该指令和数据当被安装或被加载在处理电路2002上并且由一个或多个处理器2004执行时有助于运行时映像2014，运行时映像2014控制一个或多个处理器2004的操作。当被执行时，某些指令可以引起处理电路2002执行根据本文中描述的某些方法、算法和过程的功能。

软件模块2016中的一些可以在处理电路2002的初始化期间被加载，并且这些软件模块2016可以将处理电路2002配置为实现本文中公开的各种功能的执行。例如，一些软件模块2016可以配置处理器2004的内部设备和/或逻辑电路2022，并且可以管理对诸如收发器2012、总线接口2008、用户接口2018、定时器、数学协处理器等外部设备的访问。软件模块2016可以包括控制程序和/或操作系统，该控制程序和/或操作系统与中断处理程序和设备驱动程序交互并且控制对由处理电路2002提供的各种资源的访问。资源可以包括存储器、处理时间、对收发器2012的访问、用户接口2018等。

处理电路2002的一个或多个处理器2004可以是多功能的，由此软件模块2016中的一些被加载并且被配置为执行不同功能或相同功能的不同实例。例如，一个或多个处理器2004可以另外适于管理响应于来自用户接口2018、收发器2012和设备驱动程序的输入而发起的后台任务。为了支持多个功能的执行，一个或多个处理器2004可以被配置为提供多任务环境，由此多个功能中的每个被实施为根据需要或期望由一个或多个处理器2004服务的一组任务。在一个示例中，多任务环境可以使用分时程序2020来实施，分时程序2020在不同任务之间传递对处理器2004的控制，由此每个任务在任何未完成的操作完成时和/或响应于诸如中断的输入而将一个或多个处理器2004的控制返回给分时程序2020。当任务具有对一个或多个处理器2004的控制时，处理电路有效地专门用于由与控制任务相关联的功能解决的目的。分时程序2020可以包括操作系统、在循环的基础上转移控制的主循环、根据功能的优先级来分配对一个或多个处理器2004的控制的功能、和/或通过将对一个或多个处理器2004的控制提供给处理功能来响应于外部事件的中断驱动的主循环。

图21是可以在耦合到3线C-PHY接口的接收设备处实施的时钟恢复方法的流程图2100。在框2102，接收设备可以生成包括一个或多个转变脉冲的组合信号。响应于表示三线总线中的导线对的信令状态的差异的差异信号中的转变，生成每个转变脉冲。在框2104，接收设备可以将组合信号提供给延迟触发器，该延迟触发器被配置为提供时钟信号作为其输出。组合信号中的脉冲引起时钟信号被驱动到第一状态。在框2106，接收设备可以向延迟触发器提供复位信号。复位信号是通过使到第一状态的转变延迟同时传递从第一状态的转变而不增加延迟而从时钟信号中导出的。当复位信号转变到第一状态时，时钟信号从第一状态被驱动。

接收设备可以通过对第一差异信号和第一差异信号的延迟版本执行异或门函数，生成第一差异信号的转变脉冲。接收设备可以将至少一个脉冲生成电路配置为提供其持续时间基于为延迟触发器而定义的最小时钟脉冲持续时间的对应转变脉冲。接收设备可以基于三线总线的操作条件校准至少一个脉冲生成电路。接收设备可以配置非对称延迟，以提供应用于到第一状态的转变的期望的延迟持续时间。在一个示例中，非对称延迟电路被实施为上升沿延迟电路，该上升沿延迟电路被配置为使从低逻辑状态到高逻辑状态的转变延迟。上升沿延迟电路还可以被配置为在不增加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。

在各种实施方式中，时钟信号可以被提供给导线状态解码器，该导线状态解码器被配置为基于在时钟信号中提供的定时信息对来自三线总线的信令状态的转变的符号进行解码。

图22是示出采用处理电路2202的装置2200的硬件实施方式的示例的图。处理电路2202通常具有至少一个处理器2216，至少一个处理器2216可以包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一种或多种。处理电路2202可以用总线架构来实施，总线架构通常由总线2220表示。具体取决于处理电路2202的具体应用和总体设计约束，总线2220可以包括任何数目的互连总线和桥接器。总线2220将各种电路链接，该电路包括一个或多个处理器和/或硬件模块，由以下各项表示：处理器2216、模块或电路2204、2206和2208、生成表示不同连接器或导线2214对之间的信令状态差异的差异信号2222的差异接收器电路2212、和处理器可读存储介质2218。总线2220还可以使各种其他电路链接，诸如本领域公知并且因此不再赘述的定时源、外围设备、电压调节器和电源管理电路。

处理器2216负责一般处理，包括执行被存储在处理器可读存储介质2218上的软件。软件在由处理器2216执行时引起处理电路2202执行上文针对任何特定装置所述的各种功能。处理器可读存储介质2218还可以用于存储由处理器2216在执行软件时操纵的数据，包括对从通过连接器或导线2214传输的符号进行解码的数据，连接器或导线2214可以被配置为C-PHY总线。处理电路2202还包括模块2204、2206和2208中的至少一个。模块2204、2206和2208可以是在处理器2216中运行、驻留/被存储在处理器可读存储介质2218中的软件模块、耦合到处理器2216的一个或多个硬件模块、或其某种组合。模块2204、2206和/或2208可以包括微控制器指令、状态机配置参数或其某种组合。

在一种配置中，装置2200可以被配置用于根据C-PHY接口协议的数据通信。装置2200可以包括被配置为响应于差异信号2222的信令状态的转变而生成转变脉冲的模块和/或电路2208、被配置为生成可用于对来自三线总线的信令状态的转变的符号进行解码的时钟信号的模块和/或电路2206、以及用于配置用于生成转变脉冲和/或接收时钟的延迟持续时间的配置模块和/或电路2204。

在一个示例中，装置2200具有多个脉冲生成电路、第一逻辑电路和延迟触发器。脉冲生成电路中的每个被配置为响应于表示三线总线中的导线对的信令状态的差异的差异信号2222中的转变，生成转变脉冲。第一逻辑电路被配置为通过组合从多个脉冲生成电路接收的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲。延迟触发器通过改变由时钟恢复装置输出的时钟信号的信令状态，对组合信号中的每个脉冲做出响应。符号可以根据C-PHY协议在三线总线上顺序地传输。

每个脉冲生成电路可以具有延迟电路和第二逻辑电路，延迟电路被配置为通过使三个差异信号中的一个差异信号延迟，提供延迟的差异信号，第二逻辑电路被配置为通过对三个差异信号中的一个差异信号和延迟的差异信号执行异或函数来提供转变脉冲。延迟电路可以被配置为提供超过三个差异信号中的两个差异信号之间的偏斜的持续时间的延迟。延迟电路可以被配置为提供适应PVT条件变化的延迟。转变脉冲可以具有可配置持续时间。延迟触发器可以接收时钟信号的反相作为其输入。在一个示例中，时钟信号的上升沿可以用于从三线总线捕获第一符号，而时钟信号反相中的上升沿可以用于从三线总线捕获第二符号。在另一示例中，时钟信号的下降沿可以用于从三线总线捕获第一符号，而时钟信号反相的下降沿可以用于从三线总线捕获第二符号。在另一示例中，时钟信号中的上升沿可以用于从三线总线捕获第一符号，而时钟信号中的下降沿可以用于从三线总线捕获第二符号。

处理器可读存储介质2218可以是非暂态存储介质并且可以存储指令和/或代码，该指令和/或代码当在处理器2216中执行时引起处理电路2202响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变而生成转变脉冲，通过组合在顺序地传输的符号对之间的每个边界处生成的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲，并且用组合信号对延迟触发器进行时钟控制，使得时钟信号的信令状态响应于组合信号中的每个脉冲而被改变。一个或多个差异信号中的转变可以发生在通过三线总线顺序地传输的符号之间的边界处。

在某些实施方式中，指令可以引起处理电路2202通过使三个差异信号中的一个差异信号延迟来提供延迟的差异信号，并且对三个差异信号中的一个差异信号和延迟的差异信号执行异或函数来获取转变脉冲。指令可以引起处理电路2202将三个差异信号中的一个差异信号延迟超过三个差异信号中的两个差异信号之间的偏斜的持续时间的持续时间。指令可以引起处理电路2202将三个差异信号中的一个差异信号延迟适应PVT条件变化的持续时间。转变脉冲可以具有可配置持续时间。指令可以引起处理电路2202提供时钟信号的反相作为延迟触发器的输入，使用时钟信号中的上升沿以从三线总线捕获第一符号，并且使用时钟信号中的下降沿以从三线总线捕获第二符号。

应当理解，所公开的过程中步骤的特定顺序或层级是示例性方法的说明。可以理解，可以基于设计偏好重新布置过程中步骤的特定顺序或层级。此外，可以组合或省略一些步骤。所附的方法权利要求以示例顺序呈现各个步骤的要素，并且不表示限于所呈现的特定顺序或层级。

提供前面的描述以使得本领域任何技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员来说将是很清楚的，并且本文中定义的一般原理可以应用于其他方面。因此，权利要求不旨在限于本文所示的方面，而是应当符合与语言权利要求一致的全部范围，其中除非特别地这样说明，否则以单数形式提及的要素不旨在表示“一个且只有一个”，而是表示“一个或多个”。除非另有明确说明，否则术语“一些”是指一个或多个。本领域普通技术人员已知的或以后将会知道的本公开中所描述的各个方面的要素的所有结构性和功能性等价物通过引用明确地并入本文并且旨在被权利要求所涵盖。此外，本文中公开的任何内容均不旨在献给公众，无论这样的公开内容是否在权利要求中明确记载。除非该要素使用短语“用于……部件(means for)”明确引用，否则任何权利要求要素均不得解释为部件加功能。

Claims

1.一种时钟恢复装置，包括：

多个脉冲生成电路，每个脉冲生成电路被配置为响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变，生成转变脉冲，其中一个或多个差异信号中的转变发生在通过所述三线总线顺序地传输的符号之间的边界处；

第一逻辑电路，被配置为通过组合从所述多个脉冲生成电路接收的一个或多个转变脉冲，在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲；以及

延迟触发器，被配置为通过改变由所述时钟恢复装置输出的时钟信号的信令状态，对所述组合信号中的每个脉冲做出响应。

2.根据权利要求1所述的时钟恢复装置，其中每个脉冲生成电路包括：

延迟电路，被配置为通过使三个差异信号中的一个差异信号延迟，提供延迟的差异信号；以及

第二逻辑电路，被配置为通过对所述三个差异信号中的所述一个差异信号和所述延迟的差异信号执行异或函数，提供所述转变脉冲。

3.根据权利要求2所述的时钟恢复装置，其中所述延迟电路被配置为提供超过所述三个差异信号中的两个差异信号之间的偏斜的持续时间的延迟。

4.根据权利要求2所述的时钟恢复装置，其中所述延迟电路可配置为提供适应制造工艺、电路电源电压和管芯温度(PVT)条件的变化的延迟。

5.根据权利要求4所述的时钟恢复装置，其中所述转变脉冲具有可配置持续时间。

6.根据权利要求1所述的时钟恢复装置，其中所述延迟触发器接收所述时钟信号的反相作为所述延迟触发器的输入。

7.根据权利要求6所述的时钟恢复装置，其中所述时钟信号中的上升沿用于从所述三线总线捕获第一符号，并且所述时钟信号的所述反相中的上升沿用于从所述三线总线捕获第二符号。

8.根据权利要求6所述的时钟恢复装置，其中所述时钟信号中的下降沿用于从所述三线总线捕获第一符号，并且所述时钟信号的所述反相中的下降沿用于从所述三线总线捕获第二符号。

9.根据权利要求6所述的时钟恢复装置，其中所述时钟信号中的上升沿用于从所述三线总线捕获第一符号，并且所述时钟信号中的下降沿用于从所述三线总线捕获第二符号。

10.根据权利要求1所述的时钟恢复装置，其中所述符号根据C-PHY协议通过所述三线总线顺序地传输。

11.一种时钟恢复方法，包括：

响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变，生成转变脉冲，其中一个或多个差异信号中的转变发生在通过所述三线总线顺序地传输的符号之间的边界处；

通过组合在顺序地传输的符号对之间的每个边界处生成的一个或多个转变脉冲，在所述顺序地传输的符号对之间的所述每个边界处提供组合信号中的单个脉冲；以及

用所述组合信号对延迟触发器进行时钟控制，使得时钟信号的信令状态响应于所述组合信号中的每个脉冲而被改变。

12.根据权利要求11所述的时钟恢复方法，提供所述组合信号中的所述单个脉冲包括：

通过使三个差异信号中的一个差异信号延迟，提供延迟的差异信号；以及

对所述三个差异信号中的所述一个差异信号和所述延迟的差异信号执行异或函数，以获取所述转变脉冲。

13.根据权利要求12所述的时钟方法，还包括：

将所述三个差异信号中的一个差异信号延迟超过所述三个差异信号中的两个差异信号之间的偏斜的持续时间的持续时间。

14.根据权利要求12所述的时钟恢复方法，还包括：

将所述三个差异信号中的一个差异信号延迟适应制造工艺、电路电源电压和管芯温度(PVT)条件的变化的持续时间。

15.根据权利要求11所述的时钟恢复方法，其中所述转变脉冲具有可配置持续时间。

16.根据权利要求11所述的时钟恢复方法，还包括：

提供所述时钟信号的反相作为所述延迟触发器的输入。

17.根据权利要求16所述的时钟恢复方法，还包括：

使用所述时钟信号中的上升沿以从所述三线总线捕获第一符号；以及

使用所述时钟信号中的下降沿以从所述三线总线捕获第二符号。

18.根据权利要求11所述的时钟恢复方法，其中所述符号根据C-PHY协议在所述三线总线上顺序地传输。

19.一种具有一个或多个指令的处理器可读存储介质，所述一个或多个指令在由接收器中的处理电路的至少一个处理器执行时使所述至少一个处理器：

20.根据权利要求19所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：

21.根据权利要求20所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：

22.根据权利要求20所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：

23.根据权利要求19所述的存储介质，其中所述转变脉冲具有可配置持续时间。

24.根据权利要求19所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：

提供所述时钟信号的反相作为所述延迟触发器的输入；

25.一种时钟恢复装置，包括：

用于响应于表示三线总线中的导线对的信令状态的差异的三个差异信号中的一个差异信号中的转变生成转变脉冲的部件，其中一个或多个差异信号中的转变发生在通过所述三线总线顺序地传输的符号之间的边界处；

用于通过组合从用于生成所述转变脉冲的所述部件接收的一个或多个转变脉冲在顺序地传输的符号对之间的每个边界处提供组合信号中的单个脉冲的部件；以及

用于提供由所述时钟恢复装置输出的时钟信号的部件，其中用于提供时钟信号的所述部件包括延迟触发器，所述延迟触发器被配置为通过改变所述时钟信号的信令状态对所述组合信号中的每个脉冲做出响应。

26.根据权利要求25所述的时钟恢复装置，其中用于提供所述组合信号中的单个脉冲的所述部件被配置为：

27.根据权利要求26所述的时钟恢复装置，其中用于提供所述组合信号中的单个脉冲的所述部件包括：

延迟电路，被配置为将所述三个差异信号中的一个差异信号延迟超过所述三个差异信号中的两个差异信号之间的偏斜的持续时间的持续时间。

28.根据权利要求26所述的时钟恢复装置，用于提供所述组合信号中的单个脉冲的所述部件被配置为适应制造工艺、电路电源电压和管芯温度(PVT)条件的变化。

29.根据权利要求25所述的时钟恢复装置，其中所述转变脉冲具有可配置持续时间。

30.根据权利要求25所述的时钟恢复装置，还包括：

用于从所述三线总线捕获符号的部件，其中所述用于捕获符号的部件被配置为使用所述时钟信号中的上升沿以捕获第一符号并且使用所述时钟信号中的下降沿以捕获第二符号。