TWI762012B - 用於下一代c-phy介面的開迴路、超快速及半速率時脈以及資料恢復方法及適用之設備與非暫態儲存媒體 - Google Patents

用於下一代c-phy介面的開迴路、超快速及半速率時脈以及資料恢復方法及適用之設備與非暫態儲存媒體 Download PDF

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TWI762012B
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Abstract

一種用於在一多線多相介面上通訊的方法、設備以及系統。時脈恢復 設備具有多個脈衝產生電路、一第一邏輯電路以及一延遲正反器。每一脈衝產生電路產生轉態脈衝以回應三個差分訊號的其中之一之中的轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的差異。差分訊號中的轉態可發生在被依序傳輸的符號的邊界。第一邏輯電路可通過結合一或多個轉態脈衝以在符號對之間的每一邊界提供在一結合訊號中的一單一脈衝。延遲正反器經配置以通過改變由該時脈恢復設備輸出的一時脈訊號的訊令狀態以回應於該結合訊號中的每一脈衝。符號係根據一C-PHY協定而在該三線式匯流排上被依序傳輸。

Description

用於下一代C-PHY介面的開迴路、超快速及半速率時脈以 及資料恢復方法及適用之設備與非暫態儲存媒體 [相關申請案]
本專利申請案主張於2019年12月11日提出的申請案號No.16/711,230的優先權，其專利名稱為「用於下一代C-PHY介面的開迴路、超快速及半速率時脈以及資料恢復」，該申請案讓與給本受讓人，且在此經由引用的方式明確地將該申請案併入本案中。
本揭露總體上相關於高速資料通訊介面，尤其相關於耦接於一多線多相資料通訊鏈路的一接收器中的時脈產生。
如手機等行動裝置的製造商可從包括不同製造商的各種來源而獲得行動裝置的組件。例如，一手機中的應用處理器可從第一製造商獲得，其中的成像裝置或照相機可從第二製造商獲得，而其中的顯示器可從第三製造商獲得。應用處理器、成像裝置、顯示控制器或其他種類的設備可使用基於標準的或專屬的實體介面互相連接。在一實施例中，成像裝置可藉由行動產業處理器介面(MIPI)聯盟所定義的相機串列介面(CSI)連接。在另一實施例中，顯示器可包括一符合行動產業處理器介面(MIPI)聯盟指定的顯示串列介面(DSI)標準的介面。
C-PHY介面是由MIPI聯盟定義的多相三線介面，其使用三重導體在設備之間傳輸資訊。在一符號的傳輸期間，三重導體中的每條導線可處於三種訊令狀態之一。時脈資訊被編碼入所傳輸的符號序列中，且接收器根據連續符號之間的轉態產生時脈訊號。時脈及資料恢復(clock and data recovery,CDR)電路恢復時脈資訊的能力可能受限於與在通訊鏈路的不同導線上傳輸的訊號的轉態相關的最大時間變化。C-PHY接收器中的CDR電路可採用迴饋迴路來控制在接收時脈訊號中產生脈衝的電路。反饋環路可用於確保脈衝產生電路不會產生由瞬變觸發的額外脈衝，這些瞬變可能發生在三重導體在提供取樣邊緣之前呈現穩定的訊令狀態之前。最大符號傳輸速率可能受限於回饋回路，因此對於能夠在越來越高的訊令頻率下可靠運作的最佳化時脈產生電路持續存在著需求。
本文揭露的實施例提供了系統、方法和設備，其提供在多線及/或多相通訊鏈路上的改善的通訊。所述通訊鏈路可設置在如具有多個積體電路(IC)裝置的行動終端的設備中。
在本揭露的各種態樣中，一時脈恢復設備具有多個脈衝產生電路、第一邏輯電路以及延遲正反器。每個脈衝產生電路可經配置以產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異。在一或多個差分訊號中的轉態可發生在於該三線式匯流排上被依序傳輸的符號之間的邊界。在通過三線匯流排順序傳輸的符號之間的邊界處可能會發生一或多個差分訊號的轉態。第一邏輯電路可被配置以通過結合自該多個脈衝產生電路接收的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝。延遲正反器可被配置以通過改變由該時脈恢復設備輸出的一時脈訊號的訊 令狀態以回應於該結合訊號中的每一脈衝。符號可根據一C-PHY協定而在該三線式匯流排上被依序傳輸。
在某些態樣，每一脈衝產生電路包括一延遲電路經配置以通過延遲該三個差分訊號的其中之一以提供一延遲差分訊號，以及一第二邏輯電路，經配置以通過對該三個差分訊號的該其中之一以及該延遲差分訊號執行一互斥或(exclusive OR)功能以提供該轉態脈衝。延遲電路可經配置以提供一延遲，該延遲超出該三個差分訊號的其中兩個之間的一偏斜的一持續時間。該延遲電路為可配置以提供容納製造程序、電路供應電壓以及模具溫度(PVT)條件的變化的一延遲。轉態脈衝可具有一可配置之持續時間。延遲正反器可接收該時脈訊號之一反相作為其輸入。時脈訊號中的一上升邊緣可用以自三線式匯流排擷取一第一符號，且時脈訊號的該反相中的一上升邊緣可用以自該三線式匯流排擷取一第二符號。時脈訊號中的一下降邊緣可用以自該三線式匯流排擷取一第一符號，且時脈訊號的該反相中的一下降邊緣可用以自該三線式匯流排擷取一第二符號。時脈訊號的一上升邊緣可用以自該三線式匯流排擷取一第一符號，且時脈訊號的的一下降邊緣可用以自該三線式匯流排擷取一第二符號。
在本揭露的各種態樣中，一時脈恢復方法包含產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異；通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一該邊界提供在一結合訊號中的一單一脈衝；以及對一延遲正反器進行時脈控制，以使該時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變。在一或多個差分訊號中的轉態可發生在於該三線式匯流排上被依序傳輸的符號之間的邊界。
在本揭露的各種態樣中，一處理器可讀取儲存媒體具有一或多個指令，該一或多個指令當由一接收機中的一處理電路的至少一處理器執行時使該至少一處理器產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異；通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝；以及對一延遲正反器進行時脈控制，以使該時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變。在一或多個差分訊號中的轉態可發生在於該三線式匯流排上被依序傳輸的符號之間的邊界。
在本揭露的各種態樣中，一時脈恢復設備包括一構件用以產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，一構件用以通過結合自用以產生該轉態脈衝的該構件接收的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝，以及一構件用以提供被該時脈恢復設備輸出之一時脈訊號。用以提供一時脈訊號的該構件可包括一延遲正反器，其經配置以通過改變該時脈訊號的訊令狀態以回應於該結合訊號中的每一脈衝。在一或多個差分訊號中的轉態可發生在於該三線式匯流排上被依序傳輸的符號之間的邊界。
100,200,2000,2200:設備
102,2002,2202:處理電路
106:週邊裝置
108:射頻收發器
110:數據機
112,2004,2216:處理器
114:記憶體
116:介面
122,2006:儲存器
124,214:天線
118a,118b,120:匯流排
128,130:按鈕
126:顯示器
132:外部鍵盤
204:無線收發器
206:處理器
208:儲存媒體
210,240:實體層驅動器
212,242:內部匯流排
220:通訊鏈路
222,224,226:通道
230:IC裝置
232:顯示控制器
234:相機控制器
236:處理器
238:儲存媒體
300:三線三相極性編碼器
302:映射器
304:平行轉序列轉換器
306:導線狀態編碼器
308:線驅動器
318a,318b,318c:訊號線
310,518:資料
312:符號
314:符號序列
316a,316b,316c:訊號集合
318a,318b,318c:訊號線
400,700,820,900,902,904,906,920,922,932,938,1300,1400,1500,1700,1900:時序圖
402,404,406:曲線
408:狀態極性
410:相位轉變
412:編碼值
414:時間點
450:環形狀態圖
452,452:順時針方向
454,454’:逆時針方向
500:三線三相解碼器
502a,502b,502c,802a,802b,802c:差分接收器
504:導線狀態解碼器
506:序列轉平行轉換器
508:解映射器
510:FIFO暫存器
514:符號序列
516:符號
520:輸出資料
522:數位表示
524,1200,1840:CDR電路
526:時脈
600:狀態圖
602,604,606,612,614,616:訊令狀態
608:內圈
620:翻轉位
622:旋轉位
624:極性位
626:FRP符號
628:狀態元素
702,704,706,708:符號
712,714,716:延遲
718,720:閾值電壓
722,724,726:時間
800:C-PHY介面
804:狀態偵測電路
806:時脈產生電路
808,1222:時脈訊號
810a,810b,810c,1202,1204,1206,1602,1604,1606,1802,1804,1806,2222:差分訊號
830,830a-830g:符號擷取窗口
822,824,826:標記
924,926,928,930,934,936,940,942:差分
1000,1100:眼圖
1002,1102:符號間隔
1004,1104:訊號轉態區域
1006:眼罩
1108,1114:符號間隔邊界
1110:觸發器
1112:眼開口開始時間
1116:眼開口結束時間
1212,1614,1814:或閘
1214,1616,1618,1620,1644,1816,1818,1820:延遲電路
1822,1824,1826,1830,1846:訊號
1210a,1210b,1210c,1230a-1230f,1232,1234,1642,1842:延遲正反器
1208a,1208b,1208c,1216,1646,1844:反相器
1220:正反器
1224:輸出符號
1226:設定訊號
1228:重設訊號
1218,1852:延遲/對準邏輯
1302,1402,1502,1512:單位間隔
1304,1404,1504:偏斜時間
1310:可編程延遲
1312:重設延遲
1314:傳播延遲
1320,1406,1506:迴路延遲
1408,1410,1508,1510,1704,1706,1708,1904,1906,1908,1914:脈衝
1600,1800:脈衝合併電路
1608,1610,1612,1808,1810,1812:互斥或閘
1622,1624,1626,1630:訊號
1648,1650,1850:半速率符號時脈訊號
1412,1414,1514,1516,1518:轉態
1702,1902:偏斜
1710a,1710b,1710c,1710d,1910a,1910b,1910c,1910d:符號邊界
1720:上升延遲
1722:下降延遲
1856:暫存器集合
1854:符號流
1860:符號序列
2016:軟體模組
2018:使用者介面
2008:匯流排介面
2010,2220:匯流排
2012:線介面電路
2014:執行期映像
2020:分時程式
2022:邏輯電路
2100:流程圖
2204,2206,2206:模組
2214:導線對
2212:差分接收器電路
2218:處理器可讀儲存媒體
圖1描繪採用在積體電路(IC)裝置之間的一資料鏈路的一設備，該些IC裝置選擇性地依據多個可用標準或協定之一運作，其中可包括一C-PHY協定。
圖2描繪用於一設備的系統架構，該設備採用在IC裝置之間的一資料鏈路，該些IC裝置選擇性地依據多個可用標準或協定之一運作。
圖3描繪一C-PHY三相發射器。
圖4描繪一C-PHY三相編碼介面中的訊令。
圖5描繪一C-PHY三相接收器。
圖6描繪一C-PHY三相編碼介面中的狀態轉態的狀態圖。
圖7為一C-PHY解碼器中的轉態偵測的訊號上升次數效應的一實施例。
圖8描繪一C-PHY解碼器中的轉態偵測。
圖9描繪發生在於一C-PHY介面上傳輸的連續符號對間的訊號轉態的一實施例。
圖10描繪一眼圖中的轉態區域以及眼區。
圖11描繪為一C-PHY三相介面產生的眼圖的一實施例。
圖12描繪用於一C-PHY三相介面的CDR電路的一實施例。
圖13描繪相關於圖12的CDR電路的時序。
圖14描繪相關於具有短於在C-PHY三相訊號上傳輸的訊號間的偏斜的一迴路時間的CDR電路的時序。
圖15描繪相關於具有長於C-PHY三相訊號的符號間距的一迴路時間的CDR電路的時序。
圖16描繪根據本揭露的某些態樣的CDR電路。
圖17描繪相關於圖16中所繪示的CDR電路的時序。
圖18描繪可用於本揭露某些態樣的上升邊緣延遲電路的一實施例。
圖19描繪相關於圖18中繪示的上升邊緣延遲電路的時序。
圖20描繪採用可根據本揭露某些態樣調整的一處理器電路的設備實施例的功能方塊圖。
圖21為根據本揭露某些態樣的第一校正方法的流程圖。
圖22為描繪採用根據本揭露某些態樣調整的處理電路的設備的一硬體實施例的第一例示意圖。
以下結合附圖闡述的詳細描述旨在提供各種配置的描述，而非代表本文所描述的概念唯一可實踐的配置。以下的詳細描述包括特定細節，以使各種概念能被透徹理解。然而，對於本領域技術人員顯而易見的是，即使沒有這些具體細節，這些概念依然可被實施。在某些實施例中，為了避免這些概念難以理解，將以功能方塊圖顯示習知的結構及組件。
本申請中使用的術語如“組件”、“模組”、“系統”等以包括電腦相關實體，例如但不限於硬體、韌體、硬體和軟體的組合、軟體或執行中的軟體。例如，組件可是但不限於在處理器上執行的程序、處理器、物體、執行檔、執行緒、程式及/或電腦。作為說明，在計算裝置上執行的應用程式及該計算裝置皆可是組件。一或多個組件可存在於一程序中及/或執行緒，且組件可位於一電腦及/或分佈在兩台或更多台電腦之間。此外，這些組件可從其上儲存的各種資料結構的各種電腦可讀媒體執行。這些組件可例如根據具有一或多個資料封包的訊號通過本地及/或遠端程序進行通訊，例如來自與本地系統中另一組件互動的組件的資料、分佈式系統，及/或跨越例如網際網路的網路通過訊號與其他系統連接。
此外，術語“或”用以表示包含的“或”而不是排他性的“或”。也就是說，除非另有說明或從上下文中可清楚得知，否則“X使用A或B”表示任何自然的包含性排列組合。也就是說，以下任何一種情況都滿足“X使用A或B”：X使用A；X使用B；或X使用A及B。此外，否則本申請和 所附申請專利範圍中使用的冠詞“一”通常應解釋為表示“一或多個”，除非另外說明或從上下文中清楚得知意旨單數。
概述
本發明的某些態樣可應用於由MIPI聯盟指定的C-PHY介面，該介面可被配置以連接作為行動設備的附屬組件的電子裝置，行動設備為例如電話、行動計算裝置、器具、汽車用電子。行動設備的實施例包括行動計算裝置、手機、智慧型手機、會話發起協議(session initiation protocol,SIP)、電話、膝上型電腦、筆記型電腦、輕省筆電(netbook)、smartbook、個人數字助理(PDA)、衛星廣播、全球定位系統(GPS)裝置、智慧型家居裝置、智慧型照明、多媒體裝置、視訊裝置、數位音訊播放器(例如MP3播放器)、相機、遊戲機、娛樂裝置、車輛組件、航空電子系統、可穿戴計算裝置(例如智慧型手錶、健康或健身追蹤器、眼鏡等)、器具、感應器、安全裝置、自動販賣機、智慧型儀表、無人機、多軸飛行器或其他任何類似功能的裝置。
C-PHY介面是高速串列介面，可在頻寬受限的頻道上提供高流通量。C-PHY介面可用以配置而將應用處理器連接到外部裝置，包括顯示器和相機。C-PHY介面將資料編碼為符號，這些符號在一組三條導線上傳輸，這三條導線可稱為三重導線。對於每個符號傳輸間隔，三相訊號以不同的相位在三重導線上傳輸，其中，每一導線上的三相訊號的相位由在符號傳輸間隔中傳輸的符號定義。每個三重導線在通訊鏈路上提供一通道。符號傳輸間隔可被定義為單個符號控制三重導線的訊令狀態的時間間隔。在每個符號傳輸間隔中，三重導線其中一導線未被驅動，而其餘兩條導線被差分驅動，使得兩根差分驅動導線中的一條呈現第一電壓位準，另一條差分驅動導線呈現與第一電壓位準不同的第二電壓位準。未驅動的導線可浮動、被驅動及/或端接，以使其呈現第三電壓位準，該第三電壓位準處於或接近於第一電壓位準和第二電壓位準之間 的中間位準電壓。在一實施例中，驅動電壓位準可為+V及-V，而未驅動電壓為0V。在另一實施例中，驅動電壓位準可為+V和0V，而未驅動電壓為+½V。在每一連續傳輸的符號對中，不同符號被傳輸，且不同導線對可在不同符號間隔中被差分驅動。
本文揭露的某些態樣提供了使用開迴路、半速率時脈恢復電路的C-PHY接收器電路中的時脈恢復電路，使能夠以下一代C-PHY時脈速率進行符號擷取和解碼。在一實施例中，時脈恢復方法包括產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一該邊界提供在一結合訊號中的一單一脈衝，並使用該組合訊號對一延遲正反器進行時脈控制，以使該時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變。在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界。
採用C-PHY介面的設備實施例
圖1描繪了可根據本揭露的某些態樣進行適配的設備100的實施例。設備100可採用C-PHY三相協定來實現一或多個通訊鏈路。設備100可包括具有多個電路或裝置104、106及/或108的處理電路102，其可在一或多個專用積體電路(ASIC)或系統晶片(SoC)中實現。在一實施例中，設備100可為通訊裝置，且處理電路102可包括設置在ASIC 104中的處理器112、一或多個外部裝置106以及使該設備能夠通過天線124以無線電存取網路、核心存取網路、網際網路及/或另一網絡進行通訊的收發器108。
ASIC 104可具有一或多個處理器112、一或多個資料機110、機上記憶體114、匯流排介面電路116及/或其他邏輯電路或功能。處理電路102 可由一作業系統控制，該作業系統可提供應用程式介面(application programming interface,API)層以使一或多個處理器112執行位於處理電路102上的機上記憶體114或處理器可讀儲存器122中的軟體模組。軟體模組可包括儲存在機上記憶體114或其他處理器可讀儲存器122中的指令和資料。ASIC 104可存取其機上記憶體114、處理器可讀儲存器122及/或在處理電路102外部的儲存器。機上記憶體114及處理器可讀儲存器122可包括唯讀記憶體(ROM)或隨機存取記憶體(RAM)、電子抹除式可複寫ROM(EEPROM)、快閃記憶體卡或可在處理系統和計算平台中使用的任何儲存裝置。處理電路102可包括、實現或存取本地資料庫或其他參數儲存器，該本地資料庫或其他參數儲存器可維持用以配置和操作設備100及/或處理電路102的操作參數及其他資訊。本地資料庫可由暫存器、資料庫模組、快閃記憶體、磁性媒體、EEPROM、軟碟或硬碟等。處理電路102還可操作地耦合到外部裝置，如包括天線124、顯示器126、操作員控制件，例如開關或按鈕128、130及/或積體或外部鍵盤132的組件。使用者介面模組可被配置而通過專用通訊鏈路或通過一或多個串列資料互連而以顯示器126、外部鍵盤132等操作。
處理電路102可提供使某些裝置104、106及/或108能夠通訊的一或多個匯流排118a、118b、120。在一實施例中，ASIC 104可包括匯流排介面電路116，該匯流排介面電路116包括電路、計數器、定時器、控制邏輯及其他可配置電路或模組的組合。在一實施例中，匯流排介面電路116可被配置為根據通訊規範或協定運作。處理電路102可包括或控制設備100的運作及電源管理功能。
圖2顯示具有多個IC裝置202、230的設備200的某些態樣，IC裝置202、230可通過通訊鏈路220交換資料和控制資訊。通訊鏈路220可用於連接相互非常接近一對IC裝置202、230，或者IC裝置202、230位於設備200的不 同部分。在一實施例中，通訊鏈路220可設置在承載IC裝置202、230的晶片載體、基板或電路板上。在另一實施例中，第一IC裝置202可位於一折疊手機的鍵盤部分，而第二IC裝置230可位於折疊手機的顯示部分。在另一實施例中，通訊鏈路220的一部分可包括電纜或光學連接。
通訊鏈路220可包括多個通道222、224和226。一或多個通道226可是雙向的，並且可以半雙工及/或全雙工模式運作。一或多個通道222和224可是單向的。通訊鏈路220可是不對稱的，在其中一個方向上提供較高頻寬。在本文描述的一實施例中，第一通道222可被稱為正向通道222，而第二通道224可被稱為反向通道224。第一IC裝置202可被指定為主機系統或發射器，而第二IC裝置202可被指定為客戶端系統或接收器，即使兩個IC裝置202、230均配置為在通道222上進行發射和接收。在一實施例中，當從第一IC裝置202向第二IC裝置230傳輸資料，正向通道222可運作於較高的資料速率，而當從第二IC裝置230向第一IC裝置202傳輸資料時，反向通道224可運作於較低的資料速率。
IC裝置202、230可各自包括處理器206及236、控制器或其他處理及/或計算電路或裝置。在一實施例中，第一IC裝置202可執行設備200的核心功能，包括通過無線收發器204和天線214建立和維持無線通訊，而第二IC裝置230可支持管理或操作顯示控制器232的使用者界面，並且可使用相機控制器234控制相機或視訊輸入裝置的運作。一或多個IC裝置202及230所支持的其他功能可包括鍵盤、語音識別組件以及其他輸入或輸出裝置。顯示控制器232可包括支持顯示器的電路和軟體驅動器，顯示器可例如為液晶顯示器(LCD)面板、觸控顯示器、指示器等。儲存媒體208、238可包括暫態及/或非暫態儲存裝置，經適配以維持由相應處理器206、236及/或IC裝置202、230的其他組件使用的指令和資料。處理器206、236及其相應的儲存媒體208、238及其他模組和電 路之間的通訊可通過通訊鏈路220的一或多個內部匯流排212、242及/或通道222、224及/或226。
反向通道224可與正向通道222相同的方式操作，並且反向通道224能夠以可比較的速度或以不同的速度進行傳輸，其中速度可表示為資料傳輸速率、符號傳輸速率及/或時脈速率。根據實際應用，正向和反向資料速率可實質上相同，也可相差數個數量級。在一些應用中，單一雙向通道226可支持第一IC裝置202和第二IC裝置230之間的通訊。例如，正向通道222及/或後向通道224可被配置為當正向與反向通道222及224共享相同實體連接且以半雙工的方式運作時，以雙向模式操作。在一實施例中，通訊鏈路220可根據產業或其他標準來操作，以在第一IC裝置202和第二IC裝置230之間傳達控制、指令和其他資訊。
圖2的通訊鏈路220可被實現為根據用於C-PHY的MIPI聯盟規範且提供包括多條訊號線(表示為M條線)的有線匯流排。M條線可被配置為在如行動顯示數位介面(mobile display digital interface,MDDI)的高速數位介面上攜帶N相編碼的資料。M條線可便利在通道222、224和226中的一或多個N相極性編碼。實體層驅動器210和240可被配置或適配以產生N相極性編碼的資料以在通訊鏈路220上傳輸。N相極性編碼的使用提供了高速資料傳輸，且可消耗其他介面的一半或更少的功率，因為在N相極性編碼的資料鏈路中，主動的驅動器較少。
當配置為N相極性編碼時，實體層驅動器210和240通常可對通訊鏈路220上的每個轉態編碼多個位元。在一實施例中，可將三相編碼和極性編碼的組合用於支持無訊框緩衝器的每秒80訊框寬形影像圖形陣列(wide video graphics array,WVGA)的LCD驅動器IC，為了顯示更新以810Mbps傳輸像素資料。
圖3為一三線三相極性編碼器的示意圖300，其可用於實現圖2中所描繪的通訊鏈路220的某些態樣。選擇使用三線三相編碼的實施例僅出於簡化對於本發明某些態樣的描述。本文所揭露的三線三相編碼器的原理與技術亦可應用於其他M線、N相極性編碼器的配置。
為每一三線三相極性編碼方案定義的訊令狀態可包括未驅動狀態、正驅動狀態和負驅動狀態。可通過在訊號線318a、318b及/或318c中的兩個之間提供電壓差，及/或通過驅動電流通過串聯的訊號線318a、318b及/或318c中的兩個以使電流從不同方向流入318a、318b及/或318c中的兩個，來獲得正驅動狀態和負驅動狀態。未驅動狀態可通過將訊號線318a、318b或318c的驅動器的輸出置於高阻抗模式來實現。替代地或附加地，可通過被動地或主動地使“未驅動的”訊號線318a、318b或318c達到在驅動訊號線318a、318b及/或318c上提供的正電壓和負電壓位準之間的實質上的一半來在訊號線318a、318b或318c上來達到未驅動狀態。通常，未驅動的訊號線318a、318b或318c上沒有顯著電流通過。可使用三個電壓或電流狀態(+1,-1和0)來表示為三線三相極性編碼方案定義的訊號狀態。
三線三相極性編碼器可採用線驅動器308來控制訊號線318a、318b和318c的訊令狀態。線驅動器308可被實現為單元級電流模式或電壓模式驅動器。在一些實施方式中，每個線驅動器308可接收決定相應訊號線318a、318b和318c的輸出狀態的訊號集合316a、316b和316c。在一實施例中，訊號集合316a、316b和316c中的每個可包括兩個或更多個訊號，包括上拉訊號(PU訊號)和下拉訊號(PD訊號)，上拉訊號及下拉訊號當為高位準時啟動上拉和下拉電路，上拉和下拉電路分別將訊號線318a、318b和318c驅動到較高或較低的電壓位準。在本實施例中，當PU訊號和PD訊號都為低位準時，訊號線318a、318b和318c可被端接為中間電壓位準。
對於每個在M線N相極性編碼方案中傳輸的符號間隔，至少一訊號線318a、318b或318c處於中間/未驅動(0)電壓或電流狀態，而正驅動(+1電壓或電流狀態)訊號線318a、318b或318c的數量等於負驅動(-1電壓或電流狀態)訊號線318a、318b或318c的數量，以使流到接收器的電流總和始終為零。對於每個符號，至少一訊號線318a、318b或318c的訊令狀態從在前一個傳輸間隔中傳輸的導線狀態改變。
在操作時，映射器302可接收16位元資料310並將其映射到七個符號312。在三線的實施例中，這七個符號中的每一個在一符號間隔內定義了訊號線318a、318b和318c的狀態。可使用平行轉序列轉換器304來將七個符號312進行串聯化，所述平行轉序列轉換器304為每個訊號線318a、318b和318c提供定時的符號序列314。符號序列314通常使用傳輸時脈來定時。三線三相編碼器306一次接收由映射器產生的七個符號的序列314，並針對每個符號間隔計算每個訊號線318a、318b和318c的狀態。三線三相編碼器306基於當前輸入符號314以及訊號線318a、318b和318c的先前狀態來選擇訊號線318a、318b和318c的狀態。
M線N相編碼的使用允許將多個位元編碼為多個符號，其中每符號的位元數非整數。在三線通訊鏈路的實施例中，存在三種可用的兩導線的組合，其可被同時驅動，以及被驅動的導線對的兩種可能的極性組合，從而產生六種可能的狀態。由於每個轉態都是從當前狀態發生的，因此每個轉態都可使用6種狀態中的5種。每次轉態都需要改變至少一根導線的狀態。在5種狀態的情況下，每個符號可編碼log2(5)E2.32位元。因此，映射器可接受一16位元的字並將其轉態為七個符號，因為每個符號帶有2.32位的七個符號可編碼16.24位元。換句話說，編碼五個狀態的七個符號的組合具有57(78,125)個排列。因此，這七個符號可用於編碼16位元的216(65,536)個排列。
圖4包括使用基於環形狀態圖450的三相調變資料編碼方案編碼的訊號的時序圖400的實施例。資訊可編碼入一訊令狀態序列中，例如，導線或連接器處於由圓形狀態圖450定義的三個相位狀態S1、S2和S3之一。每個狀態可通過120°相移與其他狀態分開。在一實施例中，可在導線或連接器上沿相位狀態的旋轉方向對資料進行編碼。訊號中的相位狀態可沿順時針方向452和452'或逆時針方向454和454'旋轉。例如，在順時針方向452和452'上，相位狀態可從包括從S1到S2、從S2到S3以及從S3到S1的一或多個轉態的順序前進。在逆時針方向454和454'上，相位狀態可以包括從S1到S3，從S3到S2以及從S2到S1的轉態中的一或多個的順序前進。三根訊號線318a、318b和318c攜帶同一訊號的不同版本，其中這些版本可相對於彼此相移120°。每個訊令狀態可表示為導線或連接器上的不同電壓位準及/或流過導線或連接器的電流方向。在三線系統中的每個訊令狀態序列期間，每個訊號線318a、318b和318c處於與其他訊號線不同的訊令狀態。當在三相編碼系統中使用多於三條訊號線318a、318b和318c時，兩條或更多條訊號線318a、318b及/或318c可處於相同的訊令狀態，即使在每個訊令間隔中，每一狀態存在於至少一根訊號線318a、318b及/或318c上。
資訊可在每個相位轉變410處沿旋轉方向被編碼，並且三相訊號可對每個訊令狀態改變方向。旋轉方向可通過考慮在相位轉態之前和之後哪些訊號線318a、318b及/或318c處於“0”狀態來確定，因為未驅動的訊號線318a、318b及/或318c在一旋轉的三相訊號中在每個訊號狀態下都會改變，與旋轉方向無關。
編碼方案還可對被主動驅動的兩條訊號線318a、318b及/或318c的極性408中的資訊進行編碼。在三線的實施例中的任何時候，訊號線318a、318b、318c中的恰好兩個訊號線被相反方向的電流及/或電壓差驅動。在 一種實施例中，可使用兩個位元值412對資料進行編碼，其中一位元在相位轉態410的方向上編碼，而第二位元在當前狀態的極性408中對進行編碼。
時序圖400顯示利用相位旋轉方向和極性的資料編碼。曲線402、404和406分別關於在多相位狀態下在三個訊號線318a、318b和318c上攜帶的訊號。起初，相位轉態410在順時針方向上，並且最高有效位元被設為二進制“1”，直到相位轉態410的旋轉在時間414處切換到逆時針方向，如由最高有效位元的二進制“0”表示。最低有效位元反映每種狀態下訊號的極性408。
根據本揭露的某些態樣，一資料位元可在三線三相編碼系統中以旋轉或相位轉變的方式進行編碼，並且另外一位元可兩條被驅動導線的極性進行編碼。通過允許從當前狀態轉態到任何可能的狀態，可在三線三相編碼系統的每個轉態中對附加資訊進行編碼。對於給定的三個旋轉相位及每個相位的兩個極性，則三線三相編碼系統中有六種狀態可用。因此，任何當前狀態都有5種狀態可用，並且每個符號(轉態)可能有log2(5)E2.32位元被編碼，這允許映射器302接受16位元的字，並將其編碼為七個符號。
圖5顯示3三線三相解碼器500的某些態樣的示意圖。差分接收器502a，502b，502c和導線狀態解碼器504被配置為提供三個傳輸線(例如如圖3所示的訊號線318a、318b和318c)相對於彼此的狀態的數位表示522，並偵測與先前符號週期中傳輸的狀態相比，三條傳輸線的狀態的變化。序列轉平行轉換器506組合七個連續狀態以獲得將由解映射器508處理的七個符號516的集合。解映射器508產生可在先進先出緩衝器(FIFO)暫存器510中緩衝的16位元資料518，以提供輸出資料520。
導線狀態解碼器504可從訊號線318a、318b和318c接收的相位編碼訊號中提取符號序列514。符號514被編碼為相位旋轉和極性的組合，如本文所揭示。導線狀態解碼器可包括CDR電路524，該CDR電路524提取時脈 526，該時脈526可用來從訊號線318a、318b和318c可靠地擷取導線狀態。轉態發生在每個符號邊界的訊號線318a、318b和318c中的至少一個，而CDR電路524可被配置為基於一或多個轉態的發生來產生時脈526。時脈的邊緣可被延遲以允許所有訊號線318a、318b和318c穩定的時間，從而確保當前的導線狀態被擷取以用於解碼。
圖6是描繪三條導線可能的訊令狀態602、604、606，612、614、616的狀態圖600，其中描繪了從每個狀態的可能的轉態。在三線三相通訊鏈路的實施例中，有6種狀態和30種狀態轉態可用。狀態圖600中可能的訊令狀態602、604、606、612、614和616包括並擴展圖4的圓形狀態圖450中所示的狀態。如狀態元素628的實施例所示，狀態圖600中的每個訊令狀態602、604、606、612、614和616定義分別標記為A、B和C的訊號線318a、318b、318c的電壓訊令狀態。例如，在訊令狀態602(+x)中，導線A=+1，導線B=-1，且導線C=0，從而產生差分接收器502a(A-B)=+2、差分接收器502b(B-C)=-1及差分接收器502c(C-A)=-1的輸出。接收器中的相變偵測電路所做出的轉態決定是基於差分接收器502a、502b、502c產生的5種可能的位準，其包括-2、-1、0、+1和+2電壓狀態。
狀態圖600中的轉態可由翻轉、旋轉、極性符號(例如，FRP符號626)表示，該符號具有以下集合中的三位元二進制值之一：{000,001,010,011,100}。FRP符號626的旋轉位622指示與轉態到下一狀態相關的相位旋轉的方向。當到下一狀態的轉態涉及極性改變時，FRP符號626的極性位624被設為二進制1。當FRP符號626的翻轉位620被設置為二進制1時，旋轉和極性值可被忽略及/或歸零。翻轉表示僅涉及極性變化的狀態轉態。因此，當發生翻轉時，且翻轉發生時極性位是多餘的，三相訊號的相位不被認為是旋轉的。對於每個轉態，FRP符號626對應於導線狀態變化。狀態圖600可分為包括正極性訊 令狀態602、604、606的內圈608，及包括負極性訊令狀態612、614、616的外圈618。
三相介面中的抖動
三相發射器包括可在傳輸通道上提供高、低和中級電壓的驅動器。這導致連續符號間隔之間的某些變量轉態。從低到高和從高到低的電壓轉態可稱為全擺幅轉態，而從低到中和高到中的電壓轉態可稱為半擺幅轉態。不同類型的轉態可能具有不同的上升或下降時間，並且可能導致接收器處的不同零交叉。這些差分可能導致“編碼抖動”，其可能影響鏈路訊號完整性性能。
圖7是繪示在C-PHY三相發射器的輸出的轉態可變性的某些態樣時序圖700。訊號轉態時間的變化可歸因於三相訊令中存在不同電壓及/或電流位準。時序圖700顯示從單一訊號線318a、318b或318c接收的訊號中的轉態時間。第一符號Symn 702在第一符號間隔被傳輸並在時間722結束，此時第二符號Symn+1 724在第二符號間隔中被傳輸。第二符號間隔在時間726結束，此時第三符號Symn+2 706在第三符號間隔中被傳輸，其在當第四符號Symn+3 708在第四符號間隔中傳輸時結束。從由第一符號702決定的狀態到對應於第二符號704的狀態的轉態可在延遲712之後被偵測，其中延遲712可歸因於訊號線318a、318b或318c中的電壓達到閾值電壓718及/或720所花費的時間。閾值電壓可用於決定訊號線318a、318b或318c的狀態。從由第二符號704決定的狀態到第三符號706的狀態的轉態在延遲714之後可被偵測，延遲714可歸因於由訊號線318a、318b或318c中的電壓達到閾值電壓718及/或720之一所花費的時間。從由第三符號706決定的狀態到第四符號708的狀態的轉態延遲716之後可被偵測，其中延遲可歸因於由訊號線318a、318b或318c中的電壓達到閾值電壓718及/或720所需的時間。延遲712、714和716可能具有不同的持續時間，這可能部分歸因於裝置 製造過程和操作條件的變異，其可能會對相關於三態及/或不同的轉態幅度的不同電壓或電流位準之間的轉態產生不均的影響。這些差分可能會導致抖動和C-PHY三相接收器中的其他問題。
圖8顯示可設置在C-PHY介面800中的接收器中的CDR電路的某些態樣。差分接收器802a、802b和802c被配置為通過比較三導線中每一不同的一對訊號線318a、318b和318c的訊令狀態來產生一組差分訊號810a、810b、810c。在所示的實施例中，第一差分接收器802a提供代表訊號線318a和318b的訊令狀態A、B的差異的AB差分訊號810a，第二差分接收器802b提供代表訊號線318b和318c的訊令狀態B、C差異的BC差分訊號810b，且第三差分接收器802c提供代表訊號線318c和318a的訊令狀態C、A的差異的CA差分訊號810c。因此，轉態偵測電路804可被配置為偵測由於差分接收器802a、802b和802c中的至少一個的輸出在每個符號間隔的結尾處改變而發生的相位變化。
某些連續傳輸的符號對之間的轉態可由單個差分接收器802a、802b或802c偵測到，而其他轉態可由兩個或更多個差分接收器802a、802b和802c偵測到。在一實施例中，兩導線的狀態或相對狀態在轉態之後可能是不變的，並且相應的差分接收器802a、802b或802c的輸出在該相位轉態之後也可是不變的。因此，時脈產生電路806可包括轉態偵測電路804及/或其他邏輯，以監測所有差分接收器802a、802b和802c的輸出，以便確定何時發生了相位轉態。時脈產生電路可基於偵測到的相位轉態來產生接收時脈訊號808。
三導線中的訊令狀態變化可在不同時間被偵測，從而導致差分訊號810a、810b、810c在不同的時間處於穩定狀態。差分訊號810a、810b、810c的狀態可在每個訊號線318a、318b及/或318c的訊令狀態對一符號傳輸間隔已經轉態到其定義的狀態之後在達到穩定性之前切換。這種可變性的結果在圖8的時序圖820中示出。
訊令狀態改變偵測的時序可根據已經發生的訊令狀態改變的類型而變化。標記822、824和826表示在提供給轉態偵測電路804的差分訊號810a、810b、810c中的轉態的發生。在時序圖820中，標記822、824和826被分配了不同的高度，這僅是為了圖示清楚。標記822、824和826的相對高度無意於指示與用於時脈產生或資料解碼的電壓或電流為準、極性或加權值的特定關係。時序圖820顯示與在三個訊號線318a，318b和318c上以相位和極性傳輸的符號相關聯的轉態的時序的影響。在時序圖820中，一些符號之間的轉態可導致可變擷取窗口830a、830b、830c、830d、830e、830f及/或830g(統稱為符號擷取窗口830)，在此期間符號可被可靠地擷取。偵測到的狀態變化的數量及其相對時序可導致時脈訊號808發生抖動。
C-PHY通訊鏈路的流通量可能會受到訊號轉態時間的持續時間和可變性的影響。例如，偵測電路的可變性可能是由製造程序的公差、電壓和電流源以及工作溫度的變異和穩定性以及訊號線318a、318b和318c的電性所引起。偵測電路的可變性可能會限制通道頻寬。
圖9包括表示某些連續符號之間從第一訊令狀態到第二訊令狀態的轉態的某些實施例的時序圖900和920。時序圖900和920中顯示的訊令狀態轉態得選擇是出於說明的目的，並且其他轉態和轉態的組合可在MIPI聯盟C-PHY介面中發生。時序圖900和920涉及三線三相通訊鏈路的實施例，其中由於在三導線的訊號位準之間的上升和下降時間的差分，在每個符號間隔邊界處可能發生多個接收器輸出轉態。請進一步參考圖8，第一時序圖900顯示轉態之前和之後的三導線中的訊號線318a、318b和318c的訊令狀態(A，B和C)，而第二時序圖920顯示差分接收器802a、802b和802c的輸出，其提供了表示訊號線318a、318b和318c之間的差分的差分訊號810a、810b、810c。在許多情況下，一組差分接收器802a、802b和802c可被配置為通過比較兩條訊號線318a、318b 和318c的不同組合來取得轉態。在一實施例中，這些差分接收器802a、802b和802c可被配置為通過決定它們各自的輸入電壓的差(例如通過相減)來產生輸出。
在時序圖900和920所示的每個實施例中，初始符號代表-z狀態616(參見圖8)轉態至一不同的符號。如時序圖902、904和906所示，訊號A最初處於+1狀態，訊號B處於0狀態並且訊號C處於-1狀態。因此，差分接收器802a、802b最初測量到+1差分924，並且差分接收器802c測量到-2差分926，如差分接收器輸出的時序圖922、932、938所示。
在對應於時序圖902、922的第一實施例中，發生了從代表-z狀態616的符號到代表-x訊令狀態612(參見圖6)的符號的轉態，其中訊號A轉態為-1狀態；訊號B轉態為+1狀態；訊號C轉態為0狀態，其中差分接收器802a從+1差分924轉態為-2差分930，差分接收器802b保持在+1差分924、928，且差分接收器802c從-2差分926轉態為+1差分928。
在與時序圖904、932相對應的第二實施例中，發生了從表示-z訊令狀態616的符號到表示+z訊令狀態606的符號的轉態，其中訊號A轉態為-1狀態；訊號B保持在0狀態；訊號C轉態為+1狀態，其中兩個差分接收器802a和802b從+1差分924轉態為-1差分936，差分接收器802c從-2差分926轉態為+2差分934。
在對應於時序圖906、938的第三實施例中，發生了從表示-z訊令狀態616的符號到表示+x訊令狀態602的符號的轉態，其中訊號A保持在+1狀態；訊號B轉態到-1狀態；訊號C轉態為0狀態，其中差分接收器802a從+1差分924轉態為+2差分940，差分接收器802b從+1差分924轉態為-1差分942，且差分接收器802c從-2差分926轉態為-1差分942。
這些實施例說明了跨越0、1、2、3、4和5級的差分值的轉態。用於典型差分或單端串聯發射器的預加強技術已開發用於兩級間轉態，如用於MIPI聯盟C-PHY三相訊號，可能會帶來某些不利影響。特別是，在轉態期間過激勵訊號的預加強電路可能會在跨越1或2級的轉態期間引起過衝，並可能導致邊緣敏感電路中發生誤觸發。
圖10顯示包括單個符號間隔1002的多個符號間隔疊加而產生的二進制眼圖1000。訊號轉態區域1004表示兩個符號之間的邊界處的不確定性的時段，其中可變訊號上升時間阻止了可靠的解碼。狀態資訊可在“眼開口”內的眼罩1006定義的區域中可靠地確定，該區域表示符號穩定並且可可靠地被接收和解碼的時段。眼罩1006遮蓋了不會發生零交叉的區域，並且解碼器使用眼罩來防止起因於在第一訊號零交叉之後的在符號間隔邊界處的後續零交叉效應的多重計時。
訊號的周期性採樣和顯示的概念在使用時脈資料恢復電路的系統的設計、適配和配置，該系統使用出現在接收資料中的頻繁轉態來重新創建接收到的資料時序訊號。基於序列器/解除串列器(SERDES)技術的通訊系統是一實施例系統的實施例，在該系統中，二進制眼圖1000可用作基於二進制眼圖1000的眼開口來判斷可靠地恢復資料的能力的基礎。
M線N相編碼系統(例如三線三相編碼器)可對在每個符號邊界處具有至少一個轉態的訊號進行編碼，並且接收器可利用那些確認的轉態以恢復時脈。接收器可能於一符號邊界的第一次訊號轉態之前需要可靠的資料，並且還必須能夠可靠地遮蔽與相同符號邊界相關的多次轉態。多次接收器轉態可能出現在M線(例如三線)上傳輸的訊號之間的上升和下降時間略有差異時，以及在接收到的訊號對組合之間(例如圖6的差分接收器802a、802b和802c的A-B,B-B，和C-A輸出)有訊號傳輸時間差異時。
圖11顯示對一C-PHY三相訊號產生的多級眼圖1100的實施例。多級眼圖1100可從多個符號間隔1102的疊加而產生。多級眼圖1100可利用一固定及/或獨立於符號的觸發器1110來產生。多級眼圖1100包括增加數量的電壓位準1120、1122、1124、1126、1128，這可歸因於由N相接收器電路的差分接收器802a，802b，802c測量的多個電壓位準(參見圖8)。在本實施例中，多級眼圖1100可對應於提供給差分接收器802a、802b和802c的三線三相編碼訊號中的可能的轉態。這三個電壓位準可使差分接收器802a、802b和802c針對正極性和負極性產生強電壓位準1126、1128以及弱電壓位準1122、1124。一般來說，在任何符號中僅一根訊號線318a、318b和318c不被驅動，並且差分接收器802a、802b和802c不會產生0狀態(此處為0伏)輸出。與強位準和弱位準相關的電壓不必相對於0伏位準均勻間隔。例如，弱電壓位準1122、1124表示電壓的比較，該電壓可包括由未驅動的訊號線318a，318b和318c達到的電壓位準。多級眼圖1100可重疊由差分接收器802a、802b和802c產生的波形，因為當在接收器處擷取資料時，所有三對訊號會被同時考慮。差分接收器802a、802b和802c產生的波形代表差分訊號810a、810b、810c，而差分訊號810a、810b、810c代表三對訊號(A-B、B-C和C-A)的比較。
C-PHY三相解碼器中使用的驅動器、接收器和其他裝置可能表現出不同的開關特性，導致在從三條導線接收的訊號之間引入相對延遲。由於三訊號線318a、318b、318c各自的三個訊號之間的上升和下降時間略有不同，且從訊號線318a、318b、318c接收到的訊號對組合之間存在細微的訊號傳播時間差異，在每個符號間隔邊界1108及/或1114處可能會觀察到多個接收器輸出轉態。多級眼圖1100可捕捉到上升和下降時間的變化，作為每個符號間隔邊界1108和1114附近的轉態中的相對延遲。上升和下降時間的變化可能是由於三 相驅動器的不同特性所致。上升時間和下降時間的差異還可能導致任何給定符號的符號間隔1102的持續時間的有效縮短或延長。
訊號轉態區域1104表示一段不確定的時間或週期，其中可變的訊號上升時間阻止可靠的解碼。狀態資訊可在“眼開口”1106中可靠地決定，“眼開口”1106表示符號穩定且可被可靠地接收和解碼的時段。在一實施例中，眼開口1106可被決定為在訊號轉態區域1104的末端1112處開始，並且在符號間隔1102的符號間隔邊界1114處結束。在圖11的實施例中，眼開口1106可被決定為在訊號轉態區域1104的末端1112開始，並且結束於訊號線318a、318b、318c的訊號狀態及/或三個差分接收器802a、802b和802c的輸出已開始改變以反映下一符號的時間1116。
相較於對應接收訊號的眼開口1106，配置為N相編碼的通訊鏈路220的最大速度可能受到訊號轉態區域1104的持續時間的限制。舉例而言，符號間隔1102的最小週期可由與圖5所示的解碼器500中的CDR電路524相關聯的加緊設計餘裕來約束。不同的訊令狀態轉態可關聯於對應於兩條或更多的訊號線318a、318b及/或318c的訊號轉態時間的不同變化，從而導致接收裝置中的差分接收器802a、802b和802c的輸出在相對於符號間隔邊界1108的不同時間及/或速率改變，其中差分接收器802a、802b和802c開始改變。訊號轉態時間之間的差異可能導致兩個或更多的差分訊號810a、810b、810c中的訊號轉態之間的時序偏斜。CDR電路可包括延遲電路和其他電路，以容納差分訊號810a、810b、810c之間的時序偏斜。
圖12提供了用於三線三相介面的CDR電路1200的實施例。所繪示的CDR電路1200包含許多不同類型的時脈恢復電路所共有的某些特定特徵和功能元件。CDR電路1200接收差分訊號1202、1204、1206，該差分訊號1202、1204、1206可例如從圖8的差分接收器802a、802b和802c產生的差分訊號 810a、810b、810c而得。在CDR電路1200中，每個差分訊號1202、1204、1206為一對D正反器(D flipflop)1210a、1210b、1210c提供時脈以產生輸出訊號1230a-1230f。當在相應的差分訊號1202、1204、1206上偵測到轉態時，輸出訊號1230a-1230f攜帶脈衝。提供給D正反器的時脈輸入的上升邊緣通過D正反器定時邏輯1。反相器1208a、1208b、1208c可用於將差分訊號1202、1204、1206的反相版本提供給每對對應的D正反器1210a、1210b、1210c中的其中之一D正反器。因此，每對D正反器1210a，1210b，1210c回應於在相應的差分訊號1202、1204、1206中偵測到的上升邊緣和下降邊緣而產生脈衝。
舉例而言，AB差分訊號1202被提供給第一對D正反器1210a中的第一D正反器1232，並且反相器1208a將AB差分訊號1202的反相版本提供給第一對D正反器1210a中的第二D正反器1234。D正反器最初處於重設狀態。AB差訊號1202上的上升邊緣通過第一D正反器1232定時邏輯1，從而使第一正反器(r_AB)1230a的輸出轉態為邏輯1狀態。AB差訊號1202的下降邊緣通過第二D正反器1234定時邏輯1，從而使第二正反器(f_AB)1230b的輸出轉態到邏輯1狀態。
將輸出訊號1230a至1230f提供至如或閘1212之邏輯，該邏輯產生可用作接收器時脈(RxCLK)訊號1222之輸出訊號。當差分訊號1202、1204、1206中之任一者之訊令狀態中發生轉態時，RxCLK訊號1222轉態至邏輯1狀態。將RxCLK訊號1222提供至可編程延遲電路1214，該可編程延遲電路驅動重設多對D正反器1210a、1210b、1210c中之D正反器的重設訊號(rb訊號1228)。在所說明之實施例中，在D正反器由低訊號重設時，可包括反相器1216。在D正反器經重設時，或閘1212之輸出返回至邏輯0狀態且RxCLK訊號1222上之脈衝終止。當此邏輯0狀態傳播穿過可編程延遲電路1214及反相器 1216時，D正反器上之重設狀態被解除。當D正反器處於重設狀態時，差分訊號1202、1204、1206上之轉態被忽略。
可編程延遲電路1214通常經配置以產生延遲，該延遲具有超過差分訊號1202、1204、1206上之第一轉態與最後轉態之間的時序偏斜之差的持續時間。可編程延遲電路1214配置RxCLK訊號1222上之脈衝之持續時間(亦即脈衝寬度)。可編程延遲電路1214可在處理器或其他控制及/或組態邏輯斷言一設定訊號1226時被配置。
RxCLK訊號1222亦可被提供至擷取差分訊號1202、1204、1206之訊令狀態之一組三個正反器1220，從而針對RxCLK訊號1222上發生之每一脈衝提供穩定輸出符號1224。延遲或對準邏輯1218可調整該組差分訊號1202、1204、1206之時序。舉例而言，延遲或對準邏輯1218可用於相對於RxCLK訊號1222上之脈衝來調整差異訊號1202、1204、1206之時序，以確保正反器1220在差異訊號1202、1204、1206穩定時擷取差異訊號1202、1204、1206之訊令狀態。延遲或對準邏輯1218可基於經配置用於可編程延遲電路1214之延遲而延遲差異訊號1202、1204、1206中之邊緣。
可編程延遲電路1214可經配置於CDR電路1200中以容納差分訊號1202、1204、1206中之轉態時間中的可能的大變異。在一實施例中，可編程延遲電路1214通常被配置為提供超過差異訊號1202、1204、1206上之第一轉態與最後轉態之間的時序偏斜之持續時間的最小延遲週期。可編程延遲電路1214提供的延遲時間的計算是考慮到邏輯閘在CDR電路1200中的延遲迴路的數量，且被限制為考慮到預期或觀察到的可能影響邏輯閘及/或可編程延遲電路1214的PVT變化的最小延遲時間。為了CDR電路1200之可靠操作，由可編程延遲電路1214提供之最大延遲時間可不大於符號間隔。在較快資料速率下，時序偏斜作為符號間隔1102之部分增加。眼開口1106可相對於符號間隔1102變小， 且眼開口1106可在高頻時關閉。當可編程延遲電路1214提供的延遲時間降低由眼開口1106佔據之符號間隔1102之百分比到低於可支援符號之可靠擷取之臨限大小時，最大符號傳輸速率可受限制。
圖13為說明CDR電路1200之操作之某些態樣的時序圖1300。該圖係關於在可編程延遲電路1214已經配置且設定訊號1226不作用之後的操作。CDR電路1200作為邊緣偵測器操作。C-PHY三相編碼每單位間隔(UI)1302提供單個訊令狀態轉態。三導線之每一線之狀態及/或三導線之傳輸特性之差異可致使在兩個或多於兩個導線上在不同時間出現轉態。差分訊號1202、1204、1206中之轉態之發生時間之最大差異可被稱作為偏斜時間(tskew)1304。與CDR電路1200相關聯之其他延遲包括經由多對D正反器1210a、1210b、1210c之傳播延遲(tck2q)1314、與傳遞穿過或閘1212之上升邊緣相關聯之傳播延遲(tOR_0)1316、與傳遞穿過或閘1212之下降邊緣相關聯之傳播延遲(tOR_1)1318、組合由可編程延遲電路1214及驅動器/反相器1216引入之延遲之可編程延遲(tpgm)1310，及對應於由多對D正反器1210a、1210b、1210c接收rb訊號1228之時間與清除正反器輸出之時間之間的延遲之重設延遲(trst)1312。
迴路延遲(tloop 1320)可被定義為：tloop=tck2q+tOR_1+tpgm+trst+tOR_0+tpgm。tloop1320與UI 1302之間的關係可決定CDR電路1200之操作之可靠性。此關係受到用於傳輸之時脈頻率之影響，該時脈頻率對UI 1302及可編程延遲電路1214之操作之可變性具有直接影響。
在一些裝置中，可編程延遲電路1214之操作可受制於操作條件的變化，包括製造程序、電路供應電壓及模溫度(PVT)之變化。由可編程延遲電路1214針對配置值提供之延遲時間可逐裝置及/或在裝置內逐電路有顯著不同。在習知系統中，CDR電路1200之標稱操作條件通常藉由設計設定，以在所有PVT條件下產生在眼開口1106之中間某處的時脈邊緣，以便確保在訊號轉態 區1104之結束1112之後且在向下一符號之轉態區開始之前(甚至在最糟狀況PVT效應下)發生時脈邊緣。CDR電路1200的設計中可能發生之困難為在傳輸頻率增加且差分訊號1202、1204、1206之時序偏斜相較UI 1302較大時保證時脈邊緣在眼開口1106內。舉例而言，典型延遲電路可產生在所有PVT條件中改變2倍之延遲值。
圖14為說明提供不足延遲之可編程延遲電路1214之效應的時序圖1400。在此實例中，tloop1406對所觀察的tskew1404而言過短，且在一個UI 1402中產生多個時脈脈衝1408、1410。亦即，迴路延遲tloop1406相對於tskew1404不夠大，且在差分訊號1202、1204、1206上稍後發生之轉態未經遮蔽。在所描繪的實施例中，可在回應於差分訊號1202中之另一者中的第一發生轉態1412而產生脈衝1408之後偵測到差分訊號1206中之一者中之第二轉態1414。在此實例中，所恢復的時脈頻率可為用於在三相介面上傳輸符號之時脈頻率的兩倍。
圖15為說明提供過長延遲之可編程延遲電路1214之效應的時序圖1500。在此實例中，可觀察到延遲時間為tskew1504的偏斜，且tloop1506大於UI 1502。CDR電路1200可回應於第一UI 1502中之第一發生轉態1514而產生時脈脈衝1508，但rb訊號1228可在第二UI 1512中發生轉態1516、1518時處於作用中。在所描繪之實施例中，第二UI 1512中之轉態1516、1518經遮蔽，且對應於第二UI 1512之預期脈衝1510經抑制。在此實施例中，經回復時脈頻率可為用以在三相介面上傳輸符號之時脈頻率的一半。
在由圖14及圖15之實例所說明，CDR電路1200可經受以下約束：tskew<tloop<UI。實驗證據表明tloop1320、1406、1506對PVT非常敏感。用於CDR電路1200的tloop可被重新表示為tloop=tck2q+tOR_1+trst+tOR_0+(tpgm+tpgm)。迴路時間在較高的符號速率下易受可靠性影響，這是由於對PVT變化敏感的大量延遲、加倍tpgm延遲以及與6輸入或閘1212相關的較大延遲會限制可被CDR電路 1200恢復的時脈訊號的最大頻率。增加可編程延遲電路1214提供之延遲以增加對PVT之潛在變化之範圍的適應可進一步限制可被CDR電路1200恢復的時脈訊號的最大頻率。
包括C-PHY 1.2規範和C-PHY 2.0規範在內的C-PHY的最新實現和建議規範定義了符號傳輸時脈訊號的頻率，該頻率可超過傳統CDR電路在接收器處恢復時脈訊號的能力。符號傳輸時脈訊號用於控制符號傳輸的速率並確定UI 1302的持續時間。當符號傳輸時脈訊號的頻率增加，UI 1302的持續時間減小。由CDR電路1200中的迴路延遲引起的約束限制了CDR電路1200可支持的UI 1302的最小持續時間，這限制了CDR電路1200可支持的符號傳輸時脈訊號的最大頻率。即使使用先進的裝置技術，CDR電路1200中的迴路延遲在某些PVT條件下也可能超過300皮秒，這可能會將常規C-PHY應用限制在每秒2.5千兆符號(gigasymbols)的最大符號傳輸速率。在一些實施方式中，由CDR電路1200中的迴路延遲引起的對UI 1302的持續時間的約束可使常規CDR電路1200在用於須符合下一代C-PHY規範的C-PHY介面中無效。
增加符號傳輸時脈的頻率的能力可能受到C-PHY發射器和接收器中電路能力的限制。在許多實施方式中，為邏輯閘定義的切換時間可能會限制符號傳輸時脈的最大頻率，及/或可能會限制用於以較高時脈頻率發送或接收符號的電路中閘的位準數。在一實施例中，通過接收器電路的邏輯電路的傳播時間可約束接收器可支持的最小UI，及/或能可靠地對符號進行採樣的時間窗口。在另一實施例中，高速符號傳輸時脈訊號的產生和分配可能難以實現及/或可能使積體電路的設計複雜化。
根據本揭露的某些態樣，可使用半速率符號傳輸時脈來實現增加及/或最大化的符號傳輸速率。常規的C-PHY資料路徑使用全速率符號傳輸時脈來運作，從而分別在發射器的符號時脈訊號或接收器的符號時脈訊號的單 一類型的邊緣上傳輸和採樣資料。基於實施方式中採用的電路設計，用於符號時脈訊號中的定時的邊緣類型可是上升邊緣或下降邊緣。資料流通量由C-PHY介面的符號速率決定，其中符號速率可表示為通過C-PHY匯流排每秒傳輸的符號數。根據常規C-PHY規範：符號速率=符號時脈頻率。資料流通量可測量為通過C-PHY匯流排每秒傳輸的位數。在一實施例中，可在連續傳輸的符號之間的轉態中對大約2.32個位元進行編碼，使得：資料流通量=2.32*(符號時脈頻率)。
根據本揭露的某些態樣實施的C-PHY介面可通過使用半速率符號時脈訊號來控制C-PHY資料路徑中的定時來增加C-PHY介面的資料流通量。在一實施例中，發射器可在符號傳輸時脈訊號的上升邊緣和下降邊緣上傳輸符號。在另一實施例中，接收器可產生頻率為符號傳輸時脈訊號的頻率的一半的半速率符號時脈訊號，並且可使用所產生的時脈訊號的上升邊緣和下降邊緣來擷取通過C-PHY介面傳輸的符號。根據本揭露的某些態樣，半速率符號時脈訊號的使用提供了：符號速率=2*(符號時脈頻率)。資料流通量被量測為在C-PHY匯流排上每秒傳輸的位元數。當在連續傳輸的符號之間的轉態中對2.32位元進行編碼時：資料流通量=4.64*(符號時脈頻率)。在一實施例中，可在根據本揭露某些態樣實施的C-PHY介面中使用5GHz半速率符號時脈訊號來獲得在常規C-PHY介面中使用10GHz全速率符號時脈訊號獲得的資料流通量。
圖16顯示時脈恢復電路1640，其被配置為從通過C-PHY介面發送的訊令中提供半速率符號時脈訊號1650。多個延遲電路1616、1618、1620、1644用於遮蔽差分訊號1602、1604、1606中的轉態時間的變化。延遲電路1616、1618、1620設置在產生並合併轉態脈衝的脈衝合併電路1600中，其中轉態脈衝代表在差分訊號1602、1604、1606中偵測到的轉態的脈衝。圖17顯示說明與脈衝合併電路1600和時脈恢復電路1640相關的時序的時序圖1700。
脈衝合併電路1600接收差分訊號1602、1604、1606，該差分訊號1602、1604、1606表示三導線A，B和C中的導線對的訊令狀態的差異。可從差分接收器或比較器接收差分訊號1602、1604、1606，例如產生圖8所示的差分訊號810a、810b、810c的差分接收器802a、802b和802c。脈衝合併電路1600使用三個互斥或閘1608、1610、1612和相應的延遲電路1616、1618及1620，以產生轉態脈衝1704、1706、1708以回應於差分訊號1602、1604、1606中發生的轉態。在所示的時序圖1700的實施例中，在每個所示的符號邊界1710a、1710b、1710c、1710d處發生AB差分訊號1602、BC差分訊號1604和CA差分訊號1606的轉態。差分訊號1602、1604、1606中的轉態可在不同的時間發生，使得可在第一次發生的轉態和最後一次發生的轉態之間觀察到偏斜1702。在所示實施例中，在AB差異訊號1602上的第一圖示符號邊界1710a處可觀察到第一發生轉態，並且在CA差分訊號1606上的第一圖示符號邊界1710a處可觀察到最後發生的轉態。在每個符號邊界1710a、1710b、1710c、1710d處的轉態之間可不同。在操作中，在一或多個符號邊界1710a、1710b、1710c、1710d處的差分訊號1602、1604、1606的其中之一上可能不會發生轉態。
第一互斥或閘1608接收AB差分訊號1602和由AB延遲電路1616提供的AB差分訊號1602的延遲版本，並提供包括脈衝1704的AB_p訊號1622，該脈衝1704的持續時間由AB延遲電路1616引入的延遲的持續時間所控制。第二互斥或閘1610接收BC差分訊號1604和由BC延遲電路1618提供的BC差分訊號1604的延遲版本，並提供包括脈衝1706的BC_p訊號1624，該脈衝1706的持續時間由BC延遲電路1618引入的延遲的持續時間控制。第三互斥或閘1612接收CA差分訊號1606和由CA延遲電路1620提供的CA差分訊號1606的延遲版本，並提供包括脈衝1708的CA_p訊號1626，該脈衝1708的持續時間由CA延遲電路1620引入的延遲的持續時間控制。AB_p訊號1622、BC_p訊號1624和CA_p訊號 1626提供給或閘1614，該或閘1614提供eg_pulse訊號1630，而該eg_pulse訊號1630包括對應於AB_p訊號1622、BC_p訊號1624和CA_p訊號1626中的脈衝1704、1706、1708。在一些情況下，脈衝1704、1706、1708中的兩個或更多個可在時間上重疊並且可在組合脈衝1714中合併。
eg_pulse訊號1630在時脈恢復電路1640中為延遲正反器(DFF 1642)提供時脈。eg_pulse訊號1630中的每個上升邊緣從DFF 1642的D輸入到輸出(Q)為反相延遲半速率符號時脈訊號1648提供時脈。DFF 1642的輸出提供半速率符號時脈訊號1650(rclk)。延遲電路1616、1618和1620可被配置為提供脈衝1704、1706、1708，這些脈衝的持續時間足以在預期或觀察到的PVT條件下為DFF 1642提供時脈。舉例而言，脈衝1704、1706、1708的持續時間可基於一時脈脈衝的最小持續時間來配置。
時脈恢復電路1640被配置為提供半速率符號時脈訊號1650，其在每個符號邊界1710a、1710b、1710c、1710d處改變狀態。例如，反相延遲半速率符號時脈訊號1648在第一符號邊界1710a處於邏輯1狀態，而半速率符號時脈訊號1650處於邏輯0。組合脈衝1714中與第一差分脈衝1704相對應的第一上升邊緣訊號通過DFF 1642的Q輸出定時邏輯1位準，從而使半速率符號時脈訊號1650轉態為邏輯1狀態。延遲電路1644和反相器1646的組合延遲了半速率符號時脈訊號1650中的轉態，並且使得在上升延遲1720之後，反相延遲半速率符號時脈訊號1648轉態為邏輯0狀態。上升延遲1720的持續時間被配置為遮蔽eg_pulse訊號1630中的附加邊緣，使得對應於第一符號邊界1710a的差分脈衝1706、1708對半速率符號時脈訊號1650的狀態沒有影響。
對應於第二符號邊界1710b的組合脈衝中的第一上升邊緣通過DFF 1642的Q輸出對反相延遲半速率符號時脈訊號1648的邏輯0位準計時，從而導致半速率符號時脈訊號1650轉態為邏輯0狀態。下降延遲1722的持續時間被 配置為遮蔽eg_pulse訊號1630中的附加邊緣，使得對應於第二符號邊界1710b的差分脈衝對半速率符號時脈訊號1650的狀態沒有影響。延遲電路1644被配置以提供上升延遲1720和下降延遲1722的匹配持續時間。延遲電路1644的配置受到匹配上升延遲1720和下降延遲1722的持續時間以及遮蔽符號邊界1710a、1710b、1710c、1710d處的附加脈衝的需求的限制。
時脈恢復電路1640的最大工作頻率和對應的最小UI可由與時脈恢復電路1640和脈衝合併電路1600相關的時序約束來決定。時序約束可表示為：clk_q+rise_dly>skew,clk_q+fall_dly>skew,clk_q+rise_dly+DFF_setup<1UI,clk_q+fall_dly+DFF_setup<1UI,rise_dly=fall_dly.在許多實施方式中，匹配的rise_dly和fall_dly持續時間約束要求重複的延遲單元，並且兩個延遲單元的固有延遲可能非常大。在一些實施例中，延遲電路1644中的延遲單元與延遲持續時間相關聯，該延遲持續時間導致總延遲很大並且不適用於較新的C-PHY實施例。
圖18顯示CDR電路1840，其被配置為從通過C-PHY介面傳輸的訊令中提供高頻半速率符號時脈訊號1850。在脈衝合併電路1800中提供延遲電路1816、1818、1820，該脈衝合併電路1800產生並合併表示在差分訊號1802、1804、1806中偵測到的轉態的轉態脈衝。圖19顯示描繪與脈衝合併電路1800和CDR電路1840相關聯的時序的時序圖1900。
脈衝合併電路1800接收差分訊號1802、1804、1806，該差分訊號1802、1804、1806表示三導線A、B和C中的導線對的訊令狀態的差異。可從差分接收器或比較器接收差分訊號1802、1804、1806，例如產生圖8所示的 差分訊號810a、810b、810c的差分接收器802a、802b和802c。脈衝合併電路1800使用三個互斥或閘1808、1810、1812和對應的延遲電路1816、1818和1820，以產生轉態脈衝1904、1906、1908以回應於差分訊號1802、1804、1806中發生的轉態。在所示的時序圖1900的實施例中，在每個所示的符號邊界1910a、1910b、1910c、1910d處，AB差分訊號1802、BC差分訊號1804和CA差分訊號1806中發生轉態。
差分訊號1802、1804、1806中的轉態可在不同的時間發生，使得可在第一次發生的轉態和最後一次發生的轉態之間觀察到時序偏斜1902。在繪示說明的實施例中，在AB差分訊號1802上的第一圖示符號邊界1910a處可觀察到第一發生轉態，並且在CA差分訊號1806上的第一圖示符號邊界1910a處可觀察到最後出現的轉態。在每個符號邊界1910a、1910b、1910c、1910d的轉態之間可不同。在操作中，在一或多個符號邊界1910a、1910b、1910c、1910d處的差分訊號1802、1804、1806的其中之一上可能不會發生轉態。
第一互斥或閘1808接收AB差分訊號1802和由AB延遲電路1816提供的AB差分訊號1802的延遲版本，並且提供包括脈衝1904的AB_p訊號1822，該脈衝1904的持續時間由AB延遲電路1816引入的延遲的持續時間所控制。第二互斥或閘1810接收BC差分訊號1804和由BC延遲電路1818提供的BC差分訊號1804的延遲版本，並提供包括脈衝1906的BC_p訊號1824，脈衝1906的持續時間由BC延遲電路1818引入的延遲的持續時間控制。第三互斥或閘1812接收CA差分訊號1806和由CA延遲電路1820提供的CA差分訊號1806的延遲版本，並提供包括脈衝1908的CA_p訊號1826，該脈衝1908的持續時間由CA延遲電路1820引入的延遲的持續時間控制。AB_p訊號1822、BC_p訊號1824和CA_p訊號1826被提供給或閘1814，而或閘1814提供eg_pulse訊號1830。
延遲電路1816、1818、1820中的每一個可被配置及/或校準以提供超過相對於對應的差分訊號1802、1804、1806量測的定時偏斜1902的持續時間的延遲。舉例而言，AB延遲電路1816提供的延遲可被配置或調整為超過AB差分訊號1802中的轉態和BC差分訊號1804中的轉態及/或CA差分訊號1806中的轉態之間的時序偏斜1902的持續時間。結果脈衝1904、1906及/或1908重疊，使得或閘1814在eg_pulse訊號1830中為每個符號邊界1910a、1910b、1910c、1910d提供組合脈衝1914。延遲電路1816、1818、1820可被重新配置及/或重新校準以適應與PVT條件變化相關聯的定時和其他變化。
eg_pulse訊號1830為CDR電路1840中的延遲正反器(DFF 1842)提供時脈。eg_pulse訊號1830中的每個上升邊緣自DFF 1842的D輸入通至輸出(Q)為半速率符號時脈訊號1850(rclk)定時一反相版本(rclk_inv訊號1846)。DFF1842的輸出提供半速率符號時脈訊號1850。延遲電路1816、1818和1820可被配置以提供脈衝1904、1906、1908，脈衝1904、1906、1908對於預期或測量的PVT條件，具有足以超過偏斜1702的持續時間的最小持續時間。
CDR電路1840被配置為提供半速率符號時脈訊號1850，其在每個符號邊界1910a、1910b、1910c、1910d改變狀態。例如，rclk_inv訊號1846在第一符號邊界1910a處於邏輯1狀態，而半速率符號時脈訊號1850處於邏輯0狀態。eg_pulse訊號1830中的組合脈衝1914的上升邊緣將邏輯1位準作為時脈到達DFF 1842的Q輸出，從而使半速率符號時脈訊號1850轉態為邏輯1狀態。反相器1844以最小的延遲從半速率符號時脈訊號1850產生rclk_inv訊號1846。
在脈衝合併電路1800中提供了用於容納差分訊號1802、1804、1806之間的偏斜的延遲遮罩，且該延遲掩碼在CDR電路1840的外部。因此，CDR電路1840實際上是可回應於提供給其時脈訊號的訊號中的邊緣而快速 切換的開迴路電路。CDR電路1840的最大工作頻率和對應之最小UI可由時序約束確定：dly>skew,and dly+skew<1UI其中dly代表延遲電路1816、1818和1820提供的最大延遲的持續時間。
CDR電路1840可包括或耦合到一或多個用於對根據C-PHY協定在三線式匯流排上傳輸的訊號中被編碼的資料進行解碼的電路。例如，半速率符號時脈訊號1850可用於控制在每個符號邊界1910a、1910b、1910c、1910d處代表三個差分訊號1802、1804、1806的符號的擷取。在一實施例中，定義三個差分訊號1802、1804、1806的狀態的原始符號可被擷取。在另一實施例中，可基於三個差分訊號1802、1804、1806的狀態來產生和擷取FRP符號。
在所說明的實施例中，CDR電路1840包括定時電路，該定時電路可用於延遲或以其他方式對準差分訊號1802、1804、1806，以使能夠在半速率符號時脈訊號1850的邊緣或半速率符號時脈訊號1850的導數處進行截取。對準的差分訊號可用於產生三位元原始符號的符號流1854到一組暫存器1856，該些暫存器被配置為在半速率符號時脈訊號1850的上升邊緣和下降邊緣從符號流1854擷取原始符號。在一實施例中，暫存器組1856可包括第一暫存器，用以基於從半速率符號時脈訊號1850的上升邊緣得出的時序來從符號流1854擷取符號，且可包括第二暫存器，其基於從rclk_inv訊號1846中的上升邊緣得出的時序從符號流1854擷取符號。暫存器組1856可包括一或多個三位元移位暫存器及/或可被組織為一先進先出(FIFO)緩衝器，其提供從暫存器組1856中的不同暫存器組合而成符號序列1860。
處理電路和方法的實施例
圖20顯示採用處理電路2002的設備2000的硬體實施方式的實施例，該處理電路可被配置為執行本文揭露的一或多個功能。根據本揭露的各個態樣，可使用處理電路2002來實現本文揭露的元件或元件的任何部分或元件的任何組合。處理電路2002可包括某些裝置、電路及/或支持本文揭露的時脈恢復技術的邏輯。
處理電路2002可包括由硬體和軟體模組的某種組合控制的一或多個處理器2004。處理器2004的實施例包括微處理器、微控制器、數位訊號處理器(DSP)、場可編程閘陣列(FPGA)、可編程邏輯裝置(PLD)、狀態機、定序器、閘邏輯、離散硬體電路以及配置為執行貫穿本揭露描述的各種功能的其他合適硬體。一或多個處理器2004可包括執行特定功能並且可由軟體模組2016之一配置、擴充或控制的專用處理器。一或多個處理器2004可通過在安裝期間加載的軟體模組2016的組合來配置，且可通過在操作期間加載或卸載一或多個軟體模組2016進一步進行配置。
在所說明的實施例中，處理電路2002可用匯流排架構來實現，該匯流排架構整體上由匯流排2010表示。匯流排2010可包括任何數量的互連匯流排和橋接器，取決於處理電路2002的具體應用和總體設計限制。在一實施例中，匯流排2010將包括一或多個處理器2004和處理器可讀儲存媒體2006的各種電路鏈接在一起。處理器可讀儲存媒體2006可包括記憶體裝置和大容量儲存裝置，並且在本文中可被稱為電腦可讀媒體及/或處理器可讀媒體。匯流排2010還可鏈接各種其他電路，例如定時源、計時器、週邊設備、電壓調節器和電源管理電路。匯流排介面2008可提供匯流排2010與一或多個收發器2012之間的介面。可為處理電路所支持的每一網路技術提供收發器2012。在一些實施例中，多種網路技術可共享在收發器2012中的一些或全部電路或處理模組。每個收發器2012提供用於通過傳輸媒體與各種其他裝置進行通訊的元件。取決於設 備2000的性質而也可提供使用者介面2018(例如鍵盤、顯示器、揚聲器、麥克風、操縱桿)，並且可直接或通過匯流排介面2008通訊地耦合到匯流排2010。
處理器2004可負責管理匯流排2010，並負責可能包含儲存在電腦可讀媒體中的軟體的執行的一般處理，該電腦可讀媒體可包括處理器可讀儲存媒體2006。包含處理器2004的處理電路2002可用以實現本文揭露的任何方法、功能和技術。處理器可讀儲存媒體2006可用於儲存在執行軟體時由處理器2004操縱的資料，並且該軟體可被配置為實現本文揭露的任何一種方法。
處理電路2002中的一或多個處理器2004可執行軟體。軟體應廣義地解釋為指令、指令集、程式碼、碼段、程式、程式碼、子程式、軟體模組、應用程式、軟體應用程式、套裝軟體、常式、子常式、物件、執行檔、執行緒、程序、功能、演算法等，無論是被稱為軟體、韌體、中介軟體、微程式碼、硬體描述語言還是其他形式。該軟體可以電腦可讀形式存在處理器可讀儲存媒體2006中或另一外部處理器可讀媒體中。處理器可讀儲存媒體2006可包括非暫態電腦可讀媒體。非暫態處理器可讀媒體包括例如磁儲存裝置(例如硬碟、軟性磁碟、磁條)，光碟(例如CD(compact disk)或數位多功能光碟(DVD))、智慧卡、快閃記憶體裝置(例如“快閃驅動器”、卡、棒或鑰匙驅動器)、隨機存取記憶體(RAM)、ROM、PROM、可清除PROM(EPROM)、EEPROM、暫存器、可移除磁碟以及任何其他合適的媒體，用以儲存可由電腦訪問和讀取的軟體及/或指令。處理器可讀儲存媒體2006還可包括例如載波、傳輸線以及用於傳輸可被電腦訪問和讀取的軟體及/或指令的任何其他合適的介質。處理器可讀儲存媒體2006可存在於處理器2004中的處理電路2002，或者可分佈在包括處理電路2002在內的多個實體中。處理器可讀儲存介質2006可實現在一電腦程式產品中。舉例來說，計算機程序產品可包括包裝材 料中的電腦可讀媒體。本領域技術人員將認知到如何取決於特定應用和施加於整個系統的總體設計約束以最佳地實現貫穿本揭露呈現的所述功能。
處理器可讀儲存媒體006可維持於維持及/或組織在可加載碼段、模組、應用、程式等中的軟體，其在本文中可稱為軟體模組2016。每個軟體模組2016可包括指令，和當被安裝或加載到處理電路2002上並由一或多個處理器2004執行時形成用以控制一或多個處理器2004的操作的執行期映像2014的資料。當被執行時，某些指令可使處理電路2002執行根據本文描述的某些方法、演算法和程序的功能。
一些軟體模組2016可在處理電路2002的初始化期間被加載，並且這些軟體模組2016可配置處理電路2002以使其能夠執行本文揭露的各種功能。例如，某些軟體模組2016可配置處理器2004的內部裝置及/或邏輯電路2022，並且可管理對外部裝置例如收發器2012、匯流排介面2008、使用者介面2018、計時器、數學協處理器等的存取。軟體模組2016可包括與中斷處理器和裝置驅動器交互的控制程式及/或作業系統，且其控制對處理電路2002提供的各種資源的存取。這些資源可包括記憶體、處理時間、對收發器2012的存取、使用者介面2018等。
處理電路2002的一或多個處理器2004可是多功能的，藉此，一些軟體模組2016被加載並配置為執行不同功能或相同功能的不同實施例。一或多個處理器2004可另外適配以管理例如回應於來自使用者介面2018、收發器2012和裝置驅動器的輸入而啟動的後台任務。為了支持多種功能的執行，一或多個處理器2004可被配置為提供多工作業環境，從而根據需要或期望將多個功能中的每一個實現為由一或多個處理器2004提供服務的一組任務。在一實施例中，可使用分時程式2020來實現多工作業環境，該分時程式2020在不同任務之間傳遞處理器2004的控制，由此每個任務在完成任何未處理的操作時及/或回應 如中斷之類的輸入時，將一或多個處理器2004的控制權返回給分時程序2020。當任務控制一或多個處理器2004時，處理電路有效地專用於與控制任務相關的功能所解決的目的。分時程序2020可包括作業系統、基於循環轉移控制的主迴路、根據功能的優先級分配對一或多個處理器2004的控制的函數及/或將對一或多個處理器2004的控制提供給一處理函數以回應於外部事件的中斷驅動主迴路。
圖21是可實現在一耦合到三線C-PHY介面的接收裝置的時脈恢復方法的流程圖2100。在方塊2102，接收裝置可產生包括一或多個轉態脈衝的組合訊號。每個轉態脈衝是回應於表示在一三線式匯流排中的一對導線的訊令狀態的差異的差分訊號中的轉態而產生。在方塊2104，接收裝置可將組合訊號提供給延遲正反器，該延遲正反器被配置為提供時脈訊號作為其輸出。組合訊號中的脈衝使時脈訊號被驅動到第一狀態。在方塊2106，接收裝置可向延遲正反器提供重設訊號。重設訊號是通過使到第一態的轉態延遲同時使從第一態的轉態通過且不延遲而從時脈訊號得出。當重設訊號轉態為第一態時，時脈訊號從第一態中被驅動。
接收裝置可通過對第一差分訊號和第一差分訊號的延遲版本執行互斥或閘功能來產生第一差分訊號的轉態脈衝。接收裝置可配置至少一脈衝產生電路以提供對應的轉態脈衝，其中該轉態脈衝的持續時間為根據為延遲正反器定義的最小時脈脈衝持續時間來。接收裝置可基於三線式匯流排的工作條件來校準至少一個脈衝產生電路。接收裝置可配置一非對稱延遲以提供應用於轉態到第一狀態的期望延遲持續時間。在一實施例中，非對稱延遲電路被實現為上升邊緣延遲電路，其被配置以延遲從低邏輯狀態到高邏輯狀態的轉態。上升邊緣延遲電路可進一步被配置為在不增加延遲的情況下使從高邏輯狀態到低邏輯狀態的轉態通過。
在不同的實施方式中，可將時脈訊號提供給導線狀態解碼器，該導線狀態解碼器被配置為基於時脈訊號中提供的定時資訊來從三線式匯流排的訊令狀態中的轉態對符號進行解碼。
圖22顯示採用處理電路2202的設備2200的硬體實施方式的實施例示意圖。處理電路2202通常具有至少一個處理器2216，其可包括微處理器、微控制器、數位訊號處理器、定序器、狀態機中的一或多個。處理電路2202可用匯流排架構來實現，該匯流排架構通常由匯流排2220表示。匯流排2220可包括任意數量的互連匯流排和橋接器，取決於處理電路2002的具體應用和總體設計限制。匯流排2220將一或多個處理器及/或硬體模組的各種電路鏈接在一起，以處理器2216、模組或電路2204、2206和2208、產生差分訊號2222的差分接收器電路2212為代表，其中差分訊號2222表示不同連接器對或導線對2214與處理器可讀儲存媒體2218之間的訊令狀態的差異。匯流排2220還可鏈接各種其他電路，例如本領域中習知的定時源、週邊設備、電壓調節器和電源管理電路，以下將不再贅述。
處理器2216負責一般處理，包括執行儲存在處理器可讀儲存媒體2218上的軟體。所述軟體在由處理器2216執行時，使處理電路2202執行上述針對任何特定設備描述的各種功能。處理器可讀儲存媒體2218還可用於儲存在執行軟體時由處理器2216操縱的資料，包括從在連接器或導線2214上傳輸的符號解碼的資料，該連接器或導線可被配置為C-PHY匯流排。處理電路2202進一步包括模組2204、2206和2208中的至少一個。模組2204、2206和2208可是在處理器2216中運行、常駐/儲存在處理器可讀儲存媒體2218中的軟體模組、一或多個耦合到處理器2216的硬體模組，或其一些組合。模組2204、2206及/或2208可包括微控制器指令、狀態機配置參數或其某一組合。
在一種配置中，設備2200可被配置為用於根據C-PHY介面協定的資料通訊。設備2200可包括：模組及/或電路2208，其被配置為回應於差分訊號2222的訊令狀態中的轉態而產生轉態脈衝；模組及/或電路2206，其被配置為產生可用於從三線式匯流排的訊令中的轉態中解碼符號的時脈訊號；以及配置模組及/或電路2204，其用於配置用於產生轉態脈衝及/或接收時脈的延遲持續時間。
在一實施例中，裝置2200具有多個脈衝產生電路、第一邏輯電路和延遲正反器。每個脈衝產生電路被配置用以產生轉態脈衝以回應於表示三線式匯流排中的一對導線的訊令狀態的差異的差分訊號2222中的轉態。第一邏輯電路經配置以通過結合自該多個脈衝產生電路接收的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝。延遲正反器通過改變時脈恢復設備輸出的時脈訊號的訊令狀態以回應於組合訊號中的每一脈衝。所述符號可根據C-PHY協定在三線式匯流排上依序傳輸。
每個脈衝產生電路可具有：延遲電路，被配置為通過延遲三個差分訊號中的其中之一來提供延遲差分訊號；以及第二邏輯電路，被配置為通過對三個差分訊號中的其中之一和所述延遲差分訊號執行互斥或功能來提供轉態脈衝。延遲電路可被配置為提供超過三個差分訊號中的兩個之間的偏斜的持續時間的延遲。延遲電路是可配置的，以提供適應PVT條件的變化的延遲。轉態脈衝可具有可配置的持續時間。延遲正反器可接收時脈訊號的反相作為其輸入。在一實施例中，時脈訊號中的上升邊緣可用以從三線式匯流排擷取第一符號，而時脈訊號的反相中的上升邊緣可用以從三線式匯流排擷取第二符號。在另一實施例中，時脈訊號的下降邊緣可用於從三線式匯流排擷取第一符號，而時脈訊號的反相的下降邊緣可用於從三線式匯流排擷取第二符號。在另一實 施例中，時脈訊號中的上升邊緣可用於從三線式匯流排擷取第一符號，並且時脈訊號中的下降邊緣可用於從三線式匯流排擷取第二符號。
處理器可讀儲存媒體2218可是非暫態儲存媒體，並且可存有指令及/或程式碼，指令及/或程式碼當被處理器2216執行時使處理電路2202產生一轉態脈衝以回應三個差分訊號的其中之一之中的轉態，該三個差分訊號代表在三線式匯流排中的一對導線的訊令狀態的差異；通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的單一脈衝；以及對一延遲正反器進行時脈控制，以使該時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變。在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界。
在一些實施例中，所述指令可使處理電路2202通過延遲三個差分訊號之一來提供延遲差分訊號，並且對三個差分訊號之一和延遲差分訊號執行互斥或功能以得到轉態脈衝。所述指令可使處理電路2202以一持續時間延遲該三個差分訊號的該其中之一，該持續時間超出該三個差分訊號的其中兩個之間的一偏斜的一持續時間。所述指令可使處理電路2202以一持續時間延遲三個差分訊號的其中之一，該持續時間容納PVT條件的變化。轉態脈衝可具有可配置的持續時間。所述指令可使處理電路2202提供時脈訊號的反相作為延遲正反器的輸入；使用時脈訊號中的上升邊緣自三線式匯流排擷取第一符號，並使用時脈訊號的下降邊緣以自三線式匯流排擷取第二個符號。
應當理解，所揭露的程序中的步驟的特定順序或層級是為了示範說明。基於設計偏好，應當理解，可重新佈置程序中步驟的特定順序或層級。此外，可組合或省略一些步驟。隨附的方法請求項以一舉例說明的順序呈現各個步驟的要素，並不意味限於所呈現的特定順序或層次。
上文的描述提供作為使本領域的任何通常技術人員能夠實踐本文描述的各個態樣。對這些態樣的各種修改對於本領域技術人員而言將是顯而易見的，並且本文中定義的概括性原則可應用於其他態樣。因此，申請專利範圍不旨在限於本文中所展示的態樣，而是應被賦予與申請專利範圍的語言一致的完整範圍，其中，以單數形式提及的元件並不意圖表示“一個且僅有一個”(除非明確這樣指出)，而應是指“一或多個”。除非另有明確說明，否則術語“一些”是指一或多個。本領域通常技術人員已知或以後將知道的、與貫穿本揭露內容所描述的各個態樣的元素的所有結構和功能相等之物均明確地被併入本文，並且意在由申請專利範圍涵蓋。此外，無論在申請專利範圍中是否明確敘述了本文揭露的內容，都不打算將其揭露。任何請求項的要素都不應被解釋為是一種手段加功能，除非明確地使用了短語“用於……的手段”。
1800:脈衝合併電路
1802,1804,1806:差分訊號
1808,1810,1812:互斥或閘
1814:或閘
1816,1818,1820:延遲電路
1822,1824,1826,1830,1846:訊號
1840:CDR電路
1842:延遲正反器
1844:反相器
1850:半速率符號時脈訊號
1852:延遲/對準邏輯
1856:暫存器集合
1854:符號流
1860:符號序列

Claims (27)

  1. 一種時脈恢復設備，包含：多個脈衝產生電路，每一該脈衝產生電路經配置以產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，其中，在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界；一第一邏輯電路，經配置以通過結合自該多個脈衝產生電路接收的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝；以及一延遲正反器，經配置以通過改變由該時脈恢復設備輸出的一時脈訊號的訊令狀態以回應於該結合訊號中的每一脈衝，其中，該延遲正反器接收該時脈訊號之一反相作為其輸入。
  2. 如請求項1所述的時脈恢復設備，其中，每一該脈衝產生電路包含：一延遲電路，經配置以通過延遲該三個差分訊號的其中之一以提供一延遲差分訊號；以及一第二邏輯電路，經配置以通過對該三個差分訊號的該其中之一以及該延遲差分訊號執行一互斥或(exclusive OR)功能以提供該轉態脈衝。
  3. 一種時脈恢復設備，包含：多個脈衝產生電路，每一該脈衝產生電路經配置以產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，其中，在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界；一第一邏輯電路，經配置以通過結合自該多個脈衝產生電路接收的一或多個轉 態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝；以及一延遲正反器，經配置以通過改變由該時脈恢復設備輸出的一時脈訊號的訊令狀態以回應於該結合訊號中的每一脈衝，其中，每一該脈衝產生電路包含：一延遲電路，經配置以通過延遲該三個差分訊號的其中之一以提供一延遲差分訊號，其中，該延遲電路經配置以提供一延遲，該延遲超出該三個差分訊號的其中兩個之間的一偏斜的一持續時間；以及一第二邏輯電路，經配置以通過對該三個差分訊號的該其中之一以及該延遲差分訊號執行一互斥或(exclusive OR)功能以提供該轉態脈衝。
  4. 如請求項3所述的時脈恢復設備，其中，該延遲電路為可配置，以提供容納製造程序、電路供應電壓以及模具溫度(PVT)條件的變化的一延遲。
  5. 如請求項4所述的時脈恢復設備，其中，該轉態脈衝具有一可配置之持續時間。
  6. 如請求項1所述的時脈恢復設備，其中，該時脈訊號中的一上升邊緣用以自該三線式匯流排擷取一第一符號，且該時脈訊號的該反相中的一上升邊緣用以自該三線式匯流排擷取一第二符號。
  7. 如請求項1所述的時脈恢復設備，其中，該時脈訊號中的一下降邊緣用以自該三線式匯流排擷取一第一符號，且該時脈訊號的該反相中的一下降邊緣用以自該三線式匯流排擷取一第二符號。
  8. 如請求項1所述的時脈恢復設備，其中，該時脈訊號的一上升邊緣用以自該三線式匯流排擷取一第一符號，且該時脈訊號的的一下降邊緣用以自該三線式匯流排擷取一第二符號。
  9. 如請求項1所述的時脈恢復設備，其中，該符號係根據一C-PHY協定而在該三線式匯流排上被依序傳輸。
  10. 一種時脈恢復方法，包含：產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，其中，在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界；通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一該邊界提供在一結合訊號中的一單一脈衝；以該結合訊號對一延遲正反器進行時脈控制，以使一時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變；以及提供該時脈訊號的一反相作為該延遲正反器之一輸入。
  11. 如請求項10所述的時脈恢復方法，其中，提供在該結合訊號中的該單一脈衝包含：通過延遲該三個差分訊號的其中之一以提供一延遲差分訊號；以及對該三個差分訊號的該其中之一以及該延遲差分訊號執行一互斥或(exclusive OR)功能以得到該轉態脈衝。
  12. 一種時脈恢復方法，包含：產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，其中，在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界；通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝 以在被依序傳輸的符號對之間的每一該邊界提供在一結合訊號中的一單一脈衝；以該結合訊號對一延遲正反器進行時脈控制，以使一時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變；以及以一持續時間延遲該三個差分訊號的該其中之一，該持續時間超出該三個差分訊號的其中兩個之間的一偏斜的一持續時間。
  13. 如請求項12所述的時脈恢復方法，進一步包含：以一持續時間延遲該三個差分訊號的該其中之一，該持續時間容納製造程序、電路供應電壓以及模具溫度(PVT)條件的變化。
  14. 如請求項10所述的時脈恢復方法，其中，該轉態脈衝具有一可配置的持續時間。
  15. 如請求項10所述的時脈恢復方法，進一步包含：利用該時脈訊號中的一上升邊緣以自該三線式匯流排擷取一第一符號；以及利用該時脈訊號中的一下降邊緣以自該三線式匯流排擷取一第二符號。
  16. 如請求項10所述的時脈恢復方法，其中，該符號係根據一C-PHY協定而在該三線式匯流排上被依序傳輸。
  17. 一種處理器可讀取非暫態儲存媒體，具有一或多個指令，該一或多個指令當由一接收機中的一處理電路的至少一處理器執行時使該至少一處理器：產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，其中，在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界； 通過結合在被依序傳輸的符號對之間的每一邊界產生的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝；以該結合訊號對一延遲正反器進行時脈控制，以使一時脈訊號的訊令狀態回應於該結合訊號中的每一脈衝而被改變；以及提供該時脈訊號的一反相作為該延遲正反器之一輸入。
  18. 如請求項17所述的處理器可讀取非暫態儲存媒體，進一步包含指令以使該至少一處理器：通過延遲該三個差分訊號的其中之一以提供一延遲差分訊號：以及對該三個差分訊號的該其中之一以及該延遲差分訊號執行一互斥或(exclusive OR)功能以得到該轉態脈衝。
  19. 如請求項18所述的處理器可讀取非暫態儲存媒體，進一步包含指令以使該至少一處理器：以一持續時間延遲該三個差分訊號的該其中之一，該持續時間超出該三個差分訊號的其中兩個之間的一偏斜的一持續時間。
  20. 如請求項18所述的處理器可讀取非暫態儲存媒體，進一步包含指令以使該至少一處理器：以一持續時間延遲該三個差分訊號的該其中之一，該持續時間容納製造程序、電路供應電壓以及模具溫度(PVT)條件的變化。
  21. 如請求項17所述的處理器可讀取非暫態儲存媒體，其中，該轉態脈衝具有一可配置之持續時間。
  22. 如請求項17所述的處理器可讀取非暫態儲存媒體，進一步包含指令以使該至少一處理器：提供該時脈訊號的一反相作為該延遲正反器的一輸入； 利用該時脈訊號中的一上升邊緣以自該三線式匯流排擷取一第一符號；以及；利用該時脈訊號中的一下降邊緣以自該三線式匯流排擷取一第二符號。
  23. 一種時脈恢復設備，包含：一構件用以產生一轉態脈衝以回應三個差分訊號的其中之一之中的一轉態，該三個差分訊號代表在一三線式匯流排中的一對導線的訊令狀態的一差異，其中，在一或多個差分訊號中的轉態發生在於該三線式匯流排上被依序傳輸的符號之間的邊界；一構件用以通過結合自用以產生該轉態脈衝的該構件接收的一或多個轉態脈衝以在被依序傳輸的符號對之間的每一邊界提供在一結合訊號中的一單一脈衝；一構件用以提供被該時脈恢復設備輸出之一時脈訊號，其中，用以提供一時脈訊號的該構件包括一延遲正反器，該延遲正反器經配置以通過改變該時脈訊號的訊令狀態以回應於該結合訊號中的每一脈衝；以及一構件用以自該三線式匯流排擷取符號，其中，用以擷取符號的該構件經配置用以利用該時脈訊號中的一上升邊緣以擷取一第一符號，以及利用該時脈訊號中的一下降邊緣以擷取一第二符號。
  24. 如請求項23所述的時脈恢復設備，其中，用以提供在該結合訊號中的單一脈衝的該構件經配置以：通過延遲三個差分訊號的其中之一以提供一延遲差分訊號：以及對該三個差分訊號的該其中之一以及該延遲差分訊號執行一互斥或(exclusive OR)功能以得到該轉態脈衝。
  25. 如請求項24所述的時脈恢復設備，其中，用以提供該結合訊號中的單一脈衝的該構件包含： 一延遲電路經配置用以以一持續時間延遲該三個差分訊號的該其中之一，該持續時間超出該三個差分訊號的其中兩個之間的一偏斜的一持續時間。
  26. 如請求項24所述的時脈恢復設備，用以提供在該結合訊號中的單一脈衝的該構件經配置以容納製造程序、電路供應電壓以及模具溫度(PVT)條件的變化。
  27. 如請求項23所述的時脈恢復設備，其中，該轉態脈衝具有一可配置之持續時間。
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