CN1146921C - 用于可编程逻辑的可编程非易失双向开关 - Google Patents

用于可编程逻辑的可编程非易失双向开关 Download PDF

Info

Publication number
CN1146921C
CN1146921C CNB961969644A CN96196964A CN1146921C CN 1146921 C CN1146921 C CN 1146921C CN B961969644 A CNB961969644 A CN B961969644A CN 96196964 A CN96196964 A CN 96196964A CN 1146921 C CN1146921 C CN 1146921C
Authority
CN
China
Prior art keywords
floating boom
grid
source
oxide
control line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB961969644A
Other languages
English (en)
Other versions
CN1196134A (zh
Inventor
Pm
P·M·帕尼
B·S·丁
B·马
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi SoC Corp
Original Assignee
Advantage Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantage Logic Inc filed Critical Advantage Logic Inc
Publication of CN1196134A publication Critical patent/CN1196134A/zh
Application granted granted Critical
Publication of CN1146921C publication Critical patent/CN1146921C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Memories (AREA)

Abstract

用于连接两导线的双向通道门开关利用如电可擦除可编程只读存贮器(EEPROM)这样的工艺。这个开关包含两个EEPROM组件，其中组件的浮栅被共用。在一个实施例中，一第一n沟道通道门晶体管被用于编程和贮存开关的状态。这个第一晶体管的氧化物是一种能使编程容易的薄氧化物。一第二n沟道通道门晶体管起双向开关作用，其中沅极和漏极端被联接到要被选择连接的路由线上。第二晶体管的氧化物是厚的氧化物以使由于隧道效应引起的泄漏减至最小。于是，编程线和路由线被分隔开，致使编程过程简单又泄漏最小。

Description

用于可编程逻辑的可编程非易失双向开关
发明背景
1.发明的领域
本发明涉及用于编程可编程逻辑器件的开关。更特别地，本发明涉及使用非易失存贮装置作为存贮器和开关元件以提供可编程双向连接。
2.技术背景
如现场可编程门阵列(FPGA)这样的可编程逻辑线路需要大量程控开关元件以便将两个或更多的导线连接在一起形成适当的设计中所规定的逻辑功能。对于如防熔FPGA这样的一种时间可编程器件(timeprogrammable device)，两个或更多的导线的连接是通过电退火连接点(防熔)来完成的，电退火是用高电压和电流使电阻由很高降到很低，于是允许信号经防熔点从一个导线传到另一个导线。对于可再编程的FPGA，一个典型的连接两个导线的方法是使用SRAM控制的通道门(pass-gate)作为开关。SRAM可以通过标准的存贮器编程技术以这样方式编程：SRAM位的输出能开或关相联结的通道门，由此允许两个所要求的导线经由该通道门连接。但是，每次组件断电时，该位的状态必须从如非易失EEPROM等这样的源重新装入。
易于明白的是，使用非易失存贮元件起编程可编程逻辑器件的开关作用可获得某些明显的优点。然而，这样的现有技术元件是单向的并引起数据保存问题。图1A表示一个现有技术的示出一个单向信号通路的非易失存贮器开关例子。两个n沟道非易失晶体管共用公共栅，包括元件的浮动充电电容。第一个晶体管10用作存贮器存贮元件，第二个晶体管15用作单向通道门。当开关接通时，在点20开始产生的信号经过倒相器22、第二个晶体管15到电平再生电路25，电平再生电路25恢复经该通道门被降低的信号电平。再生信号进而被第二驱动-倒相器30提升。
图1B表示另一个现有技术的元件阵列的例于。其中，单向开关的逻辑0和逻辑1被分别控制以实现有选择地产生输入乘积项的单向信号通路。图1C表示一现有技术的用非易失存贮器构成一可编程NOR功能的例子。通过让有不同输入端(IT)50的n沟道晶体管51的n个并行级作为输入端，公共乘积端(PT)52作为输出端，Vds53接地，形成不可编程的n输入NOR门。对于可编程情况，图1C表示为：通过使用晶体管54、55和56，设置公共栅极线(CGL)57，字选择线(WSL)58和字数据线(WDL)59的状态，结点Va53可被编程为或接地的、或浮动的。如果Vd53是浮动的，则IT50被断开成为NOR结构的一输入端。当Vd53接地时，则IT50是NOR输入端之一。通过建立n个并行的图1C装置的结构，在图1C中有公共PT52和单独控制的接地或浮动的Vds53，m个输入NOR功能可被编程，m小于或等于n。输入信号加到IT50上，而NOR功能在那里相关的Vds53被接地的晶体管51上行操作。m个输入NOR的最后输出是公共乘积项52。
如从上述例子可看出的，所述的现有技术的器件被用于形成可编程的n个输入，一个有单向信号流的输出逻辑功能。此外，现有技术的器件还存在其他问题。这些问题将参照图2-5解释。
图2以符号形式表示一通常所知道的沟道非易失晶体管。图3以表示一浮动充电电容器和衬底电容器模型的简化电容模型形式举例说明的相同的n沟道非易失晶体管。通常知道，在结点305(以X表示)上的电压是浮动充电电容器310的电容除以浮动充电电容器310的电容和衬底电容器315的电容之和的比值(耦合比)乘以栅电压。在初始，任何编程之前所有电压都是零。
在擦除方式期间，如图4A中所示，栅极被置在V++编程电压(Vpp)上以便允许电子从源极端流到浮栅电容器造成在浮栅电容器C1上的负电压。在擦除操作完成后，源极和栅端被接地，如图4B中所示，而被充电的浮栅电容器C1是在-5伏。在实际的线路工作中，栅极被置于在5V的Vcc上(或者用于低电压工作的3.3V)。在5V情况下，如图4C中所示，结点电压405是在-2伏，表明晶体管是在“截止”状态，即晶体管是非导通的。
在编程方式期间，如图5A中所示，栅极端被接地，源端被接到编程电压(Vpp)V++。在这个方式中，电子电荷从电容器C1流到源极端，造成在浮栅电容的正电压。图5B表示在C1的电压为3伏。在标准线路工作方式中，所有存贮单元都被编程，栅极电压置到标准电源Vcc。在C1的电压是在3伏的情况下，在结点505的电压是在6伏，比Vcc高，表明晶体管是导通的。由于该状态有比Vcc高的电压，消除了要有如图1A或所示的电压电平再生电路的需要。一个额外的特征是，导通时期的导通电阻由于较高栅电压而比较低，于是改进了门的速度。
一个如上所述的单一晶体管结构既可用作非易失存贮器存贮元件又可用作连接的或断开的2条线的开关，节省了组件模片上的有效空间。可是，由于编程线和在晶体管的源极和漏极结点的电路线的混合，在一单一晶体管用于双重功用时存在问题。此外，当一单一晶体管结构被使用时，数据保存是个问题。
当通道门在导通而联接2个连接器时出现读干扰问题，导致数据保存问题。由于有不希望的经薄氧化物(典型上小于100埃)组成的隧道电介质的隧道效应(电荷注入)，在浮栅上有贮存电荷的非易失器件可能长时期遭受电荷丢失。由此不希望有的隧道效应是数据丢失的主要原因之一。氧化物是很薄的以能使器件编程。当器件只作为存贮器用时，由于数据读操作的持续时间短暂，数据丢失的可能不是一个问题。典型地，大多数制造者规定正常使用的器件有10年的最小数据保存期间。
然而，当器件在导通方式时在存贮单元的读操作期间不希望有的隧道效应也会发生。由于源极和栅之间的电压差引进一横跨电解质的场。对于存贮单元这个读周期很短，因此干扰极小。对于器件被用于连接从器件的源极到器件的漏极或相反方向传导信号的两根导线这样的应用，干扰和因之越过电解质的隧道效应会是短期间器件中故障的重要原因。
发明概要
根据本发明的一个方面，提供一种非易失双向开关，其包括：
第一非易失晶体管元件，其包含部分地由第一氧化物包围的浮栅的第一部分、第一栅极端、第一源/漏极端和第一漏/源极端，所说的第一氧化物通过加编程电压到第一栅极端和第一源/漏极端为长期的数据保存放置足够的电荷到浮栅上；以及
第二非易失晶体管元件，其包含部分地由第二氧化物包围的浮栅的第二部分、第二栅极端、第二源/漏极端和第二漏/源极端，所说的第二源/漏极端和第二漏/源极端分别联到第一导线和第二导线上，所说的第二氧化物在浮栅被编程到“导通”状态而连接第一导线和第二导线时防止不希望要的泄漏电流；和
所述第一非易失晶体管元件的所述浮栅与所述第二非易失晶体管元件的浮栅的所述第二部分连接。
根据本发明的另一个方面，提供按行和列排列的非易失双向开关阵列，每个开关可编程地联接一对路由线；
每个开关包含：
第一非易失晶体管元件，其包含部分地由第一氧化物包围的浮栅的第一部分、第一栅极端，第一源/漏极端和第一漏/源极端，所说的第一氧化物通过加编程电压到第一栅极端和第一源/漏极端为长期的数据保存放置足够的电荷到浮栅上；以及
第二非易失晶体管元件，其包含部分地由第二氧化物包围的浮栅的第二部分、第二栅极端、第二源/漏极端和第二漏/源极端，所说的第二源/漏极端和第二漏/源极端分别联到第一导线和第二导线上，所说的第二氧化物在浮栅被编程到“导通”状态而连接这对导线的第一导线和第二导线时防止不希望要的泄漏电流；
所述第一非易失晶体管元件的所述浮栅与所述第二非易失晶体管元件的浮栅的所述第二部分连接；
第一组控制线，每个控制线被联到在一行中的各个开关的各自第一栅极端和第二栅极端；以及
第二组控制线，每个控制线被联到在一列中的各个开关的各自第一源/漏极端。
根据本发明的另一个方面，提供一种操作非易失双向开关的方法，其由下列步骤组成：
提供第一非易失晶体管元件，它有部分地由第一氧化物包围的浮栅的第一部分、第一栅极端、第一源/漏极端和第一漏/源极端，所说的第一氧化物通过加编程电压到第一栅极端和第一源/漏极端为长期的数据保存放置足够的电荷到浮栅上，以及提供第二非易失晶体管元件，它包含部分地由第二氧化物包围的浮栅的第二部分、第二栅极端、第二源/漏极端和第二漏/源极端，所说的第二源/漏极端和第二漏/源极端分别联到第一导线和第二导线上，所说的第二氧化物在浮栅被编程到“导通”状态而连接第一导线和将第一栅极和第二栅极端联在一起的第二导线时防止不希望要的泄漏电流；所述第一非易失晶体管元件的所述浮栅与所述第二非易失晶体管元件的浮栅的所述第二部分连接；
如果浮栅要被擦除，加编程电压到第一栅极端和接地第一源/漏极端；以及
如果浮栅要被编程，接地第一栅极端和置第一源/漏极端到编程电压。
本发明提供一种非易失开关，其包含一非易失浮栅器件(如EEPROM或闪烁存贮器)作为经非易失存贮器件控制的可编程开关连接2个或更多的用于可编程逻辑器件中的导线。非易失开关代替现有使用的SRAM位和相关的通道门，由此减小硅片面积从而降低成本。
在一个实施例中，双向通道门开关利用如电可擦除可编程只读存贮器(EEPROM)或闪烁存贮器这样的工艺。该开关包括2个EEPROM或闪烁存贮元件，其中元件的浮栅共用。第一个n沟道通道门晶体管用作开关的编程和状态贮存。第一个晶体管的氧化物是一使编程容易的薄氧化物。第二个n沟道通道门晶体管起双向开关作用，其中源极和漏极端被连结到要被选择连接的路由线上。第二个晶体管的氧化物是使由于隧道效应引起的泄漏减至最小的厚氧化物。这样，编程线和路由线被分开，使编程过程简单又使泄漏最小。
附图简要说明
图1A表示出一单向信号通路的一现有技术的非易失存贮器开关的例子。图1B表示另一个现有技术的例子，其中逻辑0和逻辑1被分别控制产生一单向信号通路。图1C表示示出4晶体管结构的一现有技术的例子。
图2以符号形式表示一通常知道的n沟道非易失晶体管。
图3表示用浮动充电电容器和衬底电容器模型表示的图2的n沟道非易失晶体管。
图4A表示在擦除方式期间的器件。图4B表示在擦除后的器件。
图4C表示当器件在“关”状态时遵循电容器模式的器件。
图5A表示在编程方式期间的器件。图5B表示在编程后的器件。
图5C表示器件在“开”状态时遵循电容器模式的器件。
图6A和6B表示本发明的非易失双向开关的实施例。
图7表示依照本发明教导的非易失双向开关阵列。
图8是一个表格，说明为编程识别的开关“开”和“关”加到开关阵列的位线和字线上的示例性电压。
优选实施例的详细说明
为提供彻底了解本发明，在下面的说明中为解释起见陈述许多细节。然而对于本专业技术人员来说是明显的，为运用本发明不需要这些细节。为不使本发明不必要地含糊不清，在其他情况中熟悉的电结构和线路以方框图的形式来表示。
如在下面将会变得明显的，本发明的非易失开关提供许多优点，包括在开关密度方面比给定相同加工工艺特征尺寸的现有技术的SRAM有40％或更多的改进以及消除用于配置装入的同组EPROM或EEPROM器件。本发明的非易失开关还提供胜过现有技术的非易失存贮装置的优点，包括改进的数据保存和不需电压再生电路的双向连接。本发明的非易失双向开关利用n沟道晶体管来说明；然而也期待能使用其他结构的非易失晶体管。
图6A和6B表示利用如电可擦除可编程只读存贮器(EEPROM)，包括闪烁存贮器，这样工艺的非易失双向通道门开关的一个实施例。
开关包括2个晶体管，其中2个晶体管的浮栅被共用。第一个n沟道通道门晶体管用于编程开关，典型地它具有50-110埃的薄氧化物。薄氧化物能使足够长期数据保存的电荷放置在浮栅上。并且，薄氧化物能使得以标准的或更低的EEPROM编程电压编程。第二个n沟道通道门晶体管起连接2个如在矩阵中的路由线这样的导线的双向开关作用。为使泄漏降至最小和改进数据保存，第二个晶体管典型地由厚氧化物(约100-500埃)制成。
双向非易失开关导致在其中编程线和路由线被分隔开的结构。编程线被用于执行器件的一部分的直接编程过程，这部分看起来如同像存贮位这样传统的非易失的晶体管。器件的第二部分包含一厚氧化物充电栅装置，它起连接至少2个信号线并由存贮位控制的双向通道门开关的作用。合成的存贮器-通道门器件明显小于可比较的SRAM-通道门器件除了模片尺寸减小外，这个实施例也消除了用同组EPROM/EEPROM存贮器件加载程序结构的需要，于是使得板空间和组件成本得到进一步节省。
参看图6B中所表示的实施例，编程窗口被置在[-5V、3V]，其中在C1的电容器电压在擦除方式被充电到-5伏，在C1的电容器电压在编程方式被充电到3伏。由于当n沟道通道门在“通”时在X的电压是在6伏，通道门基本上“被充电”在5伏的电源电压以上，于是减小了导通时期电阻并改进了开关速度。当使用具有共用电荷和栅的分离晶体管时，因为“读”发生在厚氧化物栅，所以在薄氧化物栅上的数据保存不是一个问题。由于氧化物厚度，在厚栅上极少有泄漏问题，于是改进了编程开关的可靠性和寿命周期。
如上所表明的，上述双向开关可被用于如可现场编程的门阵列这样可编程逻辑器件。双向开关用于有选择地连接在FPGA结构中的路由线以互连归于一个执行所编程功能的器件的各种各样逻辑和组合元件。在1995年2月9日公开的PCT申请No.PCT/US94/07187中，具体说明了一个例证性的结构。
图7表示一代替用于现有技术中的现有的SRAM/通道门结构的上述非易失双向开关阵列。每个开关被连到2个路由线上，例如开关730被连到线710和715上。为编程连接路由线710和715的开关，相应的字线720接地，相应的位线725被置到编程电压Vpp(例如12伏)。其余字线被置到足以防止其他器件的偶然编程那样高的电压电平上，例如Vcc(5伏)。其余位线接地。一经被编程，所有字线被置到Vcc(例如5伏或对于低电压器件情况的3.3伏)，所有位线被置在“不管”状态，这依实际加工特性而定，可以是Vcc或浮动。是存贮位的晶体管705因此被编程到“导通”状态(“1”)，引起可编程开关730(它有厚栅氧化物)在导通方式，因而起在路由线710和715之间的连接作用，而不经历由于泄漏引起的数据保存问题。
最初，通过擦除操作将所有阵列中的位编程到“截止”状态。擦除操作按照将所选择的字线置到编程的Vpp、将所有位线置到地以及将其余未被选择的字线置到地来执行。这个步骤对每个字线重复进行直到所有位“被擦除”为止。一旦阵列被初始化到截止状态，则经由较早介绍的“导通”状态编程方法选择的开关被编程以提供所希望的互连。
图8表示非易失开关阵列的编程顺序。在图8中所显示的数值最好由输出被“大量擦除”步骤而成“截止”的所有位的第一调零所利用，该步骤能比拟为一个写“0”状态和对“导通”状态的开关的选择编程，该“导通”状态类似于对所要求的存贮器位的写“1”。一旦通过编程相关的存贮位所有的可编程开关被置在所希望的“导通”或“截止”状态，则编程线(字线和位线)就不被选择。字线被置到Vcc；位线被置到“不管”状态，这依加工工艺的特性而定，可以是Vcc或浮动。
本发明已结合优选实施例作了说明。显然，根据前面说明的许多替换、改进、变动和应用对于本专业技术人员来说会是显而易见的。

Claims (13)

1.一种非易失双向开关，其包括：
第一非易失晶体管元件，其包含部分地由第一氧化物包围的浮栅的第一部分、第一栅极端、第一源/漏极端和第一漏/源极端，所说的第一氧化物通过加编程电压到第一栅极端和第一源/漏极端以放置足够的电荷到浮栅上而长期保存数据；以及
第二非易失晶体管元件，其包含部分地由第二氧化物包围的浮栅的第二部分、第二栅极端、第二源/漏极端和第二漏/源极端，所说的第二源/漏极端和第二漏/源极端分别联到第一导线和第二导线上，所说的第二氧化物在浮栅被编程到“导通”状态而连接第一导线和第二导线时，防止不希望要的泄漏电流；和
所述第一非易失晶体管元件的所述浮栅与所述第二非易失晶体管元件的浮栅的所述第二部分连接。
2.如在权利要求1中所述的非易失双向开关，其中第一氧化物有在50-110埃范围的厚度。
3.如在权利要求1中所述的非易失双向开关，其中第二氧化物有在100-500埃范围的厚度。
4.如在权利要求1中所述的非易失双向开关，其中第一栅极和第二栅极端被联接在一起。
5.如在权利要求4中所述的非易失双向开关，其中通过加编程电压到第一栅极和将第一源/漏极端接地擦除浮栅。
6.如在权利要求5中所述的非易失双向开关，其中通过将第一栅极端接地和将第一源/漏极端置到编程电压编程浮栅。
7.按行和列排列的非易失双向开关阵列，每个开关可编程地联接一对路由线；
每个开关包含：
第一非易失晶体管元件，其包含部分地由第一氧化物包围的浮栅的第一部分、第一栅极端，第一源/漏极端和第一漏/源极端，所说的第一氧化物通过加编程电压到第一栅极端和第一源/漏极端为长期的数据保存放置足够的电荷到浮栅上；以及
第二非易失晶体管元件，其包含部分地由第二氧化物包围的浮栅的第二部分、第二栅极端、第二源/漏极端和第二漏/源极端，所说的第二源/漏极端和第二漏/源极端分别联到第一导线和第二导线上，所说的第二氧化物在浮栅被编程到“导通”状态而连接这对导线的第一导线和第二导线时防止不希望要的泄漏电流；
所述第一非易失晶体管元件的所述浮栅与所述第二非易失晶体管元件的浮栅的所述第二部分连接；
第一组控制线，每个控制线被联到在一行中的各个开关的各自第一栅极端和第二栅极端；以及
第二组控制线，每个控制线被联到在一列中的各个开关的各自第一源/漏极端。
8.如在权利要求7中所述的阵列，其中第一氧化物有在50-110埃范围的厚度。
9.如在权利要求7中所述的阵列，其中第二氧化物有在100-500埃范围的厚度。
10.如在权利要求7中所述的阵列，其中第一栅极和第二栅极端被联在一起。
11.如在权利要求7中所述的阵列，其中，一个选择行的每个开关的浮栅这样来擦除：加编程电压到联到这个选择行的第一组控制线的一个第一选择控制线上，将第二组控制线联到地以及将第一组控制线中除掉选择的控制线外的第一控制线联到地。
12.如在权利要求7中所述的阵列，其中，一个选择的开关的浮栅这样被编程：将联到这个选择的开关的一端的第一组控制线的一个选择的第一控制线联到地，将联到这个选择的开关的一端的第二组控制线的一个选择的第二控制线联到编程电压上，将除了那个选择的第一控制线外的第一组控制线的控制线联到足够高的防止未选择的开关的偶然编程的电压电平上，以及将除那个选择的第二控制线外的第二组控制线的控制线联到地。
13.一种操作非易失双向开关的方法，其由下列步骤组成：
提供第一非易失晶体管元件，它有部分地由第一氧化物包围的浮栅的第一部分、第一栅极端、第一源/漏极端和第一漏/源极端，所说的第一氧化物通过加编程电压到第一栅极端和第一源/漏极端为长期的数据保存放置足够的电荷到浮栅上，以及提供第二非易失晶体管元件，它包含部分地由第二氧化物包围的浮栅的第二部分、第二栅极端、第二源/漏极端和第二漏/源极端，所说的第二源/漏极端和第二漏/源极端分别联到第一导线和第二导线上，所说的第二氧化物在浮栅被编程到“导通”状态而连接第一导线和将第一栅极和第二栅极端联在一起的第二导线时防止不希望要的泄漏电流；所述第一非易失晶体管元件的所述浮栅与所述第二非易失晶体管元件的浮栅的所述第二部分连接；
如果浮栅要被擦除，加编程电压到第一栅极端和接地第一源/漏极端；以及
如果浮栅要被编程，接地第一栅极端和置第一源/漏极端到编程电压。
CNB961969644A 1995-07-25 1996-06-14 用于可编程逻辑的可编程非易失双向开关 Expired - Fee Related CN1146921C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/506,828 1995-07-25
US08/506,828 US5640344A (en) 1995-07-25 1995-07-25 Programmable non-volatile bidirectional switch for programmable logic

Publications (2)

Publication Number Publication Date
CN1196134A CN1196134A (zh) 1998-10-14
CN1146921C true CN1146921C (zh) 2004-04-21

Family

ID=24016170

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB961969644A Expired - Fee Related CN1146921C (zh) 1995-07-25 1996-06-14 用于可编程逻辑的可编程非易失双向开关

Country Status (9)

Country Link
US (1) US5640344A (zh)
EP (2) EP0840930B1 (zh)
JP (1) JP3881020B2 (zh)
KR (1) KR100397062B1 (zh)
CN (1) CN1146921C (zh)
AT (1) ATE255766T1 (zh)
AU (1) AU6268996A (zh)
DE (1) DE69630958T2 (zh)
WO (1) WO1997005624A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5838040A (en) * 1997-03-31 1998-11-17 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling in sense
US5912836A (en) * 1997-12-01 1999-06-15 Amic Technology, Inc. Circuit for detecting both charge gain and charge loss properties in a non-volatile memory array
DE29812092U1 (de) * 1998-07-07 1999-11-18 Ic Haus Gmbh Elektronischer Wechselspannungsschalter
US6201734B1 (en) 1998-09-25 2001-03-13 Sandisk Corporation Programmable impedance device
EP1281179B1 (en) * 2000-04-14 2004-07-14 Koninklijke Philips Electronics N.V. Semiconductor device
US6531887B2 (en) * 2001-06-01 2003-03-11 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell
US6545504B2 (en) * 2001-06-01 2003-04-08 Macronix International Co., Ltd. Four state programmable interconnect device for bus line and I/O pad
US6577161B2 (en) * 2001-06-01 2003-06-10 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell with unidirectional and bidirectional states
US20050102573A1 (en) * 2003-11-03 2005-05-12 Macronix International Co., Ltd. In-circuit configuration architecture for embedded configurable logic array
US20050097499A1 (en) * 2003-11-03 2005-05-05 Macronix International Co., Ltd. In-circuit configuration architecture with non-volatile configuration store for embedded configurable logic array
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
US7430137B2 (en) * 2004-09-09 2008-09-30 Actel Corporation Non-volatile memory cells in a field programmable gate array
US7020020B1 (en) * 2004-09-21 2006-03-28 Atmel Corporation Low voltage non-volatile memory cells using twin bit line current sensing
US7638855B2 (en) 2005-05-06 2009-12-29 Macronix International Co., Ltd. Anti-fuse one-time-programmable nonvolatile memory
US7768056B1 (en) * 2005-06-13 2010-08-03 Actel Corporation Isolated-nitride-region non-volatile memory cell and fabrication method
US7368789B1 (en) 2005-06-13 2008-05-06 Actel Corporation Non-volatile programmable memory cell and array for programmable logic array
US7538379B1 (en) 2005-06-15 2009-05-26 Actel Corporation Non-volatile two-transistor programmable logic cell and array layout
US7285818B2 (en) * 2005-06-15 2007-10-23 Actel Corporation Non-volatile two-transistor programmable logic cell and array layout
US7245535B2 (en) * 2005-09-21 2007-07-17 Actel Corporation Non-volatile programmable memory cell for programmable logic array
US7301821B1 (en) 2005-10-13 2007-11-27 Actel Corporation Volatile data storage in a non-volatile memory cell array
US9875788B2 (en) * 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558344A (en) * 1982-01-29 1985-12-10 Seeq Technology, Inc. Electrically-programmable and electrically-erasable MOS memory device
US4573144A (en) * 1982-09-30 1986-02-25 Motorola, Inc. Common floating gate programmable link
US4879688A (en) * 1985-03-04 1989-11-07 Lattice Semiconductor Corporation In-system programmable logic device
US4896296A (en) * 1985-03-04 1990-01-23 Lattice Semiconductor Corporation Programmable logic device configurable input/output cell
US5440518A (en) * 1991-06-12 1995-08-08 Hazani; Emanuel Non-volatile memory circuits, architecture and methods
US5005155A (en) * 1988-06-15 1991-04-02 Advanced Micro Devices, Inc. Optimized electrically erasable PLA cell for minimum read disturb
JPH0447595A (ja) * 1990-06-15 1992-02-17 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5247478A (en) * 1992-03-06 1993-09-21 Altera Corporation Programmable transfer-devices
FR2703501B1 (fr) * 1993-04-01 1995-05-19 Gemplus Card Int Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire.
US5574466A (en) * 1995-03-31 1996-11-12 Motorola, Inc. Method for wireless communication system planning

Also Published As

Publication number Publication date
KR100397062B1 (ko) 2003-10-17
EP0840930B1 (en) 2003-12-03
DE69630958D1 (de) 2004-01-15
US5640344A (en) 1997-06-17
KR19990028907A (ko) 1999-04-15
DE69630958T2 (de) 2004-10-28
WO1997005624A1 (en) 1997-02-13
EP1345235A1 (en) 2003-09-17
AU6268996A (en) 1997-02-26
ATE255766T1 (de) 2003-12-15
JPH11510296A (ja) 1999-09-07
CN1196134A (zh) 1998-10-14
JP3881020B2 (ja) 2007-02-14
EP0840930A1 (en) 1998-05-13

Similar Documents

Publication Publication Date Title
CN1146921C (zh) 用于可编程逻辑的可编程非易失双向开关
KR100387529B1 (ko) 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
EP0031380B1 (en) Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
CN1107323C (zh) 一种非易失性半导体存储器装置的读出放大器电路
EP0991080A2 (en) Non-volatile semiconductor memory device
JPH08236731A (ja) 単一パワーサプライｆｌａｓｈ−ｅｅｐｒｏｍプロセスと両立するバイトごとの消去可能なｅｅｐｒｏｍ
CN1153223C (zh) 闪速存储器阵列中的页式擦除
EP0028935A2 (en) Nonvolatile semiconductor memory circuits
CN102971796A (zh) 用适应的字线激活电路进行偶/奇组合交织块解码的非易失性存储器和方法
EP0586473A1 (en) Non-volatile erasable and programmable interconnect cell
EP0055594A2 (en) Electrically programmable non-volatile semiconductor memory device
CN1432181A (zh) 闪存阵列中页面模式擦除
CN1277314C (zh) 互补非易失性存储电路
CN100419915C (zh) 非易失性半导体存储器件
RU2213380C2 (ru) Полупроводниковое запоминающее устройство с энергонезависимыми ячейками памяти на двух транзисторах
JPH0234120B2 (zh)
KR910008677B1 (ko) 집적 메모리회로
US5914904A (en) Compact electrically erasable memory cells and arrays
US6011717A (en) EEPROM memory programmable and erasable by Fowler-Nordheim effect
JP2006515474A (ja) フィールドプログラマブルゲートアレイを構成するためのプログラム可能な相互接続セル
JPH117787A (ja) 半導体記憶装置
KR960003400B1 (ko) 불휘발성 반도체 기억장치
US6097631A (en) Electrically erasable floating-gate memory organized in words
CN1179365C (zh) 非易失性半导体存储器件
CN1433019A (zh) 把数据位写入存储阵列的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: ADVANTAGE LOGIC INC.

Free format text: FORMER OWNER: BTR INC.

Effective date: 20030523

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030523

Address after: American California

Applicant after: Advantage Logic, Inc.

Address before: Nevada

Applicant before: BRT Inc.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ARCTEL CO., LTD.

Free format text: FORMER OWNER: ADVANTAGE LOGIC INC.

Effective date: 20080215

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20080215

Address after: American California

Patentee after: Actel Corp.

Address before: American California

Patentee before: Advantage Logic, Inc.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040421