CN114664924A - 一种抗辐射加固的半导体器件及制造方法 - Google Patents
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Abstract
本发明提供一种可集成的抗辐射半导体器件结构，仅需增加一次淀积、一次刻蚀工艺步骤，可以提高LDMOS器件抗辐射性能。通过在STI结构上方或内部引入一层氮化物，形成氮化硅/氧化硅界面，该界面两侧分别与漏极、栅极多晶硅或源极相连，利用漏源或漏栅之间电势差在氮化物和氧化物的界面产生的Poole‑Frenkel发射电子电流，形成弱导电层。该电流可以使氮化硅/氧化硅界面的界面陷阱俘获电子，形成负电荷并吸引来自辐射致氧化物陷阱正电荷的电力线，从而降低总剂量辐射致Si/SiO2界面氧化物陷阱正电荷对器件特性的影响。在100V电压等级下，该电流典型量级仅为1e‑22～1e‑20A·um‑2，远小于器件反向漏电流，不会影响器件常态特性。制造方法简单，与常规工艺兼容性好。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种抗辐射加固的半导体器件。
背景技术
在航空领域，总剂量效应会在LDMOS器件的氧化物中产生电子空穴对，空穴的扩散和漂移在氧化物内形成氧化物陷阱正电荷，导致器件的性能降低甚至失效。
为了提高LDMOS器件在航空领域的使用寿命，围绕减少辐射电荷产生、削弱辐射电荷场调制、抑制耐压和比导通电阻退化等思路在常规工艺中设计一些抗辐射加固结构。在0.18μm及以下的小尺寸技术平台中常使用STI隔离技术进行器件间的隔离，通过在常规的STI结构中引入氮化硅/氧化硅弱导电界面，利用该界面电子电流，使得电子被陷阱俘获形成的负电荷削弱总剂量辐射致Si/SiO2界面氧化物陷阱正电荷对器件性能退化的影响，提高器件抗辐射能力。
发明内容
本发明提供一种可集成的抗辐射半导体器件结构，仅需增加一次淀积、一次刻蚀工艺步骤，可以提高LDMOS器件抗辐射性能。通过在STI结构上方或内部引入一层氮化物，形成氮化硅/氧化硅界面，该界面一侧与漏极相连，另一侧与栅极多晶硅或源极相连，利用漏源或漏栅之间电势差在氮化物和氧化物的界面产生的Poole-Frenkel发射电流，形成弱导电层，该电流密度在100V电压等级下典型量级仅为1e-22～1e-20A·um-2，不会影响器件常态特性。该电流为电子电流，可以使氮化硅/氧化硅界面的界面陷阱俘获电子，形成负电荷并吸引来自辐射致氧化物陷阱正电荷的电力线，从而降低总剂量辐射致Si/SiO2界面氧化物陷阱正电荷对器件特性的影响。同时引入的氮化物减小了STI处氧化物的总厚度，进一步降低氧化物电荷量，提高器件可靠性，制造方法简单，与常规工艺兼容性好。
为实现上述发明目的，本发明技术方案如下：
一种抗辐射加固的半导体器件，在P型衬底1上有N型阱区2作为LDMOS器件的漂移区，N型阱区2右侧的P型阱区3作为器件的Pbody区，P型阱区3内部上方的源极处P+接触区10形成源极处P+重掺杂，作为体引出；N型阱区2将漂移区内的STI槽内第一类填充氧化物4和漏极处N+接触区9包住；漏极处N+接触区9位于STI槽内第一类填充氧化物4的左侧，形成漏极处N+重掺杂；位于P型阱区3内部上方、源极处P+接触区10左侧的源极处N+接触区11形成源极处N+重掺杂，在STI沟槽第一类填充氧化物4上方分别有STI表面淀积氧化物7、STI表面淀积氧化物7上方的第一类氮化物8，第一类氮化物8距离Si表面的距离通过STI表面淀积氧化物7的厚度来调整；
第一类氮化物8一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过第一类源极处金属14与源极处P+接触区10、源极处N+接触区11相连；
或者第一类氮化物8一侧通过漏极处金属13与漏极处N+接触区9相连、另一侧与多晶硅栅6直接相连，STI表面淀积氧化物7与栅氧化层5相连接；
或者第一类氮化物8一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过栅极处金属16与多晶硅栅6相连。
本发明提供第二种抗辐射加固的半导体器件，在P型衬底1上有N型阱区2作为LDMOS器件的漂移区，N型阱区2右侧的P型阱区3作为器件的Pbody区，P型阱区3内部上方的源极处P+接触区10形成源极处P+重掺杂，作为体引出；N型阱区2将漂移区内的STI槽内第一类填充氧化物4和漏极处N+接触区9包住；漏极处N+接触区9位于STI槽内第一类填充氧化物4的左侧，形成漏极处N+重掺杂；位于P型阱区3内部上方、源极处P+接触区10左侧的源极处N+接触区11形成源极处N+重掺杂，漂移区内的STI沟槽内部设有STI沟槽槽壁热氧化物17、STI沟槽槽壁热氧化物17上方设有第二类氮化物18，漏极处N+接触区9左侧的STI沟槽槽壁热氧化物17上方设有STI槽内第一类填充氧化物4。
第二类氮化物18一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过第一类源极处金属14与源极处P+接触区10、源极处N+接触区11相连。
或者第二类氮化物18一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧与多晶硅栅6直接相连，STI沟槽槽壁热氧化物17与栅氧化层5相连接。
或者第二类氮化物18一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过栅极处金属16与多晶硅栅6相连。
本发明提供第三种抗辐射加固的半导体器件，在P型衬底1上有N型阱区2作为LDMOS器件的漂移区，N型阱区2右侧的P型阱区3作为器件的Pbody区，P型阱区3内部上方的源极处P+接触区10形成源极处P+重掺杂，作为体引出；N型阱区2将漂移区内的STI沟槽第三类填充氧化物21和漏极处N+接触区9包住；漏极处N+接触区9位于STI沟槽第三类填充氧化物21的左侧，形成漏极处N+重掺杂；位于P型阱区3内部上方、源极处P+接触区10左侧的源极处N+接触区11形成源极处N+重掺杂，漂移区内的STI沟槽内部设有STI沟槽槽壁热氧化物17、STI沟槽槽壁热氧化物17上方设有STI沟槽第二类填充氧化物19，STI沟槽第二类填充氧化物19上方设有STI沟槽内第三类氮化物20，漏极处N+接触区9左侧的STI沟槽槽壁热氧化物17上方设有STI沟槽第二类填充氧化物19、STI沟槽第二类填充氧化物19上方设有STI沟槽第三类填充氧化物21；
STI沟槽内第三类氮化物20一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过第一类源极处金属14与源极处P+接触区10、源极处N+接触区11相连。
或者STI沟槽内第三类氮化物20一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧与多晶硅栅6直接相连，STI沟槽第二类填充氧化物19与栅氧化层5相连接。
或者STI沟槽内第三类氮化物20一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过栅极处金属16与多晶硅栅6相连。
作为优选方式，所述衬底是SOI衬底。器件采用全介质隔离时，无闩锁效应，抗辐射能力进一步加强。
作为优选方式，所述P型衬底的背面含有P+注入层。
作为优选方式，第一类、第二类、第三类形成步骤不同。
本发明提供第一种抗辐射加固的半导体器件的制造方法，包括以下步骤：
第一步：在P型衬底1中，分别注入N型杂质、P型杂质扩散形成N型阱区2和P型阱区3；
第二步：形成STI结构；
第三步：形成栅氧化层5；
第四步：形成多晶硅栅6；
第五步：在漂移区内的STI槽内第一类填充氧化物4上淀积STI表面淀积氧化物7，在STI表面淀积氧化物7上淀积第一类氮化物8；
第六步：先后注入P型和N型杂质形成源极处P+接触区10、漏极处N+接触区9和源极处N+接触区11；
第七步：淀积形成层间介质12；
第八步：金属化形成；
第九步：淀积形成漏极处金属13、第一类源极处金属14、第二类源极处金属15、栅极处金属16。
本发明提供第二种抗辐射加固的半导体器件制造方法，氮化物层在STI工艺中形成，包括以下步骤：
第一步：在P型衬底1中，分别注入N型杂质、P型杂质扩散形成N型阱区2和P型阱区3；
第二步：在浅槽隔离STI工艺刻蚀沟槽后，先热生长STI沟槽槽壁热氧化物17，淀积一层氮化物，通过刻蚀保留器件漂移区内的沟槽的氮化物，其两侧延伸至部分有源区，形成第二类氮化物18，再淀积STI槽内第一类填充氧化物4；
第三步：形成栅氧化层5；
第四步：形成多晶硅栅6；
第五步：先后注入P型和N型杂质形成漏极处N+接触区9、源极处P+接触区10和源极处N+接触区11；
第六步：淀积形成层间介质12；
第七步：金属化形成；
第八步：淀积形成漏极处金属13、第一类源极处金属14、第二类源极处金属15、栅极处金属16。
本发明提供第三种抗辐射加固的半导体器件制造方法，氮化物层在STI工艺中形成，氮化物层距离Si表面的距离通过STI沟槽第二类填充氧化物19的厚度调整，包括以下步骤：
第一步：在P型衬底1中，分别注入N型杂质、P型杂质扩散形成N型阱区2和P型阱区3；
第二步：在浅槽隔离STI工艺刻蚀沟槽后，先热生长一层STI沟槽槽壁热氧化物17，淀积STI沟槽第二类填充氧化物19，淀积STI沟槽内第三类氮化物20，再淀积STI沟槽第三类填充氧化物21，STI沟槽第二类填充氧化物19和STI沟槽第三类填充氧化物21的相对厚度可以调节STI沟槽内第三类氮化物20距离硅表面的距离，形成完整STI结构；
第三步：形成栅氧化层5；
第四步：形成多晶硅栅6；
第五步：先后注入P型和N型杂质形成漏极处N+接触区9、源极处P+接触区10和源极处N+接触区11；
第六步：淀积形成层间介质12；
第七步：金属化形成；
第八步：淀积形成漏极处金属13、第一类源极处金属14、第二类源极处金属15、栅极处金属16。
本发明的有益效果为：提供一种可集成的抗辐射半导体器件结构和制造方法，仅需增加一次淀积、一次刻蚀工艺步骤，可以提高LDMOS器件抗辐射性能。通过在STI结构上方或内部引入一层氮化物，形成氮化硅/氧化硅界面，该界面一侧与漏极相连，另一侧与栅极多晶硅或源极相连，利用漏源或漏栅之间电势差在氮化物和氧化物的界面产生的Poole-Frenkel发射电流，形成弱导电层。该电流为电子电流，可以使氮化硅/氧化硅界面的界面陷阱俘获电子，形成负电荷并吸引来自辐射致氧化物陷阱正电荷的电力线，从而降低总剂量辐射致Si/SiO2界面氧化物陷阱正电荷对器件特性的影响。通过不同的结构和金属连接方式，可以调整引入的氮化硅/氧化硅界面与Si表面的距离，来调整氮化硅/氧化硅界面电荷对器件特性的影响，来满足不同电压等级的LDMOS器件。同时引入的氮化物减小了STI处氧化物的总厚度，进一步降低氧化物电荷量，提高器件可靠性。与传统结构相比，本发明在相同的总剂量辐射作用下，器件退化程度更小，其抗辐射能力更强。同时在非有源区内引入比氧化物更高介电常数的氮化物，器件由高压互连造成的表面漏电等问题也更小，与传统工艺兼容性好，工艺简单成本低。
附图说明
图1是本发明提供的抗辐射加固的半导体器件实施例1的纵向剖面图。
图2是本发明提供的抗辐射加固的半导体器件实施例2的纵向剖面图；
图3是本发明提供的抗辐射加固的半导体器件实施例3的纵向剖面图；
图4是本发明提供的抗辐射加固的半导体器件实施例4的纵向剖面图；
图5是本发明提供的抗辐射加固的半导体器件实施例5的纵向剖面图；
图6是本发明提供的抗辐射加固的半导体器件实施例6的纵向剖面图；
图7是本发明提供的抗辐射加固的半导体器件实施例7的纵向剖面图；
图8是本发明提供的抗辐射加固的半导体器件实施例8的纵向剖面图；
图9是本发明提供的抗辐射加固的半导体器件实施例9的纵向剖面图；
图10是本发明提供的抗辐射加固的半导体器件实施例10的纵向剖面图；
图11是本发明提供的抗辐射加固的半导体器件实施例11的纵向剖面图；
图12为除不含氮化物8外其余结构和实施例1一致的LDMOS器件比导通电阻随Si/SiO2界面电荷密度增加的变化曲线。
图13为本发明实施例1中器件导通电阻在两种不同情形下的退化曲线。
其中，1是P型衬底，2是N型阱区，3是P型阱区，4是STI槽内第一类填充氧化物，5是栅氧化层，6是多晶硅栅，7是STI表面淀积氧化物，8是第一类氮化物，9是漏极处N+接触区，10是源极处P+接触区，11是源极处N+接触区，12是层间介质，13是漏极处金属，14是第一类源极处金属，15是第二类源极处金属，16是栅极处金属，17是STI沟槽槽壁热氧化物，18是第二类氮化物，19是STI沟槽第二类填充氧化物，20是STI沟槽内第三类氮化物，21是STI沟槽第三类填充氧化物，22是SOI埋氧层介质隔离区，23是深槽介质隔离区，24是P型SOI层，25是P型衬底背面P+注入层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
本实施例提供的一种抗辐射加固的半导体器件，如图1所示，
一种抗辐射加固的半导体器件，在P型衬底1上有N型阱区2作为LDMOS器件的漂移区，N型阱区2右侧的P型阱区3作为器件的Pbody区，P型阱区3内部上方的源极处P+接触区10形成源极处P+重掺杂，作为体引出；N型阱区2将漂移区内的STI槽内第一类填充氧化物4和漏极处N+接触区9包住；漏极处N+接触区9位于STI槽内第一类填充氧化物4的左侧，形成漏极处N+重掺杂；位于P型阱区3内部上方、源极处P+接触区10左侧的源极处N+接触区11形成源极处N+重掺杂，在STI沟槽第一类填充氧化物4上方分别有STI表面淀积氧化物7、STI表面淀积氧化物7上方的第一类氮化物8，第一类氮化物8距离Si表面的距离通过STI表面淀积氧化物7的厚度来调整；
第一类氮化物8一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过第一类源极处金属14与源极处P+接触区10、源极处N+接触区11相连；
以某一pitch长度为15um、耐压220V的NLDMOS器件为例对实施例1中包含本发明的有益效果进行说明。本实施例各工艺参数的典型值如下：P型衬底1的电阻率为10Ω·cm；N型阱区2注入剂量为4e12cm-2；P型阱区3注入剂量为3e12cm-2；栅氧化层5厚度为20nm；多晶硅栅6厚度为200nm；氧化物7厚度为200nm；氮化物8厚度为200nm；N+接触区9、11注入剂量为5e15cm-2；P+接触区10注入剂量为3e15cm-2。
利用TCAD(Sentaurus)仿真软件，通过在Si/SiO2界面添加一定密度电荷的方式，仿真辐射后Si/SiO2界面氧化物陷阱正电荷对器件比导通电阻的影响，并通过本实施例中提及的制造方法，利用其工艺步骤仿真出含接电极式氮化物层结构的对比器件结构。如图12所示是除不含氮化物8外其余结构和实施例1一致的LDMOS器件比导通电阻随Si/SiO2界面电荷密度增加的变化曲线，当界面电荷达到1e12cm-2时，器件比导通电阻从808.274mΩ·mm2退化至528.643mΩ·mm2，退化达到了34.68％。引入接电极式氮化物薄层后，由于器件工作时间不确定，考虑极端情形1。
情形1：在Si/SiO2界面积累正电荷之前，氮化物/氧化物界面电荷已经达到-1e12cm-2。
实际工作中两类界面的电荷积累应同时发生，考虑一种特殊情况，两类界面的电荷密度增加程度始终相当，即情形2。
情形2：Si/SiO2界面和氮化物/氧化物界面电荷积累速度一致，同时达到±1e12cm-2。
如图13所示，在器件实际工作中，Si/SiO2界面和氮化物/氧化物界面电荷积累同时发生，因此器件的导通电阻变化曲线更接近情形2曲线所示，整体比导通电阻变化十分稳定，因此本发明结构对器件的抗辐射性能有明显改进。
表1-1
此外还仿真了不同尺寸的氮化物层，即不同厚度和沿源漏方向上的长度条件下对器件导通电阻的影响，对比器件在极端情形1和原结构导通电阻的变化率，如表1-1所示，其氮化物尺寸在一定范围内变化均具备抗辐射加固能力，工艺窗口较好。
本实施例还提供一种抗辐射加固的半导体器件的制造方法，包括以下步骤：
第一步：在P型衬底1中，分别注入N型杂质、P型杂质扩散形成N型阱区2和P型阱区3；
第二步：形成STI结构；
第三步：形成栅氧化层5；
第四步：形成多晶硅栅6；
第五步：在漂移区内的STI槽内第一类填充氧化物4上淀积STI表面淀积氧化物7，在STI表面淀积氧化物7上淀积第一类氮化物8；
第六步：先后注入P型和N型杂质形成源极处P+接触区10、漏极处N+接触区9和源极处N+接触区11；
第七步：淀积形成层间介质12；
第八步：金属化形成；
第九步：淀积形成漏极处金属13、第一类源极处金属14、第二类源极处金属15、栅极处金属16。
实施例2
如图2所示，本实施例和实施例1的区别在于：第一类氮化物8一侧通过漏极处金属13与漏极处N+接触区9相连、另一侧与多晶硅栅6直接相连，STI表面淀积氧化物7与栅氧化层5相连接；
实施例3
如图3所示，本实施例和实施例1的区别在于：第一类氮化物8一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过栅极处金属16与多晶硅栅6相连。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
实施例4
如图4所示，本实施例和实施例1的区别在于：所述衬底选用SOI衬底。
实施例5
如图5所示，本实施例和实施例1的区别在于：所述P型衬底的背面含有P+注入层。
实施例6
如图6所示，本实施例提供一种抗辐射加固的半导体器件，在P型衬底1上有N型阱区2作为LDMOS器件的漂移区，N型阱区2右侧的P型阱区3作为器件的Pbody区，P型阱区3内部上方的源极处P+接触区10形成源极处P+重掺杂，作为体引出；N型阱区2将漂移区内的STI槽内第一类填充氧化物4和漏极处N+接触区9包住；漏极处N+接触区9位于STI槽内第一类填充氧化物4的左侧，形成漏极处N+重掺杂；位于P型阱区3内部上方、源极处P+接触区10左侧的源极处N+接触区11形成源极处N+重掺杂，漂移区内的STI沟槽内部设有STI沟槽槽壁热氧化物17、STI沟槽槽壁热氧化物17上方设有第二类氮化物18，漏极处N+接触区9左侧的STI沟槽槽壁热氧化物17上方设有STI槽内第一类填充氧化物4。
第二类氮化物18一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过第一类源极处金属14与源极处P+接触区10、源极处N+接触区11相连。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
本实施例提供一种抗辐射加固的半导体器件制造方法，氮化物层在STI工艺中形成，包括以下步骤：
第一步：在P型衬底1中，分别注入N型杂质、P型杂质扩散形成N型阱区2和P型阱区3；
第二步：在浅槽隔离STI工艺刻蚀沟槽后，先热生长STI沟槽槽壁热氧化物17，淀积一层氮化物，通过刻蚀保留器件漂移区内的沟槽的氮化物，其两侧延伸至部分有源区，形成第二类氮化物18，再淀积STI槽内第一类填充氧化物4；
第三步：形成栅氧化层5；
第四步：形成多晶硅栅6；
第五步：先后注入P型和N型杂质形成漏极处N+接触区9、源极处P+接触区10和源极处N+接触区11；
第六步：淀积形成层间介质12；
第七步：金属化形成；
第八步：淀积形成漏极处金属13、第一类源极处金属14、第二类源极处金属15、栅极处金属16。
实施例7
如图7所示，本实施例和实施例6的区别在于：第二类氮化物18一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧与多晶硅栅6直接相连，STI沟槽槽壁热氧化物17与栅氧化层5相连接。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
实施例8
如图8所示，本实施例和实施例6的区别在于：氮化物18一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过栅极处金属16与多晶硅栅6相连。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
实施例9
如图9所示，本实施例提供一种抗辐射加固的半导体器件，在P型衬底1上有N型阱区2作为LDMOS器件的漂移区，N型阱区2右侧的P型阱区3作为器件的Pbody区，P型阱区3内部上方的源极处P+接触区10形成源极处P+重掺杂，作为体引出；N型阱区2将漂移区内的STI沟槽第三类填充氧化物21和漏极处N+接触区9包住；漏极处N+接触区9位于STI沟槽第三类填充氧化物21的左侧，形成漏极处N+重掺杂；位于P型阱区3内部上方、源极处P+接触区10左侧的源极处N+接触区11形成源极处N+重掺杂，漂移区内的STI沟槽内部设有STI沟槽槽壁热氧化物17、STI沟槽槽壁热氧化物17上方设有STI沟槽第二类填充氧化物19，STI沟槽第二类填充氧化物19上方设有STI沟槽内第三类氮化物20，漏极处N+接触区9左侧的STI沟槽槽壁热氧化物17上方设有STI沟槽第二类填充氧化物19、STI沟槽第二类填充氧化物19上方设有STI沟槽第三类填充氧化物21。
STI沟槽内第三类氮化物20一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过第一类源极处金属14与源极处P+接触区10、源极处N+接触区11相连。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
本实施例还提供一种抗辐射加固的半导体器件制造方法，氮化物层在STI工艺中形成，氮化物层距离Si表面的距离通过STI沟槽第二类填充氧化物19的厚度调整，包括以下步骤：
第一步：在P型衬底1中，分别注入N型杂质、P型杂质扩散形成N型阱区2和P型阱区3；
第二步：在浅槽隔离STI工艺刻蚀沟槽后，先热生长一层STI沟槽槽壁热氧化物17，淀积STI沟槽第二类填充氧化物19，淀积STI沟槽内第三类氮化物20，再淀积STI沟槽第三类填充氧化物21，STI沟槽第二类填充氧化物19和STI沟槽第三类填充氧化物21的相对厚度可以调节STI沟槽内第三类氮化物20距离硅表面的距离，形成完整STI结构；
第三步：形成栅氧化层5；
第四步：形成多晶硅栅6；
第五步：先后注入P型和N型杂质形成漏极处N+接触区9、源极处P+接触区10和源极处N+接触区11；
第六步：淀积形成层间介质12；
第七步：金属化形成；
第八步：淀积形成漏极处金属13、第一类源极处金属14、第二类源极处金属15、栅极处金属16。
实施例10
如图10所示，本实施例和实施例9的区别在于：STI沟槽内第三类氮化物20一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧与多晶硅栅6直接相连，STI沟槽第二类填充氧化物19与栅氧化层5相连接。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
实施例11
如图11所示，本实施例和实施例9的区别在于：STI沟槽内第三类氮化物20一侧通过漏极处金属13与漏极处N+接触区9相连，另一侧通过栅极处金属16与多晶硅栅6相连。
作为优选方式，所述衬底是SOI衬底。
作为优选方式，所述P型衬底的背面含有P+注入层。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种抗辐射加固的半导体器件，其特征在于：在P型衬底(1)上有N型阱区(2)作为LDMOS器件的漂移区，N型阱区(2)右侧的P型阱区(3)作为器件的Pbody区，P型阱区(3)内部上方的源极处P+接触区(10)形成源极处P+重掺杂，作为体引出；N型阱区(2)将漂移区内的STI槽内第一类填充氧化物(4)和漏极处N+接触区(9)包住；漏极处N+接触区(9)位于STI槽内第一类填充氧化物(4)的左侧，形成漏极处N+重掺杂；位于P型阱区(3)内部上方、源极处P+接触区(10)左侧的源极处N+接触区(11)形成源极处N+重掺杂，在STI沟槽第一类填充氧化物(4)上方分别有STI表面淀积氧化物(7)、STI表面淀积氧化物(7)上方的第一类氮化物(8)，第一类氮化物(8)距离Si表面的距离通过STI表面淀积氧化物(7)的厚度来调整；
第一类氮化物(8)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧通过第一类源极处金属(14)与源极处P+接触区(10)、源极处N+接触区(11)相连；
或者第一类氮化物(8)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连、另一侧与多晶硅栅(6)直接相连，STI表面淀积氧化物(7)与栅氧化层(5)相连接；
或者第一类氮化物(8)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧通过栅极处金属(16)与多晶硅栅(6)相连。
2.一种抗辐射加固的半导体器件，其特征在于：在P型衬底(1)上有N型阱区(2)作为LDMOS器件的漂移区，N型阱区(2)右侧的P型阱区(3)作为器件的Pbody区，P型阱区(3)内部上方的源极处P+接触区(10)形成源极处P+重掺杂，作为体引出；N型阱区(2)将漂移区内的STI槽内第一类填充氧化物(4)和漏极处N+接触区(9)包住；漏极处N+接触区(9)位于STI槽内第一类填充氧化物(4)的左侧，形成漏极处N+重掺杂；位于P型阱区(3)内部上方、源极处P+接触区(10)左侧的源极处N+接触区(11)形成源极处N+重掺杂，漂移区内的STI沟槽内部设有STI沟槽槽壁热氧化物(17)、STI沟槽槽壁热氧化物(17)上方设有第二类氮化物(18)，漏极处N+接触区(9)左侧的STI沟槽槽壁热氧化物(17)上方设有STI槽内第一类填充氧化物(4)；
第二类氮化物(18)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧通过第一类源极处金属(14)与源极处P+接触区(10)、源极处N+接触区(11)相连；
或者第二类氮化物(18)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧与多晶硅栅(6)直接相连，STI沟槽槽壁热氧化物(17)与栅氧化层(5)相连接；
或者第二类氮化物(18)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧通过栅极处金属(16)与多晶硅栅(6)相连。
3.一种抗辐射加固的半导体器件，其特征在于：在P型衬底(1)上有N型阱区(2)作为LDMOS器件的漂移区，N型阱区(2)右侧的P型阱区(3)作为器件的Pbody区，P型阱区(3)内部上方的源极处P+接触区(10)形成源极处P+重掺杂，作为体引出；N型阱区(2)将漂移区内的STI沟槽第三类填充氧化物(21)和漏极处N+接触区(9)包住；漏极处N+接触区(9)位于STI沟槽第三类填充氧化物(21)的左侧，形成漏极处N+重掺杂；位于P型阱区(3)内部上方、源极处P+接触区(10)左侧的源极处N+接触区(11)形成源极处N+重掺杂，漂移区内的STI沟槽内部设有STI沟槽槽壁热氧化物(17)、STI沟槽槽壁热氧化物(17)上方设有STI沟槽第二类填充氧化物(19)，STI沟槽第二类填充氧化物(19)上方设有STI沟槽内第三类氮化物(20)，漏极处N+接触区(9)左侧的STI沟槽槽壁热氧化物(17)上方设有STI沟槽第二类填充氧化物(19)、STI沟槽第二类填充氧化物(19)上方设有STI沟槽第三类填充氧化物(21)；
STI沟槽内第三类氮化物(20)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧通过第一类源极处金属(14)与源极处P+接触区(10)、源极处N+接触区(11)相连；
或者STI沟槽内第三类氮化物(20)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧与多晶硅栅(6)直接相连，STI沟槽第二类填充氧化物(19)与栅氧化层(5)相连接；
或者STI沟槽内第三类氮化物(20)一侧通过漏极处金属(13)与漏极处N+接触区(9)相连，另一侧通过栅极处金属(16)与多晶硅栅(6)相连。
4.根据权利要求1或2或3所述的一种抗辐射加固的半导体器件，其特征在于：所述衬底是SOI衬底。
5.根据权利要求1或2或3所述的一种抗辐射加固的半导体器件，其特征在于：所述P型衬底的背面含有P+注入层。
6.根据权利要求1或2或3所述的一种抗辐射加固的半导体器件，其特征在于：第一类、第二类、第三类形成步骤不同。
7.权利要求1所述的一种抗辐射加固的半导体器件的制造方法，其特征在于包括以下步骤：
第一步：在P型衬底(1)中，分别注入N型杂质、P型杂质扩散形成N型阱区(2)和P型阱区(3)；
第二步：形成STI结构；
第三步：形成栅氧化层(5)；
第四步：形成多晶硅栅(6)；
第五步：在漂移区内的STI槽内第一类填充氧化物(4)上淀积STI表面淀积氧化物(7)，在STI表面淀积氧化物(7)上淀积第一类氮化物(8)；
第六步：先后注入P型和N型杂质形成源极处P+接触区(10)、漏极处N+接触区(9)和源极处N+接触区(11)；
第七步：淀积形成层间介质(12)；
第八步：金属化形成；
第九步：淀积形成漏极处金属(13)、第一类源极处金属(14)、第二类源极处金属(15)、栅极处金属(16)。
8.权利要求2所述的一种抗辐射加固的半导体器件的制造方法，其特征在于：氮化物层在STI工艺中形成，包括以下步骤：
第一步：在P型衬底(1)中，分别注入N型杂质、P型杂质扩散形成N型阱区(2)和P型阱区(3)；
第二步：在浅槽隔离STI工艺刻蚀沟槽后，先热生长STI沟槽槽壁热氧化物(17)，淀积一层氮化物，通过刻蚀保留器件漂移区内的沟槽的氮化物，其两侧延伸至部分有源区，形成第二类氮化物(18)，再淀积STI槽内第一类填充氧化物(4)；
第三步：形成栅氧化层(5)；
第四步：形成多晶硅栅(6)；
第五步：先后注入P型和N型杂质形成漏极处N+接触区(9)、源极处P+接触区(10)和源极处N+接触区(11)；
第六步：淀积形成层间介质(12)；
第七步：金属化形成；
第八步：淀积形成漏极处金属(13)、第一类源极处金属(14)、第二类源极处金属(15)、栅极处金属(16)。
9.权利要求3所述的一种抗辐射加固的半导体器件的制造方法，其特征在于：氮化物层在STI工艺中形成，氮化物层距离Si表面的距离通过STI沟槽第二类填充氧化物(19)的厚度调整，包括以下步骤：
第一步：在P型衬底(1)中，分别注入N型杂质、P型杂质扩散形成N型阱区(2)和P型阱区(3)；
第二步：在浅槽隔离STI工艺刻蚀沟槽后，先热生长一层STI沟槽槽壁热氧化物(17)，淀积STI沟槽第二类填充氧化物(19)，淀积STI沟槽内第三类氮化物(20)，再淀积STI沟槽第三类填充氧化物(21)，STI沟槽第二类填充氧化物(19)和STI沟槽第三类填充氧化物(21)的相对厚度可以调节STI沟槽内第三类氮化物(20)距离硅表面的距离，形成完整STI结构；
第三步：形成栅氧化层(5)；
第四步：形成多晶硅栅(6)；
第五步：先后注入P型和N型杂质形成漏极处N+接触区(9)、源极处P+接触区(10)和源极处N+接触区(11)；
第六步：淀积形成层间介质(12)；
第七步：金属化形成；
第八步：淀积形成漏极处金属(13)、第一类源极处金属(14)、第二类源极处金属(15)、栅极处金属(16)。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160172396A1 (en) * | 2013-08-02 | 2016-06-16 | Sharp Kabushiki Kaisha | Semiconductor device for radiation detection |
| US20160181400A1 (en) * | 2014-01-21 | 2016-06-23 | Wensheng QIAN | LDMOS Device and Its Manufacturing Method |
| CN107004705A (zh) * | 2014-11-14 | 2017-08-01 | 香港科技大学 | 具有片上集成光子源或光子欧姆漏极以促进被俘获于晶体管的深陷阱中的电子脱陷的晶体管 |
| CN109728076A (zh) * | 2018-12-28 | 2019-05-07 | 电子科技大学 | 一种横向抗辐射功率器件结构 |
-
2022
- 2022-03-22 CN CN202210284419.9A patent/CN114664924B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160172396A1 (en) * | 2013-08-02 | 2016-06-16 | Sharp Kabushiki Kaisha | Semiconductor device for radiation detection |
| US20160181400A1 (en) * | 2014-01-21 | 2016-06-23 | Wensheng QIAN | LDMOS Device and Its Manufacturing Method |
| CN107004705A (zh) * | 2014-11-14 | 2017-08-01 | 香港科技大学 | 具有片上集成光子源或光子欧姆漏极以促进被俘获于晶体管的深陷阱中的电子脱陷的晶体管 |
| CN109728076A (zh) * | 2018-12-28 | 2019-05-07 | 电子科技大学 | 一种横向抗辐射功率器件结构 |
Non-Patent Citations (2)
| Title |
|---|
| YUAN,ZYA等: "Improved Model on Buried-Oxide Damage Induced by Total-Ionizing-Does Effect for HV SOI LDMOS" * |
| 马阔等: "高压SOI_pLDMOS器件电离辐射总剂量效应研究" * |
Also Published As
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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