CN114597253A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其包括具有与对应的硅锗衬垫对齐并且填充有掺杂的半导体源极和漏极区的源极和漏极凹部的衬底。设置了堆叠的多个半导体沟道层，它们在衬底内通过在硅锗衬垫之间横向地延伸的对应的埋置的绝缘栅电极区彼此竖直地分离。绝缘栅电极设置在多个半导体沟道层中的最上面的一个上。硅锗衬垫可掺杂有碳。

Description

半导体装置
相关申请的交叉引用
本申请要求于2020年12月7日提交的韩国专利申请No.10-2020-0169265的优先权，该申请的公开以引用方式并入本文中。
技术领域
本公开涉及集成电路装置，并且更具体地说，涉及场效应晶体管。
背景技术
作为用于增加半导体装置的密度的多种缩放技术之一，提出了一种多栅极晶体管，其包括具有(形成在衬底上的)鳍状或纳米线状的多沟道有源图案和形成在多沟道有源图案的表面上的栅极。因为这样的多栅极晶体管利用具有相对小的横向封装(footprint)的三维沟道，所以相对容易执行缩放。此外，即使不增加多栅极晶体管的栅极长度，也可以提高电流控制能力。还可以有效地抑制沟道区的电势受漏极电压影响的SCE(短沟道效应)。
发明内容
本公开的各方面提供了一种具有改进的分立装置、集成装置性能和可靠性的半导体装置。
根据本公开的一些方面，提供了一种其中具有有源图案的半导体装置，有源图案包括下图案和在第一方向上与下图案间隔开的多个片状图案。设置了栅极结构，其置于下图案上，并且包括包围多个片状图案的栅电极。源极/漏极图案位于栅极结构的两侧。源极/漏极图案包括与片状图案中的每一个和下图案接触的硅锗衬垫。设置了填充半导体图案，其置于硅锗衬垫上。填充半导体图案包括掺杂有n型第一杂质的硅。
根据本发明构思的一些实施例，提供了一种其中具有多沟道有源图案的半导体装置。设置了栅极结构，其与多沟道有源图案交叉，并且包括多沟道有源图案上的栅电极。源极/漏极图案置于栅极结构的两侧。源极/漏极图案包括限定衬垫凹部并且与多沟道有源图案接触的硅锗衬垫。设置了填充半导体图案，其填充硅锗衬垫上的衬垫凹部。硅锗衬垫包括掺杂的碳，并且填充半导体图案包括掺杂有n型第一杂质的硅。
根据本发明构思的其它实施例，提供了一种其中具有有源图案的半导体装置，有源图案包括下图案和在第一方向上与下图案间隔开的多个片状图案。设置了栅极结构，其置于下图案上。栅极结构包括包围多个片状图案的栅极绝缘膜和栅极绝缘膜上的栅电极。源极/漏极图案设置在栅极结构的两侧。源极/漏极图案包括：(i)硅锗衬垫，其与片状图案中的每一个和栅极绝缘膜接触，(ii)硅锗衬垫上的填充半导体图案，以及(iii)插入衬垫图案，其在硅锗衬垫与填充半导体图案之间延伸。硅锗衬垫包括掺杂的碳，插入衬垫图案包括掺杂有碳的硅，并且填充半导体图案包括掺杂有n型第一杂质的硅。
根据本发明构思的另一些实施例，设置场效应晶体管作为集成电路装置，其包括具有与对应的硅锗衬垫对齐并且填充有掺杂的半导体源极和漏极区的源极和漏极凹部的衬底。设置了堆叠的多个半导体沟道层，它们在衬底内通过在硅锗衬垫之间横向地延伸的对应的埋置的绝缘栅电极区彼此竖直地分离。绝缘栅电极设置在多个半导体沟道层中的最上面的一个上。在这些实施例中的一些中，硅锗衬垫掺杂有碳，其掺杂程度大于掺杂的半导体源极和漏极区以及大于半导体沟道层。埋置的绝缘栅电极区中的每一个还可以包括与硅锗衬垫接触的栅极绝缘膜。
根据其它实施例，硅锗衬垫沿着源极和漏极凹部的侧壁具有不均匀的厚度，并且硅锗衬垫沿着源极和漏极凹部的底部的厚度大于硅锗衬垫沿着与堆叠的多个半导体沟道层中的最上面的一个相反地延伸的源极和漏极凹部的侧壁的一些部分的厚度。在一些实施例中，源极凹部还可包括在半导体源极区与对应的硅锗衬垫之间延伸的中间硅衬垫。半导体源极区可掺杂有第一N型杂质，中间硅衬垫可掺杂有不同的第二N型杂质。中间硅衬垫还可掺杂有碳，并且硅锗衬垫可掺杂有碳，其掺杂程度大于掺杂的中间硅衬垫。
根据本发明构思的另一些实施例，(当在截面中看时)源极和漏极凹部具有弯曲形状的侧壁，从而在源极和漏极凹部内的硅锗衬垫之间测量的堆叠的多个半导体沟道层的横向沟道长度大于在源极和漏极凹部内的硅锗衬垫之间测量的埋置的绝缘栅电极区的长度。此外，硅锗衬垫在源极和漏极凹部的弯曲形状侧壁的侧壁上可具有不均匀的厚度。在这些实施例中的一些中，硅锗衬垫掺杂有碳，其掺杂程度大于掺杂的半导体源极和漏极区以及大于堆叠的多个半导体沟道层，并且埋置的绝缘栅电极区中的每一个可包括接触硅锗衬垫的栅极绝缘膜。多个半导体沟道层中的最上面的一个上的绝缘栅电极的长度也可以小于在源极和漏极凹部的侧壁之间测量的埋置的绝缘栅电极区内的埋置的栅电极的长度。
附图说明
通过参照附图详细描述本公开的示例性实施例，本公开的以上和其它方面和特征将变得更加清楚，在附图中：
图1是用于说明根据一些实施例的半导体装置的示例性布局图；
图2是沿着图1的线A-A截取的截面图；
图3是示意性地示出沿着图2的扫描线的碳浓度的示图；
图4是沿着图1的线B-B截取的截面图；
图5A和图5B是沿着图1的线C-C截取的截面图；
图6是用于说明根据一些实施例的半导体装置的示图；
图7是用于说明根据一些实施例的半导体装置的示图；
图8A和图8B是示意性地示出沿着图7的扫描线的碳浓度的示图；
图9是用于说明根据一些实施例的半导体装置的示图；
图10A和图10B分别是用于说明根据一些实施例的半导体装置的示图；
图11是图10A的高亮的侧壁部分P的放大图；
图12是用于说明根据一些实施例的半导体装置的示图；
图13是用于说明根据一些实施例的半导体装置的示图；
图14是用于说明根据一些实施例的半导体装置的示图；
图15A和图15B是用于说明根据一些实施例的半导体装置的示图；
图16和图17是用于说明根据一些实施例的半导体装置的示图；
图18是用于说明根据一些实施例的半导体装置的示例性布局图；
图19是沿着图18的线D-D截取的截面图；以及
图20至图25是示出根据一些实施例的制造半导体装置的方法的中间阶段图。
具体实施方式
虽然根据一些实施例的半导体装置的附图示出了包括纳米线或纳米片的晶体管、MBCFETTM(多桥沟道场效应晶体管)和包括鳍状图案形状的沟道区的鳍状晶体管(FinFET)，但是实施例不限于此。当然，根据一些实施例的半导体装置可以包括隧穿FET，或者三维(3D)晶体管。当然，根据一些实施例的半导体装置可以包括平面晶体管。另外，本公开的技术思想可应用于基于二维材料的晶体管(基于2D材料的FET)和其异质结构。此外，根据一些实施例的半导体装置还可以包括双极结晶体管(BJT)、横向扩散金属氧化物半导体(LDMOS)等。
将利用图1至图5B描述根据一些实施例的半导体装置。图1是用于说明根据一些实施例的半导体装置的示例性布局图。图2是沿着图1的线A-A截取的示例性截面图。图3是示意性地示出沿着图2的扫描线的碳浓度的示图。图4是沿着图1的线B-B截取的截面图。图5A和图5B是沿着图1的线C-C截取的截面图。
参照图1至图5B，根据一些实施例的半导体装置可包括第一有源图案AP1、多个第一栅电极120和第一源极/漏极图案150。衬底100可为体硅或者SOI(绝缘体上硅)。衬底100还可为包含诸如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的材料的半导体衬底。
可将第一有源图案AP1置于衬底100上。第一有源图案AP1中的每一个可以在第一方向D1上纵长地延伸。例如，第一有源图案AP1可以置于其中形成有NMOS的区中。第一有源图案AP1可为多沟道有源图案。在根据一些实施例的半导体装置中，第一有源图案AP1可包括第一下图案BP1和竖直地堆叠在第一下图案BP1上的多个第一片状图案NS1。第一下图案BP1可以从衬底100突出。第一下图案BP1可以在第一方向D1上纵长地延伸。
可将多个第一片状图案NS1置于第一下图案BP1上。多个第一片状图案NS1可在第三方向D3上与第一下图案BP1间隔开。第三方向D3可为与第一方向D1和第二方向D2交叉的方向。例如，第三方向D3可为衬底100的厚度方向。第一方向D1可为与第二方向D2交叉的方向。此外，尽管示出了在第三方向D3上布置三个第一片状图案NS1，但是这仅是为了便于解释，并且实施例不限于此。
可通过蚀刻一部分衬底100来形成第一下图案BP1，并且第一下图案BP1可包括从衬底100生长的外延层。第一下图案BP1可包括作为元素半导体材料的硅或锗。此外，第一下图案BP1可包括化合物半导体，并且可包括例如IV-IV族化合物半导体或III-V族化合物半导体。例如，IV-IV族化合物半导体可为包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或者三元化合物，或者可为用IV族元素掺杂这些元素获得的化合物。相反，III-V族化合物半导体可例如为通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一个与作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一个组合形成的二元化合物、三元化合物或四元化合物中的一种。
第一片状图案NS1可包括作为元素半导体材料的硅或锗中的一种、IV-IV族化合物半导体或者III-V族化合物半导体。每个第一片状图案NS1可包括与第一下图案BP1相同的材料，或者可包括与第一下图案BP1不同的材料。在根据一些实施例的半导体装置中，第一下图案BP1可为包括硅的硅下图案，第一片状图案NS1可为包括硅的硅片状图案。
第一片状图案NS1在第二方向D2上的宽度可与第一下图案BP1在第二方向D2上的宽度成比例地增大或减小。作为示例，虽然在第三方向D3上堆叠的第一片状图案NS1在第二方向D2上的宽度示为相同，但是这仅是为了便于解释，并且实施例不限于此。与示出的配置不同，随着其远离第一下图案BP1，在第三方向D3上堆叠的第一片状图案NS1在第二方向D2上的宽度可以减小。
场绝缘膜105可形成在衬底100上。场绝缘膜105可以置于第一下图案BP1的侧壁上。作为示例，场绝缘膜105可以完全覆盖第一下图案BP1的侧壁。与示出的配置不同，场绝缘膜105可以覆盖第一下图案BP1的侧壁的一部分。在这种情况下，第一下图案BP1的一部分可以在第三方向D3上突出至场绝缘膜105的上表面以外。
每个第一片状图案NS1布置为高于场绝缘膜105的上表面。例如，场绝缘膜105可包括氧化物膜、氮化物膜或氧氮化物膜，或者它们的组合膜。虽然场绝缘膜105示为单膜，但这仅是为了便于解释，并且实施例不限于此。
多个第一栅极结构GS1可以置于衬底100上。每个第一栅极结构GS1可以在第二方向D2上延伸。邻近的第一栅极结构GS1可在第一方向D1上间隔开。第一栅极结构GS1可以置于第一有源图案AP1上。第一栅极结构GS1可以与第一有源图案AP1交叉。第一栅极结构GS1可以与第一下图案BP1交叉。第一栅极结构GS1可以包围每个第一片状图案NS1。例如，第一栅极结构GS1可包括第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145。第一栅电极120可形成在第一下图案BP1上。第一栅电极120可以与第一下图案BP1交叉。第一栅电极120可以包围第一片状图案NS1。
第一栅电极120可包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂的半导体材料、导电金属氧化物和导电金属氧氮化物中的至少一种。例如，第一栅电极120可包括(但不限于)氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、碳化钛(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)、及它们的组合中的至少一种。导电金属氧化物和导电金属氧氮化物可包括(但不限于)上述材料的氧化形式。
第一栅电极120可以置于第一源极/漏极图案150的两侧上，如下面更加完全的描述。作为示例，位于第一源极/漏极图案150每一侧上的第一栅电极120二者均可为用于晶体管的栅极的正常栅电极。作为另一示例，虽然位于第一源极/漏极图案150的一侧的第一栅电极120用作晶体管的栅极，但是位于第一源极/漏极图案150的另一侧的第一栅电极120可为伪栅电极。
第一栅极绝缘膜130可以沿着场绝缘膜105的上表面和第一下图案BP1的上表面延伸。第一栅极绝缘膜130可以包围第一片状图案NS1。第一栅极绝缘膜130沿着第一片状图案NS1的周边布置。第一栅电极120置于第一栅极绝缘膜130上。第一栅极绝缘膜130置于第一栅电极120与第一片状图案NS1之间。
第一栅极绝缘膜130可包括氧化硅、氧氮化硅、氮化硅，或者具有比氧化硅的介电常数更高的介电常数的高介电常数材料。例如，高介电常数材料可包括氮化硼、氧化铪、铪硅氧化物、铪铝氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的一种或多种。
根据一些实施例的半导体装置可包括使用负电容器的NC(负电容)FET。例如，第一栅极绝缘膜130可包括具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜。铁电材料膜可具有负电容特性，顺电材料膜可具有正电容。例如，如果两个或更多个电容器串联连接，并且每个电容器的电容具有正值，则总电容从单独的电容器中的每一个的电容减小。另一方面，如果串联连接的两个或更多个电容器的电容中的至少一个为负值，则总电容可大于单独的电容中的每一个的绝对值，而为正值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的总电容值可以增大。利用增大的总电容值，在室温下，包括铁电材料膜的晶体管可具有小于60mV/decade的亚阈摆幅(SS)。
铁电材料膜可具有铁电特性。例如，铁电材料膜可包括氧化铪、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。这里，作为示例，铪锆氧化物可以是通过用锆(Zr)掺杂氧化铪而获得的材料。作为另一示例，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜还可以包括掺杂的掺杂剂。例如，掺杂剂可包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。铁电材料膜中包括的掺杂剂的类型可以根据铁电材料膜中包括的铁电材料的类型而变化。
当铁电材料膜包括氧化铪时，例如，铁电材料膜中包括的掺杂剂可包括钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。例如，当掺杂剂为铝(Al)时，铁电材料膜可包括3at％(原子％)至8at％的铝。这里，掺杂剂的比率可为铝相对于铪和铝之和的比率。但是，当掺杂剂为硅(Si)时，铁电材料膜可包括2at％至10at％的硅。并且，当掺杂剂为钇(Y)时，铁电材料膜可包括2at％至10at％的钇。当掺杂剂为钆(Gd)时，铁电材料膜可包括1at％至7at％的钆；并且当掺杂剂为锆(Zr)时，铁电材料膜可包括50at％至80at％的锆。
顺电材料膜可具有顺电特性。例如，顺电材料膜可包括氧化硅和具有高介电常数的金属氧化物中的至少一种。例如，顺电材料膜中包括的金属氧化物可包括(但不限于)氧化铪、氧化锆和氧化铝中的至少一种。铁电材料膜和顺电材料膜可包括相同材料。铁电材料膜具有铁电特性，但是顺电材料膜可以不具有铁电特性。例如，当铁电材料膜和顺电材料膜包括氧化铪时，铁电材料膜中包括的氧化铪的晶体结构与顺电材料膜中包括的氧化铪的晶体结构不同。
铁电材料膜可具有呈铁电特性的厚度。例如，铁电材料膜的厚度可为(但不限于)0.5nm至10nm。由于展现铁电特性的临界厚度可以针对每种铁电材料而不同，因此铁电材料膜的厚度可以根据铁电材料而变化。作为示例，第一栅极绝缘膜130可包括一个铁电材料膜。作为另一示例，第一栅极绝缘膜130可包括彼此分离的多个铁电材料膜。第一栅极绝缘膜130可具有多个铁电材料膜和多个顺电材料膜交替地堆叠的堆叠膜结构。
第一栅极间隔件140可以置于第一栅电极120的侧壁上。第一栅极间隔件140不位于第一下图案BP1与第一片状图案NS1之间，以及不位于在第三方向D3上彼此邻近的第一片状图案NS1之间。例如，第一栅极间隔件140可包括氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)、硼氮化硅(SiBN)、氧硼氮化硅(SiOBN)、氧碳化硅(SiOC)及它们的组合中的至少一种。
第一栅极封盖图案145可以置于第一栅电极120和第一栅极间隔件140上。第一栅极封盖图案145的上表面可以置于与层间绝缘膜190的上表面相同的平面上。与示出的配置不同，第一栅极封盖图案145可置于第一栅极间隔件140之间。例如，第一栅极封盖图案145可为氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)及它们的组合中的至少一种。第一栅极封盖图案145可包括相对于层间绝缘膜190具有蚀刻选择性的材料。
第一源极/漏极图案150可形成在第一有源图案AP1上。第一源极/漏极图案150可形成在第一下图案BP1上。第一源极/漏极图案150可连接至第一片状图案NS1。
第一源极/漏极图案150可以置于第一栅极结构GS1的侧面上。第一源极/漏极图案150可置于在第一方向D1上彼此邻近的第一栅极结构GS1之间。例如，第一源极/漏极图案150可以置于第一栅极结构GS1的两侧上。与示出的配置不同，第一源极/漏极图案150置于第一栅极结构GS1的一侧上，并且可以不置于第一栅极结构GS1的另一侧上。
第一源极/漏极图案150可被包括在使用第一片状图案NS1作为沟道区的晶体管的源极/漏极中。并且，第一源极/漏极图案150可以置于第一源极/漏极凹部150R中。第一源极/漏极凹部150R在第三方向D3上延伸。第一源极/漏极凹部150R的底表面可由第一下图案BP1限定。第一源极/漏极凹部150R的侧壁可由第一片状图案NS1和第一栅极结构GS1限定。更具体地，在第一栅极结构GS1中，第一栅极绝缘膜130可以限定第一源极/漏极凹部150R的一部分。
在图2中，第一栅极结构GS1可包括置于第一下图案BP1与位于最下面的部分的第一片状图案NS1之间的最下面的子栅极结构。最下面的子栅极结构可包括第一栅电极120的一部分和第一栅极绝缘膜130的一部分。最下面的子栅极结构与第一下图案BP1之间的边界可为第一下图案BP1的上表面。此时，第一源极/漏极凹部150R的底表面低于第一下图案BP1的上表面。
在根据一些实施例的半导体装置中，由第一片状图案NS1和第一栅极结构GS1限定的第一源极/漏极凹部150R在第一方向D1上的宽度可不变。作为示例，与示出的配置不同，由上述最下面的子栅极结构限定的第一源极/漏极凹部150R在第一方向D1上的宽度可以随着其远离第一下图案BP1的上表面而增大然后不变。
作为另一示例，与示出的配置不同，由第一片状图案NS1和第一栅极结构GS1限定的第一源极/漏极凹部150R在第一方向D1上的宽度可以随着其远离第一下图案BP1而增大。也就是说，第一源极/漏极凹部150R的侧壁可具有与倒梯形侧壁的形状相似的形状。
第一源极/漏极图案150可包括硅锗衬垫151和填充半导体图案153。填充半导体图案153置于硅锗衬垫151上。如图所示，硅锗衬垫151可以沿着第一源极/漏极凹部150R的轮廓延伸。硅锗衬垫151可以限定衬垫凹部151R。衬垫凹部151R在第三方向D3上延伸。硅锗衬垫151的底部151BP沿着第一源极/漏极凹部150R的底表面延伸并且硅锗衬垫151的侧壁部分151SP沿着第一源极/漏极凹部150R的侧壁延伸。硅锗衬垫的侧壁部分151SP可以沿着第一栅电极120和每个第一片状图案NS1在第三方向D3上延伸。
硅锗衬垫151可沿着第一源极/漏极凹部150R的轮廓共形地形成。这里，表达“衬垫共形地形成”可意味着形成厚度均匀的膜。例如，当硅锗衬垫151的厚度的最小值与硅锗衬垫151的厚度的最大值的比率为90％或更大时，硅锗衬垫151可以以均匀厚度形成。
硅锗衬垫的侧壁部分151SP的厚度t12可随着其远离第一下图案BP1而恒定。硅锗衬垫的底部151BP的厚度t11可恒定。硅锗衬垫的底部151BP的厚度t11和硅锗衬垫的侧壁部分151SP的厚度t12各自可为均匀的。
硅锗衬垫151可与第一片状图案NS1和第一栅极绝缘膜130接触。硅锗衬垫151可与第一下图案BP1接触。更具体地，置于在第三方向D3上彼此邻近的第一片状图案NS1之间的以及第一下图案BP1与第一片状图案NS1之间的第一栅极绝缘膜130可与硅锗衬垫151接触。
硅锗衬垫151可包括硅锗。可替换地，硅锗衬垫151可包括硅锗膜。另外，硅锗衬垫151可包括掺杂的碳。由于在去除牺牲图案(图24和图25的SC_L)的同时碳被掺杂在硅锗衬垫151中，因此硅锗衬垫151可以防止第一源极/漏极图案150的填充半导体图案153被蚀刻。
如图3所示，硅锗衬垫151中掺杂的碳中的一些可扩散至第一下图案BP1和/或第一片状图案NS1中。
填充半导体图案153置于硅锗衬垫151上。填充半导体图案153可形成在衬垫凹部151R中。填充半导体图案153可以填充衬垫凹部151R。
填充半导体图案153可包括掺杂有n型杂质的硅。例如，填充半导体图案153可包括第一n型杂质。例如，第一n型杂质可为磷(P)。
第一源极/漏极图案150可包括在第三方向D3上延伸的侧壁150SW。第一源极/漏极图案150的侧壁150SW可包括下侧壁150_LSW和上侧壁150_USW。
在第一源极/漏极图案150的下侧壁150_LSW之间，第一源极/漏极图案150在第二方向D2上的宽度可以随着其远离第一下图案BP1而增大。在第一源极/漏极图案150的上侧壁150_USW之间，第一源极/漏极图案150在第二方向D2上的宽度可以随着其远离第一下图案BP1而减小。
在图5A中，第一源极/漏极图案150的下侧壁150_LSW和第一源极/漏极图案150的上侧壁150_USW可分别为平面。在图5B中，第一源极/漏极图案150的下侧壁150_LSW和第一源极/漏极图案150的上侧壁150_USW可分别为曲面。例如，第一源极/漏极图案150的下侧壁150_LSW和第一源极/漏极图案150的上侧壁150_USW可以各自为凸曲面，但是实施例不限于此。作为示例，与示出的配置不同，第一源极/漏极图案150的下侧壁150_LSW和第一源极/漏极图案150的上侧壁150_USW之一可为平面，并且另一个可为曲面。作为另一示例，两个第一源极/漏极图案150的下侧壁150_LSW之一可为平面，另一个可为曲面。作为另一示例，两个第一源极/漏极图案150的上侧壁150_USW之一可为平面，另一个可为曲面。
蚀刻停止膜185可以置于场绝缘膜105的上表面、第一栅极结构GS1的侧壁、第一源极/漏极图案150的上表面和第一源极/漏极图案150的侧壁150SW上。蚀刻停止膜185可包括相对于下面将描述的层间绝缘膜190具有蚀刻选择性的材料。例如，蚀刻停止膜185可包括氮化硅(SiN)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)、硼氮化硅(SiBN)、氧氮氮化硅(SiOBN)、氧碳化硅(SiOC)及它们的组合中的至少一种。
层间绝缘膜190可形成在蚀刻停止膜185上。层间绝缘膜可以置于场绝缘膜105和第一源极/漏极图案150上。层间绝缘膜190可以不覆盖第一栅极封盖图案145的上表面。例如，层间绝缘膜190的上表面可以置于与第一栅极封盖图案145的上表面相同的平面上。
例如，层间绝缘膜190可包括氧化硅、氮化硅、氧氮化硅和低介电常数材料中的至少一种。例如，低介电常数材料可包括(但不限于)氟化四乙基原硅酸盐(FTEOS)、倍半硅氧烷氢(HSQ)、双苯并环丁烯(BCB)、四甲基原硅酸盐(TMOS)、八甲基四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅基硼酸酯(TMSB)、二乙酰氧基二乙烯基丁氧烷(DADBS)、磷酸三甲基硅酯(TMSP)、聚四氟乙烯(PTFE)，TOSZ(托宁硅氮)、FSG(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫(例如，聚丙烯氧化物)、CDO(碳掺杂氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、非晶态氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合。
图6是用于说明根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与利用图1至图5B描述的要点不同的要点。参照图6，在根据一些实施例的半导体装置中，硅锗衬垫151的侧壁部分151SP的厚度t12可以随着其远离第一下图案BP1而改变。
例如，硅锗衬垫151的侧壁部分151SP的厚度t12随着其远离第一下图案BP1而减小。硅锗衬垫151的侧壁部分151SP不共形地形成。相反，硅锗衬垫151的底部151BP的厚度t11大于硅锗衬垫151的侧壁部分151SP的厚度t12。
图7是用于说明根据一些实施例的半导体装置的示图。图8A和图8B是示意性地示出沿着图7的扫描线的碳浓度的示图。为了便于解释，将主要描述与利用图1至图5B描述的要点不同的要点。参照图7至图8B，在根据一些实施例的半导体装置中，第一源极/漏极图案150还可以包括置于硅锗衬垫151与填充半导体图案153之间的插入衬垫图案152。
插入衬垫图案152可以沿着硅锗衬垫151的轮廓延伸。插入衬垫图案152可以沿着衬垫凹部151R的侧壁和底表面延伸。
例如，插入衬垫图案152可沿着衬垫凹部151R的轮廓共形地形成。衬垫凹部151R的底表面上的插入衬垫图案152的厚度t21可恒定。衬垫凹部151R的侧壁上的插入衬垫图案152的厚度t22可随着其远离第一下图案BP1而恒定。插入衬垫图案152可包括掺杂有n型杂质的硅。例如，插入衬垫图案152可包括与掺杂在填充半导体图案153中的第一n型杂质不同的第二n型杂质。例如，第二n型杂质可为砷(As)。
在图8A中，插入衬垫图案152还可以包括掺杂的碳。可替换地，插入衬垫图案152可包括掺碳的硅。插入衬垫图案152可包括掺杂碳和第二n型杂质二者的硅。
虽然插入衬垫图案152中包含的碳的浓度的最大值示为小于硅锗衬垫151中包含的碳的浓度的最大值，但是这仅是为了便于解释，并且实施例不限于此。作为示例，与示出的配置不同，插入衬垫图案152中包含的碳的浓度的最大值可与硅锗衬垫151中包含的碳的浓度的最大值相同。作为另一示例，与示出的配置不同，插入衬垫图案152中包含的碳的浓度的最大值可大于硅锗衬垫151中包含的碳的浓度的最大值。
在图8B中，插入衬垫图案152可以不包括故意掺杂的碳。然而，如果掺杂在硅锗衬垫151中的碳扩散至插入衬垫图案152中，则插入衬垫图案152可包括从硅锗衬垫151扩散的碳。属于本公开的技术领域的普通技术人员可以容易区分插入衬垫图案152中包括的碳是故意掺杂的碳还是从硅锗衬垫151扩散的碳。
图9是用于说明根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与利用图7至图8B描述的要点不同的要点。参照图9，在根据一些实施例的半导体装置中，衬垫凹部151R的侧壁上的插入衬垫图案152的厚度t22可以随着其远离第一下图案BP1而改变。例如，如图所示，衬垫凹部151R的侧壁上的插入衬垫图案152的厚度t22随着其远离第一下图案BP1而减小。衬垫凹部151R的侧壁上的插入衬垫图案152不共形地形成。衬垫凹部151R的底表面上的插入衬垫图案152的厚度t21大于衬垫凹部151R的侧壁上的插入衬垫图案152的厚度t22。
图10A和图10B分别是用于说明根据一些实施例的半导体装置的示图。图11是图10A的部分P的放大图。为了便于解释，将主要描述与利用图1至图5B描述的要点不同的要点。参照图10A至图11，在根据一些实施例的半导体装置中，第一源极/漏极凹部150R可包括延伸区150R_ER和连接区150R_SR。
第一源极/漏极凹部150R的延伸区150R_ER可限定于在第三方向D3上彼此邻近的第一片状图案NS1之间。第一源极/漏极凹部150R的延伸区150R_ER可限定在第一下图案BP1和第一片状图案NS1之间。第一源极/漏极凹部150R的延伸区150R_ER的一部分可以在在第三方向D3上彼此邻近的第一片状图案NS1之间延伸。
可替换地，第一源极/漏极凹部150R的延伸区150R_ER置于第一片状图案NS1之间，并且可限定于在第一方向D1上彼此邻近的第一栅电极120之间。第一源极/漏极凹部150R的延伸区150R_ER置于第一片状图案NS1和第一下图案BP1之间，并且可限定于在第一方向D1上彼此邻近的第一栅电极120之间。
第一源极/漏极凹部150R的连接区150R_SR可限定于第一源极/漏极凹部150R的在第三方向D3上彼此邻近的延伸区150R_ER之间。可替换地，第一源极/漏极凹部150R的连接区150R_SR可限定于在第一方向D1上彼此邻近的第一片状图案NS1之间。
第一源极/漏极凹部150R的延伸区150R_ER在第一方向D1上的宽度大于第一源极/漏极凹部150R的连接区150R_SR在第一方向D1上的宽度。例如，第一源极/漏极凹部150R的侧壁可具有波浪(例如，弯曲)形状/形式。
在形成具有波浪形式的第一源极/漏极凹部150R的侧壁的同时，第一片状图案NS1的一部分可被蚀刻。例如，第一片状图案NB1可包括上表面NS1_US和与上表面NS1_US相对的下表面NS1_BS。
在图10A中，硅锗衬垫151和第一栅极绝缘膜130之间的接触面可具有朝向第一栅电极120的凸曲面。在图10B中，硅锗衬垫151和第一栅极绝缘膜130之间的接触面可为在第三方向D3上延伸的平面。
与如图10A中所示的配置不同，与图10A所示的曲面相反，硅锗衬垫151和第一栅极绝缘膜130之间的接触面可具有朝向填充半导体图案153的凸曲面。
第一片状图案NS1的其中第一栅极绝缘膜130覆盖第一片状图案NS1的上表面NS1_US和第一片状图案NS1的下表面NS1_BS的一部分的厚度t31大于第一片状图案NS1的与硅锗衬垫151接触的一部分的厚度t32。随着接近第一片状图案NS1的终点NS1_TP，第一片状图案NS1的厚度t32在与硅锗衬垫151接触的部分处减小。
虽然图11示出了第一片状图案NS1的终点NS1_TP包括在第三方向D3上延伸的平面部分，但是实施例不限于此。虽然将第一片状图案NS1的上表面NS1_US和第一片状图案NS1的终点NS1_TP连接的斜坡示为平面，但是实施例不限于此。此外，虽然将第一片状图案NS1的下表面NS1_BS和第一片状图案NS1的终点NS1_TP连接的斜坡示为平面，但是实施例不限于此。
图12是用于说明根据一些实施例的半导体装置的示图。图13是用于说明根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与利用图10A至图11描述的要点不同的要点。
参照图12和图13，在根据一些实施例的半导体装置中，硅锗衬垫151的侧壁部分151SP可包括至少一个或多个宽度延伸区151SP_ER。硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER可置于对应于第一源极/漏极凹部150R的延伸区150R_ER的位置处。硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER可置于其在第一方向D1上与置于第一片状图案NS1之间的第一栅电极120重叠的位置处。
例如，在硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER中，硅锗衬垫151的厚度t12可以随着其远离第一下图案BP1而增大然后减小。硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER的厚度t12可以随着其远离第一下图案BP1而增大然后减小。
然而，因为硅锗衬垫151的底部151BP的厚度可具有影响，所以位于第一下图案BP1与最下面的第一片状图案NS1之间的宽度延伸区151SP_ER的厚度t12可以显示出上述趋势，并且可以显示出其它趋势。
在图12中，在硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER中，面对填充半导体图案153的内壁和面对第一栅电极120的外壁可为在相同方向上凸出的曲面。
在图13中，在硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER中，面对填充半导体图案153的内壁和面对第一栅电极120的外壁可为在彼此不同的方向上凸出的曲面。
与图12和图13所示的不同，在硅锗衬垫151的侧壁部分151SP的宽度延伸区151SP_ER中，面对填充半导体图案153的内壁当然可为平面。换句话说，衬垫凹部151R的侧壁可以不具有波浪/弯曲形状。硅锗衬垫151的底部151BP的一部分可以在第一方向D1上与置于第一片状图案NS1与第一下图案BP1之间的第一栅极绝缘膜130和第一栅电极120重叠。
图14是用于说明根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与利用图10A至图11描述的要点不同的要点。参照图11和图14，在根据一些实施例的半导体装置中，第一片状图案NS1的其中第一栅极绝缘膜130覆盖第一片状图案NS1的上表面NS1_US和第一片状图案NS1的下表面NS1_BS的部分的厚度t31可与第一片状图案NS1的与硅锗衬垫151接触的部分的厚度t32相同。在形成第一源极/漏极凹部150R的延伸区(图10A的150R_ER)的同时，第一片状图案NS1的一部分可以不被蚀刻。
图15A和图15B分别是用于说明根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与利用图1至图5B描述的要点不同的要点。参照图15A和图15B，根据一些实施例的半导体装置还可以包括置于第一源极/漏极图案150上的源极/漏极接触件180。
源极/漏极接触件180连接至第一源极/漏极图案150。源极/漏极接触件180穿过层间绝缘膜190和蚀刻停止膜185，并且可连接至第一源极/漏极图案150。金属硅化物膜155还可置于源极/漏极接触件180和第一源极/漏极图案150之间。
在图15A中，源极/漏极接触件180的底表面可高于置于第一片状图案NS1的最上面部分处的片状图案的下表面。在图15B中，源极/漏极接触件180的底表面可位于在第一片状图案NS1的最下面的部分处的片状图案的下表面与在最上面部分处的片状图案的下表面之间。
虽然源极/漏极接触件180示为单膜，但这仅是为了便于解释，并且实施例不限于此。例如，源极/漏极接触件180可包括金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属氧化物、导电金属碳氮化物和二维(2D)材料中的至少一种。金属硅化物膜155可包括金属硅化物。
图16和图17是用于说明根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与利用图1至图5B描述的要点不同的要点。例如，图16和图17可分别为沿着图1的A-A和B-B截取的截面图。参照图16和图17，在根据一些实施例的半导体装置中，第一有源图案AP1可为鳍状图案。
第一有源图案AP1的一部分在第三方向D3上从场绝缘膜105的上表面突出。第一栅极绝缘膜130可以沿着从场绝缘膜105的上表面突出的第一有源图案AP1的轮廓延伸。
图18是用于说明根据一些实施例的半导体装置的示例性布局图。图19是沿着图18的线D-D截取的截面图。例如，沿着图18的线A-A截取的截面图可与图2以及图6至图14之一相同。另外，对图18的第一区I的描述可与利用图1至图14的描述基本相同。因此，以下描述将集中于关于图18的第二区II的内容。
参照图18和图19，根据一些实施例的半导体装置可包括第一有源图案AP1、多个第一栅电极120、第二有源图案AP2、多个第二栅电极220和第二源极/漏极图案250。衬底100可包括第一区I和第二区II。第一区I可为其中形成有NMOS的区，第二区II可为其中形成有PMOS的区。
第一有源图案AP1和多个第一栅电极120置于衬底100的第一区I中。第二有源图案AP2和多个第二栅电极220置于衬底100的第二区II中。另外，第二有源图案AP2可包括第二下图案BP2、多个第二片状图案NS2。第二下图案BP2可以从衬底100突出。第二下图案BP2可以在第一方向D1上延伸得较长。多个第二片状图案NS2可以置于第二下图案BP2上。多个第二片状图案NS2可在第三方向D3上与第二下图案BP2间隔开。
第二下图案BP2和第二片状图案NS2可包括作为元素半导体材料的硅或锗、IV-IV族化合物半导体或者III-V族化合物半导体之一。在根据一些实施例的半导体装置中，第二下图案BP2可为包括硅的硅下图案，第二片状图案NS2可为包括硅的硅片状图案。
当第一有源图案AP1和第二有源图案AP2为鳍状图案时，作为示例，第一有源图案AP1和第二有源图案AP2可包括相同的半导体材料。例如，第一有源图案AP1和第二有源图案AP2可为(但不限于)硅鳍状图案。作为另一示例，第一有源图案AP1和第二有源图案AP2可包括其它半导体材料。例如，第一有源图案AP1可为硅鳍状图案，第二有源图案AP2可为硅锗鳍状图案，但是不限于此。
多个第二栅极结构GS2可以置于衬底100上。每个第二栅极结构GS2可以在第二方向D2上延伸。邻近的第二栅极结构GS2可在第一方向D1上彼此间隔开。
第二栅极结构GS2可以置于第二有源图案AP2上。第二栅极结构GS2可以与第二有源图案AP2交叉。第二栅极结构GS2可以与第二下图案BP2交叉。第二栅极结构GS2可以包围每个第二片状图案NS2。
例如，第二栅极结构GS2可包括第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极封盖图案245。
第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极封盖图案245的描述与第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145的描述基本上相同，因此，下面将不再提供。
第二源极/漏极图案250可形成在第二有源图案AP2上。第二源极/漏极图案250可形成在第二下图案BP2上。第二源极/漏极图案250可连接至第二片状图案NS2。
第二源极/漏极图案250可以置于第二栅极结构GS2的侧表面上。第二源极/漏极图案250可置于在第一方向D1上彼此邻近的第二栅极结构GS2之间。例如，第二源极/漏极图案250可以置于第二栅极结构GS2的两侧上。与示出的配置不同，第二源极/漏极图案250位于第二栅极结构GS2的一侧，并且可不位于第二栅极结构GS2的另一侧上。
第二源极/漏极图案250可被包括在使用第二片状图案NS2作为沟道区的晶体管的源极/漏极中。
第二源极/漏极图案250可以置于第二源极/漏极凹部250R中。第二源极/漏极凹部250R的底表面可由第二下图案BP2限定。第二源极/漏极凹部250R的侧壁可由第二片状图案NS2和第二栅极结构GS2限定。更具体地，第二栅极结构GS2的第二栅极绝缘膜230可以限定第二源极/漏极凹部250R的一部分。
第二源极/漏极图案250可包括下半导体图案251、上半导体图案252和封盖半导体图案253。半导体图案251和上半导体图案252各自可以包括硅锗。可替换地，下半导体图案251和上半导体图案252各自可以包括硅锗膜。例如，下半导体图案251的锗含量小于上半导体图案252的锗含量。
下半导体图案251和上半导体图案252各自可以包括掺杂的p型杂质。p型杂质可为例如硼(B)，或另一p型杂质/掺杂剂。
封盖半导体图案253可形成在下半导体图案251和上半导体图案252上。例如，封盖半导体图案253可包括硅。虽然两层的硅锗半导体图案示为位于封盖半导体图案253下方，但这仅是为了便于解释，并且实施例不限于此。
因此，如以上参照图1至图19的描述，场效应晶体管被设为包括衬底的集成电路装置，衬底中具有与对应的硅锗(SiGe)衬垫对齐并且填充有掺杂的半导体源极和漏极区的源极和漏极凹部。如图2所示，源极和漏极区由参考标号153表示，SiGe衬垫由参考标号151表示，并且151BP、151SP分别用于底部和侧壁部分。设置了在衬底内通过在硅锗衬垫之间横向延伸的对应的埋置的绝缘栅电极区而彼此竖直地分离的堆叠的多个半导体沟道层。这些堆叠的沟道层(示为3个)由图2中的NS1表示，并且埋置的绝缘栅电极(示为3个)由图2中的120表示。绝缘栅电极设置在多个半导体沟道层中的最上面一个上。该绝缘栅电极在图2中由GS1指示。在这些实施例中的一些中，硅锗衬垫被掺杂碳，其掺杂程度大于掺杂的半导体源极和漏极区以及大于半导体沟道层，如图3所示(另外见图8A-8B)的碳掺杂曲线所示。埋置的绝缘栅电极区中的每一个还可以包括接触硅锗衬垫的栅极绝缘膜130。
根据其它实施例，硅锗衬垫沿着源极和漏极凹部的侧壁具有不均匀的厚度，并且硅锗衬垫沿着源极和漏极凹部的底部的厚度大于硅锗衬垫沿着与堆叠的多个半导体沟道层中的最上面的一个半导体沟道层反向延伸的源极和漏极凹部的侧壁的一部分的厚度。例如，如图6所示，SiGe衬垫151的底部151BP比侧壁部分151SP的上部更厚。
在一些实施例中，源极凹部还可以包括在半导体源极区与对应的硅锗衬垫之间延伸的中间硅衬垫。中间硅衬垫的一个示例示为图7中的插入衬垫图案152。半导体源极区可掺杂有第一N型杂质，中间硅衬垫152可掺杂有不同的第二N型杂质。中间硅衬垫152还可以掺杂有碳，并且硅锗衬垫151可掺杂有碳，硅锗衬垫151的碳掺杂程度大于掺杂的中间硅衬垫152，如图8A所示。
根据本发明构思的另一些实施例，(当在截面中看时)源极和漏极凹部具有弯曲形状的侧壁，从而源极和漏极凹部内的硅锗衬垫之间测量的堆叠的多个半导体沟道层的横向沟道长度大于在源极和漏极凹部内的硅锗衬垫之间测量的埋置的绝缘栅电极区的长度。此外，硅锗衬垫在源极和漏极凹部的弯曲形状的侧壁的侧壁上可具有不均匀的厚度。弯曲形状的侧壁的示例在图10至图14中示出。例如，具有不均匀的厚度的SiGe衬垫的示例通过图12至图13示出。多个半导体沟道层NS1中的最上面的一个半导体沟道层NS1上的GS1(例如，见图2、图6、图7、图9、图5A至图15B)内的绝缘栅电极120的长度也可以小于在源极和漏极凹部的侧壁之间测量的埋置的绝缘栅电极区中的埋置的栅电极120的长度。
图20至图25是示出根据一些实施例的制造半导体装置的方法的中间阶段图。例如，图20至图25可为沿着图1的A-A截取的截面图。将参照截面图描述下面的制造方法。
参照图20，第一下图案BP1和上图案结构U_AP可形成在衬底100上。上图案结构U_AP可以置于第一下图案BP1上。上图案结构U_AP可包括交替地堆叠在第一下图案BP1上的牺牲图案SC_L和有源图案ACT_L。例如，牺牲图案SC_L可包括硅锗膜。有源图案ACT_L可包括硅膜。
接着，伪栅极绝缘膜130p、伪栅电极120p和伪栅极封盖膜120_HM可形成在上图案结构U_AP上。例如，伪栅极绝缘膜130p可包括(但不限于)氧化硅。例如，伪栅电极120p可包括(但不限于)多晶硅。例如，伪栅极封盖膜120_HM可包括(但不限于)氮化硅。预栅极间隔件140p可形成在伪栅电极120p的侧壁上。
参照图21，利用伪栅电极120p作为掩模，第一源极/漏极凹部150R可形成在上图案结构U_AP内。第一源极/漏极凹部150R的一部分可形成在第一下图案BP1内。
参照图22，第一源极/漏极图案150形成在第一源极/漏极凹部150R内。第一源极/漏极图案150可包括硅锗衬垫151和填充半导体图案153。硅锗衬垫151可沿着第一源极/漏极凹部150R的轮廓形成。例如，硅锗衬垫151的锗含量低于牺牲图案SC_L的锗含量。
参照图23，蚀刻停止膜185和层间绝缘膜190按次序形成在第一源极/漏极图案150上。接着，去除层间绝缘膜190的一部分、蚀刻停止膜185的一部分和伪栅极封盖膜120_HM，以暴露出伪栅电极120p的上表面。在暴露伪栅电极120p的上表面的同时，可形成第一栅极间隔件140。
参照图24，去除伪栅极绝缘膜130p和伪栅电极120p，以暴露出第一栅极间隔件140之间的上图案结构U_AP。参照图25，可去除牺牲图案SC_L，以形成第一片状图案NS1。结果，第一栅极沟槽120t形成在第一栅极间隔件140之间。
当去除牺牲图案SC_L时，可以暴露出第一源极/漏极图案150。然而，硅锗衬垫151针对用于去除牺牲图案SC_L的蚀刻剂具有蚀刻选择性。也就是说，硅锗衬垫151可以在去除牺牲图案SC_L的同时防止蚀刻填充半导体图案153。
接着，参照图2，第一栅极绝缘膜130和第一栅电极120可形成在第一栅极沟槽120t内。此外，可形成第一栅极封盖图案145。
作为具体实施方式的总结，本领域技术人员将理解，在不实质上偏离本发明的原理的情况下，可以对优选实施例进行许多变化和修改。因此，本发明公开的优选实施例仅在一般和描述性意义上使用，而非出于限制的目的。

Claims (20)

1.一种半导体装置，包括：
有源图案，其包括下图案以及在第一方向上与所述下图案间隔开的多个片状图案；
栅极结构，其置于所述下图案上，并且包括包围所述多个片状图案的栅电极；以及
源极/漏极图案，其位于所述栅极结构的两侧，
其中，所述源极/漏极图案包括与所述多个片状图案中的每一个和所述下图案接触的硅锗衬垫以及置于所述硅锗衬垫上的填充半导体图案，并且
所述填充半导体图案包括掺杂有n型第一杂质的硅。
2.根据权利要求1所述的半导体装置，其中，所述硅锗衬垫包括掺杂的碳。
3.根据权利要求1所述的半导体装置，其中，所述栅极结构包括置于所述栅电极与所述多个片状图案中的每一个之间的栅极绝缘膜，并且
所述栅极绝缘膜与所述硅锗衬垫接触。
4.根据权利要求3所述的半导体装置，其中，所述硅锗衬垫包括在所述第一方向上沿着所述栅电极以及沿着所述多个片状图案中的每一个延伸的侧壁部分，并且
随着所述硅锗衬垫的所述侧壁部分远离所述下图案，所述硅锗衬垫的所述侧壁部分的厚度减小。
5.根据权利要求3所述的半导体装置，其中，所述硅锗衬垫包括在所述第一方向上沿着所述栅电极以及沿着所述多个片状图案中的每一个延伸的侧壁部分，
所述硅锗衬垫的所述侧壁部分包括至少一个或多个宽度延伸区，并且
随着每个宽度延伸区远离所述下图案，每个宽度延伸区的厚度增大随后减小。
6.根据权利要求5所述的半导体装置，其中，所述宽度延伸区置于所述宽度延伸区在与所述第一方向不同的第二方向上与所述栅电极重叠的位置处。
7.根据权利要求3所述的半导体装置，其中，所述硅锗衬垫包括在所述第一方向上沿着所述栅电极以及沿着所述多个片状图案中的每一个延伸的侧壁部分，并且
随着所述硅锗衬垫的所述侧壁部分远离所述下图案，所述硅锗衬垫的所述侧壁部分的厚度恒定。
8.根据权利要求1所述的半导体装置，还包括：
插入衬垫图案，其置于所述硅锗衬垫与所述填充半导体图案之间，并且沿着所述硅锗衬垫的轮廓延伸，并且
所述插入衬垫图案包括掺杂有与所述第一杂质不同的n型第二杂质的硅。
9.根据权利要求8所述的半导体装置，其中，所述插入衬垫图案包括掺杂的碳。
10.根据权利要求8所述的半导体装置，其中，所述插入衬垫图案沿着所述硅锗衬垫的所述轮廓共形地形成。
11.根据权利要求8所述的半导体装置，其中，所述硅锗衬垫限定在所述第一方向上延伸的衬垫凹部，并且
所述衬垫凹部的底表面上的所述插入衬垫图案的厚度大于所述衬垫凹部的侧壁上的所述插入衬垫图案的厚度。
12.一种半导体装置，包括：
多沟道有源图案；
栅极结构，其在所述多沟道有源图案上，与所述多沟道有源图案交叉，并且包括栅电极；
源极/漏极图案，其在所述多沟道有源图案上，置于所述栅极结构的两侧，
其中，所述源极/漏极图案包括限定衬垫凹部并且与所述多沟道有源图案接触的硅锗衬垫以及填充所述硅锗衬垫上的所述衬垫凹部的填充半导体图案，
所述硅锗衬垫包括掺杂的碳，并且
所述填充半导体图案包括掺杂有n型第一杂质的硅。
13.根据权利要求12所述的半导体装置，还包括：
插入衬垫图案，其置于所述硅锗衬垫与所述填充半导体图案之间，并且沿着所述衬垫凹部的轮廓延伸，并且
所述插入衬垫图案包括掺杂有与所述第一杂质不同的n型第二杂质的硅。
14.根据权利要求13所述的半导体装置，其中，所述插入衬垫图案包括掺杂的碳。
15.根据权利要求12所述的半导体装置，其中，所述多沟道有源图案包括下图案以及与所述下图案间隔开的多个片状图案，并且
所述栅电极置于所述下图案上，并且包围所述多个片状图案中的每一个。
16.根据权利要求15所述的半导体装置，其中，所述栅极结构包括置于所述栅电极与所述多个片状图案中的每一个之间的栅极绝缘膜，并且
所述栅极绝缘膜与所述硅锗衬垫接触。
17.一种半导体装置，包括：
有源图案，其包括下图案以及在第一方向上与所述下图案间隔开的多个片状图案；
栅极结构，其置于所述下图案上，并且包括包围所述多个片状图案的栅极绝缘膜以及所述栅极绝缘膜上的栅电极；以及
源极/漏极图案，其置于所述栅极结构的两侧上，
其中，所述源极/漏极图案包括与所述多个片状图案中的每一个和所述栅极绝缘膜接触的硅锗衬垫、所述硅锗衬垫上的填充半导体图案和所述硅锗衬垫与所述填充半导体图案之间的插入衬垫图案，
所述硅锗衬垫包括掺杂的碳，
所述插入衬垫图案包括掺杂有碳的硅，以及
所述填充半导体图案包括掺杂有n型第一杂质的硅。
18.根据权利要求17所述的半导体装置，其中，所述硅锗衬垫包括在所述第一方向上沿着所述栅电极以及沿着所述多个片状图案中的每一个延伸的侧壁部分，
所述硅锗衬垫的所述侧壁部分包括至少一个或多个宽度延伸区，并且
随着每个宽度延伸区远离所述下图案，每个宽度延伸区的厚度增大随后减小。
19.根据权利要求18所述的半导体装置，其中，所述宽度延伸区置于所述宽度延伸区在与所述第一方向不同的第二方向上与所述栅电极重叠的位置处。
20.根据权利要求17所述的半导体装置，其中，所述插入衬垫图案包括与所述第一杂质不同的n型第二杂质。
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