CN114551386A - 包括贯通电极的半导体芯片以及包括其的半导体封装 - Google Patents

包括贯通电极的半导体芯片以及包括其的半导体封装 Download PDF

Info

Publication number
CN114551386A
CN114551386A CN202110692578.8A CN202110692578A CN114551386A CN 114551386 A CN114551386 A CN 114551386A CN 202110692578 A CN202110692578 A CN 202110692578A CN 114551386 A CN114551386 A CN 114551386A
Authority
CN
China
Prior art keywords
semiconductor chip
insulating layer
electrodes
pair
connection electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110692578.8A
Other languages
English (en)
Inventor
孙晧荣
金成圭
李美仙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Priority to CN202311308583.XA priority Critical patent/CN117374030A/zh
Publication of CN114551386A publication Critical patent/CN114551386A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及包括贯通电极的半导体芯片以及包括其的半导体封装。半导体芯片可以包括：主体部分，主体部分具有前表面和后表面；一对贯通电极，该一对贯通电极穿透主体部分；绝缘层，绝缘层设置在主体部分的后表面和该一对贯通电极上；以及后连接电极，后连接电极设置在绝缘层上并且同时与该一对贯通电极连接，其中，该一对贯通电极之间的距离大于绝缘层的厚度的两倍。

Description

包括贯通电极的半导体芯片以及包括其的半导体封装
技术领域
本专利文件涉及半导体技术，并且更具体地，涉及包括贯通电极(throughelectrode)的半导体芯片以及包括该半导体芯片的半导体封装。
背景技术
电子产品要求越来越大量的数据处理，同时其尺寸却越来越小。因此，还要求用于这种电子产品中的半导体芯片具有薄的厚度和小的尺寸。此外，已经制造出其中嵌入了多个半导体芯片的半导体封装。
多个半导体芯片可以在垂直方向上层叠，并且通过穿过每个半导体芯片的通孔彼此电连接。
发明内容
在实施方式中，半导体芯片可以包括：主体部分，主体部分具有前表面和后表面；绝缘层，绝缘层设置在主体部分的后表面上；一对贯通电极，该一对贯通电极穿透主体部分和绝缘层；以及后连接电极，后连接电极设置在绝缘层上并且同时与该一对贯通电极连接，其中，该一对贯通电极之间的距离大于绝缘层的厚度的两倍。
在另一实施方式中，半导体芯片可以包括：主体部分，主体部分具有前表面和后表面；绝缘层，绝缘层设置在主体部分的后表面上；一对贯通电极，该一对贯通电极穿透主体部分和绝缘层；含金属薄膜层，含金属薄膜层设置在绝缘层上并且同时与该一对贯通电极连接；以及后连接电极，后连接电极设置在含金属薄膜层上并连接到含金属薄膜层，其中，含金属薄膜层包括由于含金属薄膜层的凹陷而形成在后连接电极的侧壁下方的底切部，并且其中，后连接电极的宽度等于或大于该一对贯通电极的宽度、该一对贯通电极之间的距离以及底切部的宽度之和。
在另一实施方式中，半导体封装可以包括：第一半导体芯片和第二半导体芯片，第一半导体芯片和第二半导体芯片在垂直方向上层叠，并且第一半导体芯片和第二半导体芯片中的每一个包括：主体部分，主体部分具有前表面和后表面；绝缘层，绝缘层设置在主体部分的后表面上；一对贯通电极，该一对贯通电极穿透主体部分和绝缘层；后连接电极，后连接电极设置在绝缘层上并且同时与该一对贯通电极连接；布线部分，布线部分设置在主体部分的前表面上；以及前连接电极，前连接电极设置在布线部分上，其中，第一半导体芯片的后连接电极连接到第二半导体芯片的前连接电极，并且其中，该一对贯通电极之间的距离大于绝缘层的厚度的两倍。
附图说明
图1是例示根据本公开的实施方式的半导体芯片的截面图。
图2A至图2G是例示根据本公开的实施方式的用于制造半导体芯片的方法的截面图。
图2H是用于与图2C进行比较的图。
图3是例示根据本公开的另一实施方式的半导体芯片的截面图。
图4是例示根据本公开的另一实施方式的半导体芯片的截面图。
图5是例示根据本公开的另一实施方式的半导体芯片的截面图。
图6A和图6B是例示根据本公开的另一实施方式的半导体芯片的截面图。
图7是例示根据本公开的实施方式的半导体封装的截面图。
图8示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
图9示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的各个实施方式。
附图不一定按比例绘制。在一些情况下，附图中至少一些结构的比例可能被夸大，以便于清楚地例示所描述的实施方式的特定特征。在附图或描述中以多层结构表示具有两个或更多层的特定示例时，如图所示的这些层的相对定位关系或布置层的顺序反映了所描述或例示的示例的特定实现方式，并且不同的相对定位关系或布置层的顺序是可能的。另外，所描述或已例示的多层结构的示例可能未反映该特定多层结构中存在的所有层(例如，在两个例示的层之间可以存在一个或更多个附加层)。作为特定示例，当所描述或例示的多层结构中的第一层被称为在第二层“上”或“上方”或在基板“上”或“上方”时，第一层可以直接形成在第二层或基板上，但是也可以表示其中一个或更多个其它中间层可以存在于第一层和第二层或基板之间的结构。
在下面的实施方式的描述中，当参数被称为“预定”时，可以意在表示当在过程或算法中使用该参数时预先确定该参数的值。参数的值可以在过程或算法开始时设置，或者可以在过程或算法执行期间设置。
图1是例示根据本公开的实施方式的半导体芯片的截面图。
参照图1，本实施方式的半导体芯片100可以包括主体部分110、布线部分(wiringportion)120、贯通电极130、后连接电极140、前连接电极150和接合层160。
主体部分110可以由诸如硅或锗的半导体材料形成，并且可以具有前表面111、后表面112和将它们彼此连接的侧表面。主体部分110的前表面111可以指的是设置有布线部分120的有源表面，并且主体部分110的后表面112可以指的是位于前表面111的相反侧的表面。
布线部分120可以形成在主体部分110的前表面111上。布线部分120可以包括电连接至贯通电极130的电路/布线结构。为了便于描述，电路/布线结构在布线部分120中被简单地图示为线，但是不限于此。在这种情况下，可以基于半导体芯片100的类型以各种方式来实现电路/布线结构。例如，当半导体芯片100包括诸如DRAM(动态随机存取存储器)或SRAM(静态RAM)的易失性存储器或诸如NAND闪存、RRAM(电阻式RAM)、PRAM(相变RAM)、MRAM(磁阻RAM)或FRAM(铁电RAM)的非易失性存储器时，电路/布线结构可以包括具有多个存储器单元的存储器单元阵列。
贯通电极130可以形成在主体部分110中。贯通电极130可以具有从前表面111延伸到后表面112以穿透主体部分110的柱形形状。作为示例，贯通电极130可以是TSV(硅通孔，Through Silicon Via)。贯通电极130可以包括各种导电材料。作为示例，贯通电极130可以包括诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)的金属或该金属的化合物。贯通电极130的一端可以连接到布线部分120的一部分，并且贯通电极130的另一端可以连接到后连接电极140。
在这种情况下，贯通电极130可以包括发送信号的信号贯通电极130S和用于提供电源的电源贯通电极130P。信号可以包括驱动半导体芯片100所需的各种信号。作为示例，当半导体芯片100包括存储器时，信号(例如，数据输入/输出信号(DQ)、命令/地址信号(CA)或芯片选择信号(CS))可以通过信号贯通电极130S移动。此外，电源可以包括驱动半导体芯片100所需的各种电平的电源电压或接地电压。在本实施方式中，例示了一个信号贯通电极130S和六个电源贯通电极130P，但是本公开不限于此，并且，信号贯通电极130S的数量和电源贯通电极130P的数量可以变化。在水平方向上，即，在与主体部分110的前表面111和后表面112平行的方向上，贯通电极130的宽度可以是恒定的。也就是说，每个信号贯通电极130S的宽度和每个电源贯通电极130P的宽度可以是相同的。例如，当贯通电极130具有圆柱形状时，信号贯通电极130S的截面直径和电源贯通电极130P的截面直径可以基本相同。
后连接电极140可以形成在主体部分110的后表面112上。后连接电极140可以将贯通电极130连接到另一组件，例如，要被放置在半导体芯片100的后表面112上的另一半导体芯片。作为示例，后连接电极140可以包括导电凸块。后连接电极140可以包括诸如铜、镍或它们的组合的各种金属材料，并且可以具有单层结构或多层结构。
后连接电极140可以包括连接到信号贯通电极130S的信号后连接电极140S、连接到电源贯通电极130P的电源后连接电极140P以及不与贯通电极130连接的虚设后连接电极140D。
信号后连接电极140S可以被形成为与每个信号贯通电极130S交叠并连接。一个信号后连接电极140S和一个信号贯通电极130S可以彼此对应。
电源后连接电极140P可以被形成为同时与一对电源贯通电极130P连接。也就是说，一个电源后连接电极140P和两个电源贯通电极130P可以彼此对应。该一对电源贯通电极130P可以利用主体部分110的位于该一对电源贯通电极130P之间的部分而彼此间隔开。
虚设后连接电极140D可以处于电浮置状态。虚设后连接电极140D可以起到在层叠多个半导体芯片的工艺(将在稍后描述)中保持工艺稳定性以及提高具有多个层叠的半导体芯片的半导体封装中的散热特性的作用。这将在相关部分中更具体地描述。如果需要，可以省略虚设后连接电极140D。
前连接电极150可以形成在布线部分120上。前连接电极150可以与另一组件(例如，要布置在半导体芯片100的前表面111上的基板或另一半导体芯片)电连接。前连接电极150可以包括导电凸块。前连接电极150可以包括诸如铜、镍或它们的组合的各种金属材料，并且可以具有单层结构或多层结构。
前连接电极150可以电连接到布线部分120。此外，前连接电极150可以通过布线部分120电连接到贯通电极130。也就是说，与后连接电极140不同，前连接电极150可以不直接接触贯通电极130。
接合层160可以形成在前连接电极150的位于与布线部分120接触的表面的相反侧的表面上。当多个半导体芯片100在垂直方向上(即，在垂直于主体部分110的前表面111和后表面112的方向上)层叠时，接合层160可以接合到后连接电极140。接合层160可以包括具有半球形形状、球形形状或类似形状的焊接材料。然而，本实施方式不限于此，并且可以对接合层160的形状和材料进行各种修改。
在水平方向上，信号后连接电极140S的宽度、电源后连接电极140P的宽度、虚设后连接电极140D的宽度以及前连接电极150的宽度分别由附图标记WS、WP、WD和WF表示。信号后连接电极140S的宽度WS可以大于或等于信号贯通电极130S的宽度。信号后连接电极140S的宽度WS、虚设后连接电极140D的宽度WD和前连接电极150的宽度WF可以是相同的。另一方面，电源后连接电极140P的宽度WP可以大于信号后连接电极140S的宽度WS、虚设后连接电极140D的宽度WD和前连接电极150的宽度WF。这是因为电源后连接电极140P的宽度WP必须足够大以与一对电源贯通电极130P和它们之间的空间交叠，而对信号后连接电极140S的宽度WS、虚设后连接电极140D的宽度WD和前连接电极150的宽度WF则没有这样的限制。然而，本公开不限于此，并且可以以各种方式修改连接电极140P、140D、140S和150的宽度/尺寸。
尽管信号后连接电极140S、电源后连接电极140P和虚设后连接电极140D的宽度/尺寸存在差异，但后连接电极140的节距(pitch)(即，后连接电极140中的任何一个的中心与相邻后连接电极140的中心之间的距离)可以是基本上恒定的。例如，如图所示，两个相邻的电源后连接电极140P之间的节距P1、彼此相邻的电源后连接电极140P和虚设后连接电极140D之间的节距P2以及彼此相邻的电源后连接电极140P和信号后连接电极140S之间的节距P3可以具有固定值。此外，前连接电极150的节距P4也可以与后连接电极140的节距基本相同。
根据上述的半导体芯片100，因为一个电源后连接电极140P同时与一对电源贯通电极130P接触，所以可以减小通过电源后连接电极140P和一对电源贯通电极130P的供电路径的电阻。结果，可以容易地和稳定地供应电源。
图2A至图2G是例示根据本公开的实施方式的用于制造半导体芯片的方法的截面图。为了便于描述，基于图1的半导体芯片的一部分(见A1)示出了这些截面图。
参照图2A，可以在载体基板(未示出)上形成以下结构，该结构包括：初始主体部分210，其具有前表面211和初始后表面212，并且具有形成在其中的初始贯通电极230；设置在初始主体部分210的前表面211上的布线部分220；以及设置在布线部分220上的前连接电极250和接合层260。可以通过使用粘合材料将该结构附接到载体基板。下面将更详细地描述形成该结构的方法。
首先，可以提供具有前表面211和初始后表面212的初始主体部分210。初始后表面212可以比图1的后表面112具有更大的距前表面211的距离，因此，初始主体部分210可以比图1的主体部分110具有更大的厚度。
随后，可以蚀刻初始主体部分210以在初始主体部分210中形成孔213。孔213可以从初始主体部分210的前表面211朝向初始后表面212形成至预定深度。孔213的深度可以小于初始主体部分210的厚度。
随后，可以利用导电材料填充孔213以形成初始贯通电极230。初始贯通电极230可以包括初始电源贯通电极230P和初始信号贯通电极230S。此时，可以基于初始绝缘层(见图2C中的280)和/或绝缘层(见图2E中的280A)的厚度来确定要连接到一个电源后连接电极的一对初始电源贯通电极230P之间的距离DP。这将在相关部分中更详细地描述。
随后，可以在其中形成有初始贯通电极230的初始主体部分210的前表面211上形成布线部分220，并且然后，可以在布线部分220上形成前连接电极250和接合层260。因此，可以获得设置在载体基板上的结构。
参照图2B，可以去除初始主体部分210的一部分以形成厚度小于初始主体部分210的厚度的主体部分210A。也就是说，可以执行减薄初始主体部分210的工艺。
可以对初始主体部分210的初始后表面212执行减薄工艺。因此，主体部分210A可以具有前表面211和后表面212A。后表面212A和前表面211之间的距离可以比初始后表面212和前表面211之间的距离短。此外，可以通过研磨、化学机械抛光(CMP)和/或回蚀(etch-back)来执行减薄工艺。此外，可以执行减薄工艺以使得初始贯通电极230的一部分从主体部分210A的后表面212A突出。
参照图2C，初始绝缘层280可以形成在主体部分210A的后表面212A和初始贯通电极230的从主体部分210A的后表面212A突出的部分上。
初始绝缘层280可以通过稍后将描述的平坦化工艺被转变成绝缘层(见图2E中的280A)，并且该绝缘层可以用于保护半导体芯片并防止由于贯通电极之间的金属扩散而引起的电流泄漏。这将在相关部分中更详细地描述。
初始绝缘层280可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)的各种沉积方法形成。初始绝缘层280可以包括氧化硅、氮化硅、氮氧化硅或其组合。另外，在本实施方式中，初始绝缘层280可以具有单层结构，但是本公开不限于此。在另一实施方式中，初始绝缘层280可以具有多层结构。
初始绝缘层280可以被形成为沿其下部轮廓具有基本均匀的厚度。初始绝缘层280的厚度由附图标记T1表示。在这种情况下，一对初始电源贯通电极230P之间的距离DP可以具有大于初始绝缘层280的厚度T1的两倍的值。这是为了确保可以在一对初始电源贯通电极230P的从主体部分210A的后表面212A突出的部分之间形成初始绝缘层280的空间。将与图2H进行比较对此进行更详细地描述。
图2H是用于与图2C进行比较的图。图2H示出了一对初始电源贯通电极230P之间的距离DP’比图2C所示的距离DP短，也就是说，距离DP’小于初始绝缘层280的厚度T1的两倍的情况。
参照图2H，当一对初始电源贯通电极230P之间的距离DP’相对较窄时，初始绝缘层280可能无法在该一对初始电源贯通电极230P之间沉积到所期望的厚度。这是因为在初始绝缘层280沉积到所期望的厚度之前，该一对初始电源贯通电极230P的在主体部分210A的后表面212A上方突出的部分之间的空间的上部被用于形成初始绝缘层280的绝缘材料阻挡，结果，在该空间中形成的初始绝缘层280中产生了不希望出现的空隙V。
在这种情况下，当执行平坦化工艺(将在稍后描述)时，可能会出现要在一对电源贯通电极(见图2E中的230PA)之间形成在主体部分210A的后表面212A上的绝缘层不存在，或者比所期望的厚度薄的问题。
返回参照图2C，在本实施方式中，为了解决图2H中描述的问题，一对初始电源贯通电极230P之间的距离DP可以被设置为具有大于初始绝缘层280的厚度T1的两倍的值。
参照图2D，可以在初始绝缘层280上形成牺牲层290。
牺牲层290可以防止在将在后面描述的平坦化工艺期间出现工艺缺陷。如果在没有牺牲层290的情况下对图2C的所得结构执行平坦化工艺，则压力可能集中在初始贯通电极230的突出部分上，并且因此，突出部分可能破裂。作为导电材料的破裂部分可能在半导体芯片内引起各种缺陷。牺牲层290可以防止这种压力的集中。牺牲层290可以被形成为具有足以覆盖初始贯通电极230的突出部分的厚度。
参照图2E，可以对图2D的所得结构执行平坦化工艺。可以通过诸如化学机械抛光的抛光方法来执行平坦化工艺。
在这种情况下，可以执行平坦化工艺，直到形成在主体部分210A的后表面212A上的初始绝缘层280被暴露为止。结果，可以在平坦化工艺中去除基本上所有的牺牲层290。另外，可以去除初始贯通电极230的位于形成在主体部分210A的后表面212A上的初始绝缘层280的上表面上方的部分(见图2D中的A2)，以形成贯通电极230A。此外，也可以去除初始绝缘层280的沿着初始贯通电极230的该部分(见图2D中的A2)的侧表面和上表面形成的部分，以形成绝缘层280A。
结果，可以在主体部分210A的后表面212A上形成绝缘层280A，并且可以形成穿透绝缘层280A和主体部分210A的贯通电极230A。贯通电极230A可以包括信号贯通电极230SA和电源贯通电极230PA。贯通电极230A的一端可以如上所述地电连接到布线部分220，并且贯通电极230A的另一端和/或上表面可以在从绝缘层280A被暴露的情况下与绝缘层280A的上表面形成平坦的表面。
此外，可以通过使用形成在主体部分210A的后表面212A上的初始绝缘层280的上表面作为平坦化停止层(例如，抛光停止层)来执行平坦化工艺。因此，在该平坦化工艺期间，可以假设形成在主体部分210A的后表面212A上的初始绝缘层280中的损耗很小，或者即使存在损耗，该损耗也可以忽略不计。因此，绝缘层280A的厚度由等于初始绝缘层280的厚度的附图标记T1表示。
参照图2F，可以在绝缘层280A上形成初始含金属薄膜层292。初始含金属薄膜层292可以包括诸如铜(Cu)或钛(Ti)的金属或该金属的化合物，并且可以具有单层结构或多层结构。作为示例，初始含金属薄膜层292可以具有包括屏障层和设置在屏障层上的种子层(seed layer)的多层结构。屏障层可以包括诸如Ti、TiW、TiN或NiV的金属或金属化合物，并且种子层可以包括诸如Cu的金属。在这种情况下，屏障层可以用于防止在贯通电极230A之间的金属扩散，并且种子层可以在随后的电镀期间用作种子。
随后，可以在初始含金属薄膜层292上形成提供要在其中形成电源后连接电极240P和信号后连接电极240S的空间的光致抗蚀剂图案294，并且然后可以执行电镀。结果，可以在由光致抗蚀剂图案294提供的空间中形成电源后连接电极240P和信号后连接电极240S。电源后连接电极240P可以连接到一对电源贯通电极230PA，并且信号后连接电极240S可以连接到一个信号贯通电极230SA。作为参考，尽管在该图中未示出，但是在该工艺中还可以形成不连接至贯通电极230A的虚设后连接电极(见图1的140D)。
参照图2G，在去除光致抗蚀剂图案(图2F的294)之后，可以去除初始含金属薄膜层292的未被电源后连接电极240P和信号后连接电极240S覆盖的部分。结果，可以形成含金属薄膜层292A。含金属薄膜层292A可以设置在电源后连接电极240P和信号后连接电极240S中的每一个下方，并且可以连接到电源后连接电极240P和信号后连接电极240S中的每一个。特别地，电源后连接电极240P下方的含金属薄膜层292A可以同时连接到一对电源贯通电极230PA。
在这种情况下，可以通过诸如湿法蚀刻的各向同性蚀刻方法去除初始含金属薄膜层292的该部分。因此，含金属薄膜层292A可以具有与电源后连接电极240P和信号后连接电极240S中的每一个的侧表面相比向内凹陷的侧表面。通过含金属薄膜层292A的凹陷的侧表面在电源后连接电极240P和信号后连接电极240S的每一个下方形成的空间将在下文中被称为含金属薄膜层292A的底切部(undercut)U。
在这种情况下，电源后连接电极240P的宽度WP可以具有等于或大于一对电源贯通电极230PA的宽度WP’、该一对电源贯通电极230PA之间的距离DP和底切部U的宽度WU之和的值。
此外，即使形成了底切部U，也可以不通过底切部U暴露该一对电源贯通电极230PA。该一对电源贯通电极230PA的上表面可以完全被含金属薄膜层292A覆盖。为此，含金属薄膜层292A的侧表面的位置可以比该一对电源贯通电极230PA中的每一个的侧表面离电源后连接电极240P的中心更远。
结果，可以制造如图2G所示的半导体芯片。图2G的半导体芯片可以与图1的半导体芯片基本相同。在图2G的半导体芯片中，主体部分210A、布线部分220、具有电源贯通电极230PA和信号贯通电极230SA的贯通电极230A、电源后连接电极240P、信号后连接电极240S、前连接电极250以及接合层260可以分别对应于图1的半导体芯片100的主体部分110、布线部分120、具有电源贯通电极130P和信号贯通电极130S的贯通电极130、电源后连接电极140P、信号后连接电极140S、前连接电极150和接合层160。
此外，图2G的半导体芯片还可以包括设置在主体部分210A的后表面212A上的绝缘层280A。贯通电极230A可以被形成为穿透主体部分210A和绝缘层280A，并且电源后连接电极240P和信号后连接电极240S可以形成在绝缘层280A上以连接到贯通电极230A。此外，具有底切部U的含金属薄膜层292A可以进一步插置在电源贯通电极230PA和电源后连接电极240P之间以及信号贯通电极230SA和信号后连接电极240S之间。
这里，一对电源贯通电极230PA之间的距离DP可以大于绝缘层280A的厚度T1的两倍。另外，连接到该一对电源贯通电极230PA的电源后连接电极240P的宽度WP可以等于或大于该一对电源贯通电极230PA的宽度WP’、该一对电源贯通电极230PA之间的距离DP以及底切部U的宽度WU之和。
对图2G所示的组件的详细描述已经在制造方法中描述，因此将被省略。
图3是例示根据本公开的另一实施方式的半导体芯片的截面图。为了便于描述，该截面图是基于图2G的半导体芯片的放大图示出的。在下文中，将集中于与图2G的差异进行描述。
参照图3，在本实施方式的半导体芯片中，电源贯通电极330PA可以包括导电柱332PA和围绕导电柱332PA的侧壁的间隔件绝缘层334PA。导电柱332PA可以包括诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)的金属或该金属的化合物。间隔件绝缘层334PA可以设置在导电柱332PA和主体部分310A之间以使它们彼此绝缘。间隔件绝缘层334PA可以包括诸如氧化硅、氮化硅或氮氧化硅的绝缘材料。这里，电源贯通电极330PA的宽度WP’可以意指导电柱332PA的宽度和间隔件绝缘层334PA的宽度之和。
未描述的附图标记380A、392A和340P可以分别表示绝缘层、含金属薄膜层和电源后连接电极。
此外，尽管未示出，但是信号贯通电极也可以具有其中间隔件绝缘层围绕导电柱的侧壁的结构。
图4是示出根据本公开的另一实施方式的半导体芯片的截面图。为了便于描述，该截面图是基于图2G的半导体芯片的放大图示出的。在下文中，将集中于与图2G的差异进行描述。
参照图4，在本实施方式的半导体芯片中，在一对电源贯通电极430PA之间的绝缘层480A的厚度T2可以小于在该一对电源贯通电极430PA外部的绝缘层480A的厚度T1。原因如下。
可以执行上述平坦化工艺(参照图2E)以基本保持初始绝缘层的厚度，即，当初始绝缘层的上表面被暴露时停止抛光。在这种情况下，在使在该一对电源贯通电极430PA外部的具有相对较大的面积的初始绝缘层的整个上表面暴露的工艺中，可能会过度抛光在该一对电源贯通电极430PA之间的具有相对较窄的面积的初始绝缘层。结果，可以获得如图所示的具有厚度差的绝缘层480A。
可以沿着绝缘层480A的轮廓在绝缘层480A上形成含金属薄膜层292A。因此，在含金属薄膜层292A中可能出现阶梯高度(step height)。也就是说，含金属薄膜层292A可以在一对电源贯通电极430PA之间具有相对较低的上/下表面，而在其余区域中具有相对较高的上/下表面。
未描述的附图标记410A和440P可以分别表示主体部分和电源后连接电极。
图5是示出根据本公开的另一实施方式的半导体芯片的截面图。为了便于描述，该截面图是基于图2G的半导体芯片的放大图示出的。在下文中，将集中于与图2G的差异进行描述。
参照图5，在本实施方式的半导体芯片中，绝缘层580A可以具有多层结构。例如，绝缘层580A可以具有第一绝缘层582A和第二绝缘层584A的层叠结构。
在这种情况下，第一绝缘层582A可以沿着主体部分510A的后表面和电源贯通电极530PA的从主体部分510A的后表面突出的部分的侧表面形成。第二绝缘层584A可以被形成为填充由第一绝缘层582A限定的空间。因此，第一绝缘层582A可以插置在第二绝缘层584A和电源贯通电极530PA之间，以及第二绝缘层584A和主体部分510A的后表面之间。
第一绝缘层582A和第二绝缘层584A可以由不同的绝缘材料形成。例如，当第一绝缘层582A是氮化硅时，第二绝缘层584A可以是氧化硅，反之亦然。
未描述的附图标记550P可以表示电源后连接电极。
图6A和图6B是示出根据本公开的另一实施方式的半导体芯片的截面图。为了便于描述，该截面图是基于图2G的半导体芯片的放大图示出的。在下文中，将集中于与图2G的差异进行描述。
参照图6A，在本实施方式的半导体芯片中，含金属薄膜层692A和电源后连接电极640P的位置可以移动。即使在这种情况下，电源后连接电极640P也可以同时连接到一对电源贯通电极630PA，并且该一对电源贯通电极630PA可以不被暴露。含金属薄膜层692A可以覆盖该一对电源贯通电极630PA的上表面，以避免不必要的暴露，这防止了金属离子移动通过它们从而导致电短路。
为此，即使含金属薄膜层692A移动，含金属薄膜层692A也可以仅移动直到该一对电源贯通电极630PA中的一个的一个侧壁和含金属薄膜层692A的一个侧壁对齐。否则，可能不必要地暴露电源贯通电极630PA的至少一部分，或者电源后连接电极640P可能无法同时连接到该一对电源贯通电极630PA。
参照图6B，在本实施方式的半导体芯片中，电源贯通电极630PA可以包括导电柱632PA和围绕导电柱632PA的侧壁的间隔件绝缘层634PA。
在这种情况下，含金属薄膜层692A可以移动，直到导电柱632PA的一个侧壁和含金属薄膜层692A的一个侧壁对齐为止。间隔件绝缘层634PA的上表面可以被含金属薄膜层692A暴露。
上述的半导体芯片可以在垂直方向上层叠以实现为单个半导体封装。将参照图7示例性地对此进行描述。
图7是示出根据本公开的实施方式的半导体封装的截面图。半导体封装可以包括在垂直方向上层叠的多个半导体芯片。多个半导体芯片中的每一个可以包括与上述实施方式的半导体芯片中的一个基本相同的半导体芯片。
参照图7，本实施方式的半导体封装可以包括基底层700和在垂直方向上层叠在基底层700上的多个半导体芯片710、720、730、740和750。在本实施方式中，层叠了五个半导体芯片710、720、730、740和750，但是本公开不限于此，并且可以以各种方式修改在垂直方向上层叠的半导体芯片的数量。为了便于描述，五个半导体芯片710、720、730、740和750将基于与基底层700的距离被称为第一半导体芯片710、第二半导体芯片720、第三半导体芯片730、第四半导体芯片740和第五半导体芯片750。
基底层700可以是具有电路和/或布线结构以便于将多个半导体芯片710、720、730、740和750的层叠结构连接到外部组件的层。例如，基底层700可以包括诸如印刷电路板(PCB)的基板、中介层(interposer)或重分布层等。另选地，当多个半导体芯片710、720、730、740和750是存储器芯片时，基底层700可以是具有支持这些存储器芯片的操作(例如，从存储器芯片读取数据的读取操作或将数据写入存储器芯片的写入操作)的逻辑电路的半导体芯片。
基底层700可以具有其上设置有多个半导体芯片710、720、730、740和750的上表面，和其上设置有用于将半导体封装连接到外部组件的外部连接端子780并且位于上表面的相反侧的下表面。
除了位于第一半导体芯片至第五半导体芯片710、720、730、740和750的最上部的第五半导体芯片750之外，第一半导体芯片至第四半导体芯片710、720、730和740中的每一个可以与上述实施方式的半导体芯片中的一个基本相同。
也就是说，第一半导体芯片710可以包括具有前表面和后表面的主体部分711、设置在主体部分711的前表面上的布线部分712、穿透主体部分711的贯通电极713、设置在主体部分711的后表面上并连接到贯通电极713的后连接电极714、设置在布线部分712上的前连接电极715和设置在前连接电极715上的接合层716。贯通电极713可以包括信号贯通电极713S和电源贯通电极713P。后连接电极714可以包括信号后连接电极714S、电源后连接电极714P和虚设后连接电极714D。
第二半导体芯片720可以包括具有前表面和后表面的主体部分721、设置在主体部分721的前表面上的布线部分722、穿透主体部分721的贯通电极723、设置在主体部分721的后表面上并连接到贯通电极723的后连接电极724、设置在布线部分722上的前连接电极725和设置在前连接电极725上的接合层726。贯通电极723可以包括信号贯通电极723S和电源贯通电极723P。后连接电极724可以包括信号后连接电极724S、电源后连接电极724P和虚设后连接电极724D。接合层726可以接合到第一半导体芯片710的后连接电极714。
因为第三半导体芯片730和第四半导体芯片740中的每一个具有与第二半导体芯片720相同的结构，所以将省略其详细描述。第三半导体芯片730可以包括主体部分731，布线部分732，具有信号贯通电极733S和电源贯通电极733P的贯通电极733，具有信号后连接电极734S、电源后连接电极734P和虚设后连接电极734D的后连接电极734，前连接电极735和接合层736。第四半导体芯片740可以包括主体部分741，布线部分742，具有信号贯通电极743S和电源贯通电极743P的贯通电极743，具有信号后连接电极744S、电源后连接电极744P和虚设后连接电极744D的后连接电极744，前连接电极745和接合层746。
因为第五半导体芯片750位于最上部，所以它可以不包括贯通电极和后连接电极。也就是说，如图所示，第五半导体芯片750可以包括具有前表面和后表面的主体部分751，设置在主体部分751的前表面上的布线部分752，设置在布线部分752上的前连接电极755和设置在前连接电极755上的接合层756。
在本实施方式中，第一半导体芯片至第五半导体芯片710、720、730、740和750中的前连接电极715、725、735、745和755以及后连接电极714、724、734和744可以具有相同的尺寸。然而，与所示出的相反，前连接电极715、725、735、745和755以及后连接电极714、724、734和744的尺寸可以与图1类似地进行调整。
第一半导体芯片710与基底层700之间、第一半导体芯片710与第二半导体芯片720之间、第二半导体芯片720与第三半导体芯片730之间、第三半导体芯片730与第四半导体芯片740之间，以及第四半导体芯片740与第五半导体芯片750之间的空间可以由填充材料760填充。可以通过使底部填充材料(underfill material)通过毛细现象流入该空间中并且然后进行固化而形成填充材料760。
此外，基底层700和第一半导体芯片至第五半导体芯片710、720、730、740和750可以被模制层770围绕。也就是说，模制层770可以被形成为在基底层700的上表面上覆盖第一半导体芯片至第五半导体芯片710、720、730、740和750。模制层770可以包括诸如EMC(环氧树脂模制化合物)的各种模制材料。例如，当省略填充材料760时，模制层770可以被形成填充第一半导体芯片710和基底层700之间、第一半导体芯片710和第二半导体芯片720之间、第二半导体芯片720与第三半导体芯片730之间、第三半导体芯片730与第四半导体芯片740之间以及第四半导体芯片740与第五半导体芯片750之间的空间。
根据本实施方式的半导体封装，可以实现高度集成的半导体封装。另外，可以容易地向在垂直方向上层叠的多个半导体芯片710、720、730、740和750提供电源。
根据本公开的上述实施方式，可以提供一种能够增强操作特性并提高工艺裕度的具有贯通电极的半导体芯片以及具有该半导体芯片的半导体封装。
图8示出例示了包括采用根据各个实施方式的半导体封装中的至少一个的存储卡7800电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据所描述的各个实施方式的半导体封装中的至少一个。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，以使得响应于来自主机7830的读取/写入请求而读出所存储的数据或存储数据。
图9示出例示了包括根据所描述的各个实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动通过的路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的各个实施方式的半导体封装中的一个或更多个。输入/输出装置8712可以包括从小键盘、键盘、显示装置和触摸屏等中选择的至少一者。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM的易失性存储器装置和/或诸如闪存存储器的非易失性存储器装置。例如，闪存存储器可以被安装到诸如移动终端或台式计算机的信息处理系统。闪存存储器可以构成固态盘(SSD)。在这种情况下，电子系统8710可以在闪存存储器系统中稳定地存储大量数据。
电子系统8710还可以包括被配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线或无线类型的。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以被实现为执行各种功能的移动系统、个人计算机、工业计算机或逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型电脑、存储卡、数字音乐系统和信息发送/接收系统中的任何一个。
如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可用于使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强的时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
尽管已经出于说明目的描述了各种实施方式，对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所限定的本教导的精神和范围的情况下，可以进行各种改变和修改。
相关申请的交叉引用
本申请要求于2020年11月25日提交的韩国专利申请第10-2020-0159887号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体芯片，该半导体芯片包括：
主体部分，所述主体部分具有前表面和后表面；
绝缘层，所述绝缘层设置在所述主体部分的所述后表面上；
一对贯通电极，所述一对贯通电极穿透所述主体部分和所述绝缘层；以及
后连接电极，所述后连接电极设置在所述绝缘层上并且同时与所述一对贯通电极连接，
其中，所述一对贯通电极之间的距离大于所述绝缘层的厚度的两倍。
2.根据权利要求1所述的半导体芯片，其中，所述一对贯通电极接收电源。
3.根据权利要求2所述的半导体芯片，该半导体芯片还包括：
信号贯通电极，所述信号贯通电极穿透所述主体部分和所述绝缘层，其中，所述信号贯通电极发送信号；以及
信号后连接电极，所述信号后连接电极设置在所述绝缘层上并且连接到所述信号贯通电极。
4.根据权利要求1所述的半导体芯片，该半导体芯片还包括：
虚设后连接电极，所述虚设后连接电极设置在所述绝缘层上，其中，所述虚设后连接电极处于电浮置状态。
5.根据权利要求1所述的半导体芯片，其中，所述绝缘层的厚度包括在所述一对贯通电极外部的第一厚度和在所述一对贯通电极之间的第二厚度，
其中，所述第二厚度小于所述第一厚度，并且
其中，所述一对贯通电极之间的距离大于所述第一厚度的两倍。
6.根据权利要求1所述的半导体芯片，其中，所述绝缘层包括第一绝缘层和第二绝缘层，并且
其中，所述第一绝缘层形成在所述第二绝缘层与所述一对贯通电极中的每一个之间以及所述第二绝缘层与所述主体部分的所述后表面之间。
7.根据权利要求1所述的半导体芯片，该半导体芯片还包括：
含金属薄膜层，所述含金属薄膜层插置在所述后连接电极和所述一对贯通电极之间，其中，所述含金属薄膜层同时与所述一对贯通电极连接。
8.根据权利要求7所述的半导体芯片，其中，所述含金属薄膜层包括由于所述含金属薄膜层的凹陷而形成在所述后连接电极的侧壁下方的底切部。
9.根据权利要求8所述的半导体芯片，其中，所述后连接电极的宽度等于或大于所述一对贯通电极的宽度、所述一对贯通电极之间的距离以及所述底切部的宽度之和。
10.根据权利要求7所述的半导体芯片，其中，所述含金属薄膜层的一个侧壁与所述一对贯通电极中的一个贯通电极的一个侧壁对齐。
11.根据权利要求1所述的半导体芯片，其中，所述一对贯通电极中的每一个包括导电柱和围绕所述导电柱的侧壁的间隔件绝缘层。
12.根据权利要求11所述的半导体芯片，该半导体芯片还包括：
含金属薄膜层，所述含金属薄膜层插置在所述后连接电极和所述一对贯通电极之间，其中，所述含金属薄膜层同时与所述一对贯通电极连接，并且
其中，所述含金属薄膜层的一个侧壁与所述导电柱的一个侧壁对齐。
13.一种半导体芯片，该半导体芯片包括：
主体部分，所述主体部分具有前表面和后表面；
绝缘层，所述绝缘层设置在所述主体部分的所述后表面上；
一对贯通电极，所述一对贯通电极穿透所述主体部分和所述绝缘层；
含金属薄膜层，所述含金属薄膜层设置在所述绝缘层上并且同时与所述一对贯通电极连接；以及
后连接电极，所述后连接电极设置在所述含金属薄膜层上并且连接到所述含金属薄膜层，
其中，所述含金属薄膜层包括由于所述含金属薄膜层的凹陷而形成在所述后连接电极的侧壁下方的底切部，并且
其中，所述后连接电极的宽度等于或大于所述一对贯通电极的宽度、所述一对贯通电极之间的距离以及所述底切部的宽度之和。
14.根据权利要求13所述的半导体芯片，其中，所述一对贯通电极接收电源。
15.根据权利要求14所述的半导体芯片，该半导体芯片还包括：
信号贯通电极，所述信号贯通电极穿透所述主体部分和所述绝缘层，其中，所述信号贯通电极发送信号；以及
信号后连接电极，所述信号后连接电极设置在所述绝缘层上并且连接到所述信号贯通电极。
16.根据权利要求13所述的半导体芯片，该半导体芯片还包括：
虚设后连接电极，所述虚设后连接电极设置在所述绝缘层上，其中，所述虚设后连接电极处于电浮置状态。
17.根据权利要求13所述的半导体芯片，其中，所述含金属薄膜层的一个侧壁与所述一对贯通电极中的一个贯通电极的一个侧壁对齐。
18.根据权利要求13所述的半导体芯片，其中，所述一对贯通电极中的每一个包括导电柱和围绕所述导电柱的侧壁的间隔件绝缘层。
19.根据权利要求18所述的半导体芯片，其中，所述含金属薄膜层的一个侧壁与所述导电柱的一个侧壁对齐。
20.一种半导体封装，该半导体封装包括：
第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片在垂直方向上层叠，并且
所述第一半导体芯片和所述第二半导体芯片中的每一个包括：
主体部分，所述主体部分具有前表面和后表面；
绝缘层，所述绝缘层设置在所述主体部分的所述后表面上；
一对贯通电极，所述一对贯通电极穿透所述主体部分和所述绝缘层；
后连接电极，所述后连接电极设置在所述绝缘层上并且同时与所述一对贯通电极连接；
布线部分，所述布线部分设置在所述主体部分的所述前表面上；以及
前连接电极，所述前连接电极设置在所述布线部分上，
其中，所述第一半导体芯片的所述后连接电极连接到所述第二半导体芯片的所述前连接电极，并且
其中，所述一对贯通电极之间的距离大于所述绝缘层的厚度的两倍。
CN202110692578.8A 2020-11-25 2021-06-22 包括贯通电极的半导体芯片以及包括其的半导体封装 Pending CN114551386A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311308583.XA CN117374030A (zh) 2020-11-25 2021-06-22 半导体封装

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200159887A KR20220072366A (ko) 2020-11-25 2020-11-25 관통 전극을 포함하는 반도체 칩, 및 이를 포함하는 반도체 패키지
KR10-2020-0159887 2020-11-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311308583.XA Division CN117374030A (zh) 2020-11-25 2021-06-22 半导体封装

Publications (1)

Publication Number Publication Date
CN114551386A true CN114551386A (zh) 2022-05-27

Family

ID=81658593

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110692578.8A Pending CN114551386A (zh) 2020-11-25 2021-06-22 包括贯通电极的半导体芯片以及包括其的半导体封装
CN202311308583.XA Pending CN117374030A (zh) 2020-11-25 2021-06-22 半导体封装

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202311308583.XA Pending CN117374030A (zh) 2020-11-25 2021-06-22 半导体封装

Country Status (4)

Country Link
US (3) US11594471B2 (zh)
KR (1) KR20220072366A (zh)
CN (2) CN114551386A (zh)
TW (1) TW202236561A (zh)

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900236B1 (ko) * 2008-01-25 2009-05-29 주식회사 하이닉스반도체 반도체 칩 및 이를 갖는 적층 반도체 패키지
WO2009116517A1 (ja) * 2008-03-17 2009-09-24 日本電気株式会社 電子装置及びその製造方法
US8912654B2 (en) 2008-04-11 2014-12-16 Qimonda Ag Semiconductor chip with integrated via
US8264067B2 (en) * 2009-10-09 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via (TSV) wire bond architecture
US20110193212A1 (en) 2010-02-08 2011-08-11 Qualcomm Incorporated Systems and Methods Providing Arrangements of Vias
KR101211044B1 (ko) * 2010-05-27 2012-12-12 에스케이하이닉스 주식회사 멀티칩 구조를 가지는 반도체 집적 회로
JP2013074263A (ja) 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
JP2013211292A (ja) * 2012-03-30 2013-10-10 Elpida Memory Inc 半導体装置
KR101916225B1 (ko) * 2012-04-09 2018-11-07 삼성전자 주식회사 Ｔｓｖ를 구비한 반도체 칩 및 그 반도체 칩 제조방법
JP2013247273A (ja) * 2012-05-28 2013-12-09 Ps4 Luxco S A R L 半導体装置の製造方法およびその方法により製造された半導体装置
KR20140008174A (ko) * 2012-07-11 2014-01-21 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
JP6054188B2 (ja) * 2013-01-30 2016-12-27 株式会社東芝 半導体パッケージおよびその製造方法
KR102057210B1 (ko) * 2013-07-05 2020-01-22 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 적층형 반도체 패키지
JP2015088508A (ja) * 2013-10-28 2015-05-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR20150053088A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
KR102122456B1 (ko) * 2013-12-20 2020-06-12 삼성전자주식회사 실리콘 관통 비아 플러그들을 갖는 반도체 소자 및 이를 포함하는 반도체 패키지
JP5952850B2 (ja) * 2014-03-31 2016-07-13 株式会社豊田中央研究所 Ｍｅｍｓデバイス
EP3161875A4 (en) * 2014-06-27 2018-02-14 Intel Corporation Through silicon via based photovoltaic cell
KR102360381B1 (ko) * 2014-12-01 2022-02-11 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
US9460975B2 (en) * 2015-02-02 2016-10-04 Globalfoundries Inc. DFT structure for TSVs in 3D ICs while maintaining functional purpose
EP3243664B1 (en) * 2015-02-18 2019-09-25 Kyocera Corporation Passage member, liquid discharge head using same, and recording device
KR102494655B1 (ko) * 2017-06-19 2023-02-03 삼성전자주식회사 반도체 패키지
TWI686113B (zh) * 2017-06-22 2020-02-21 上海兆芯集成電路有限公司 印刷電路板和半導體封裝結構
KR102492530B1 (ko) * 2018-03-13 2023-01-31 삼성전자주식회사 열 방출 소자, 이를 포함하는 반도체 패키지 및 반도체 소자
US10468379B1 (en) * 2018-05-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure and method of manufacturing the same
WO2020049176A1 (en) * 2018-09-07 2020-03-12 Lfoundry S.R.L Method of fabrication of an integrated spiral inductor having low substrate loss
WO2020122037A1 (ja) * 2018-12-11 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
CN112714958A (zh) * 2019-08-27 2021-04-27 京东方科技集团股份有限公司 显示基板及其制备方法，电子设备
KR20210071539A (ko) * 2019-12-06 2021-06-16 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
KR20210107390A (ko) * 2020-02-24 2021-09-01 삼성전자주식회사 수직 펜스 구조물들을 갖는 반도체 소자
KR20220006807A (ko) * 2020-07-09 2022-01-18 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
JP2022040814A (ja) * 2020-08-31 2022-03-11 シャープセミコンダクターイノベーション株式会社 画像表示素子
KR20220036534A (ko) * 2020-09-16 2022-03-23 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지
KR20220056275A (ko) * 2020-10-27 2022-05-06 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20220165643A1 (en) 2022-05-26
KR20220072366A (ko) 2022-06-02
CN117374030A (zh) 2024-01-09
TW202236561A (zh) 2022-09-16
US20230178456A1 (en) 2023-06-08
US11823982B2 (en) 2023-11-21
US11594471B2 (en) 2023-02-28
US20240071874A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US20150123278A1 (en) Semiconductor devices, methods of manufacturing the same, memory cards including the same and electronic systems including the same
US9030009B2 (en) Stacked semiconductor package and method for manufacturing the same
US9368481B2 (en) Semiconductor devices and packages having through electrodes
US20140138819A1 (en) Semiconductor device including tsv and semiconductor package including the same
US20150061120A1 (en) Stack packages and methods of manufacturing the same
US11600600B2 (en) Semiconductor package including stacked semiconductor chips
CN112466835B (zh) 半导体封装及其制造方法
US11430767B2 (en) Semiconductor package including stacked semiconductor chips
US11637089B2 (en) Semiconductor package including stacked semiconductor chips
CN114267653A (zh) 包括贯通电极的半导体芯片及包括其的半导体封装件
US11515254B2 (en) Semiconductor chip including penetrating electrodes, and semiconductor package including the semiconductor chip
US11594471B2 (en) Semiconductor chip including through electrode, and semiconductor package including the same
CN115732442A (zh) 包括层叠的半导体芯片的半导体封装件
CN111799234A (zh) 包括热传导网络结构的半导体封装件
US12009308B2 (en) Semiconductor chip including through electrodes, and semiconductor package including the same
US11569216B2 (en) Semiconductor package including stacked semiconductor chips and method for fabricating the semiconductor package
US20220208682A1 (en) Semiconductor chip including through electrodes, and semiconductor package including the same
US11444063B2 (en) Semiconductor package including vertical interconnector
US11764128B2 (en) Semiconductor chip including through electrode, and semiconductor package including the same
US8816360B2 (en) Multi-chip package cross-reference to related applications
US11784162B2 (en) Semiconductor package including vertical interconnector

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination