CN114512500A - 阵列基板及其制作方法 - Google Patents
阵列基板及其制作方法 Download PDFInfo
- Publication number
- CN114512500A CN114512500A CN202210109200.5A CN202210109200A CN114512500A CN 114512500 A CN114512500 A CN 114512500A CN 202210109200 A CN202210109200 A CN 202210109200A CN 114512500 A CN114512500 A CN 114512500A
- Authority
- CN
- China
- Prior art keywords
- layer
- insulating
- transparent conductive
- oxide semiconductor
- metal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 110
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 110
- 239000004065 semiconductor Substances 0.000 claims abstract description 88
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 239000002184 metal Substances 0.000 claims abstract description 83
- 238000000059 patterning Methods 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims description 50
- 239000010408 film Substances 0.000 claims description 33
- 239000010409 thin film Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 3
- -1 copper nitride Chemical class 0.000 claims description 3
- 229910000476 molybdenum oxide Inorganic materials 0.000 claims description 3
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000018109 developmental process Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000032683 aging Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
一种阵列基板及其制作方法，阵列基板包括：基底；形成在基底上的扫描线和栅极，栅极与扫描线导电连接；覆盖在扫描线和栅极上的第一绝缘层；形成在第一绝缘层上的漏极、像素电极、源极和数据线，其中像素电极与漏极由第一透明导电层经过图案化处理而形成且两者导电连接，数据线与源极由第二金属层经过图案化处理而形成且两者导电连接，源极与漏极间隔设置形成沟道区；至少覆盖在漏极、沟道区和源极上的金属氧化物半导体层，金属氧化物半导体层填入沟道区并与漏极和源极导电连接；覆盖在金属氧化物半导体层上的绝缘遮光层，绝缘遮光层与金属氧化物半导体层上下重叠设置。本发明的阵列基板及其制作方法不仅节约了成本，还减少了光生漏电现象。
Description
技术领域
本发明涉及显示器设备技术领域，特别是涉及阵列基板及其制作方法。
背景技术
金属氧化物TFT即采用金属氧化物(例如IGZO)作为半导体层的薄膜晶体管，目前，金属氧化物TFT相比低温多晶硅TFT和非晶硅TFT，具有更高电子迁移率、高透光率、低漏电流、低沉积温度、低制造成本等优点而受到广泛关注。然而，在金属氧化物TFT结构中，为了防止金属氧化物背沟道的刻蚀损伤，通常采用刻蚀阻挡层(Etch Stop Layer，ESL)结构，来防止背沟道刻蚀损伤，但是需要增加一次光罩，并且在金属氧化物TFT的S/D(源极/漏极)电极制作前，通常进行导体化处理来保证S/D与金属氧化物半导体层间良好的欧姆接触，增加了工艺复杂性和成本，间接降低了金属氧化物的市场竞争力。
发明内容
有鉴于此，本发明提供一种阵列基板及其制作方法，不仅节约了成本，还减少了光生漏电现象。
一种阵列基板，阵列基板包括：
基底；
形成在基底上的扫描线和栅极，栅极与扫描线导电连接；
覆盖在扫描线和栅极上的第一绝缘层；
形成在第一绝缘层上的漏极、像素电极、源极和数据线，其中像素电极与漏极由第一透明导电层经过图案化处理而形成且两者导电连接，数据线与源极由第二金属层经过图案化处理而形成且两者导电连接，源极与漏极间隔设置形成沟道区；
至少覆盖在漏极、沟道区和源极上的金属氧化物半导体层，金属氧化物半导体层填入沟道区并与漏极和源极导电连接；
覆盖在金属氧化物半导体层上的绝缘遮光层，绝缘遮光层与金属氧化物半导体层上下重叠设置。
在本发明的实施例中，上述源极和数据线的下方还重叠设置有所述第一透明导电层。
在本发明的实施例中，上述金属氧化物半导体层覆盖在所述漏极、所述沟道区和所述源极上；或者，所述金属氧化物半导体层覆盖在所述漏极、所述沟道区、所述源极和所述数据线上。
在本发明的实施例中，上述金属氧化物半导体层在所述基底上的正投影与所述绝缘遮光层在所述基底上的正投影相重合。
在本发明的实施例中，上述绝缘遮光层由氧化钼或者氮化铜制成。
一种阵列基板的制作方法，制作方法包括：
提供基底；
在基底上形成第一金属层，对第一金属层进行图形化处理，使第一金属层形成扫描线和栅极，扫描线和栅极导电连接；
在基底上形成覆盖扫描线和栅极的第一绝缘层；
在第一绝缘层上形成第一透明导电层和第二金属层，对第一透明导电层和第二金属层进行图形化处理，使第一透明导电层形成漏极和像素电极，使第二金属层形成源极和数据线，像素电极与漏极导电连接，数据线与源极导电连接，源极与漏极间隔设置形成沟道区；
在第一绝缘层上依次形成覆盖漏极、像素电极、沟道区、源极和数据线的金属氧化物半导体薄膜和绝缘遮光薄膜，对绝缘遮光薄膜和金属氧化物半导体薄膜进行图形化处理，使绝缘遮光薄膜形成绝缘遮光层，使金属氧化物半导体薄膜形成金属氧化物半导体层，绝缘遮光层与金属氧化物半导体层上下重叠设置，金属氧化物半导体层填入沟道区并与漏极和源极导电连接。
在本发明的实施例中，在上述第一绝缘层上形成所述第一透明导电层和所述第二金属层，对所述第一透明导电层和所述第二金属层进行图形化处理，使所述第一透明导电层形成所述漏极和所述像素电极，使所述第二金属层形成所述源极和所述数据线，包括：
在所述第一绝缘层上依次形成所述第一透明导电层和第所述二金属层；
在所述第二金属层上形成第一光阻层，利用半色调掩膜板对所述第一光阻层进行曝光，所述半色调掩膜板包括全透光区、半透光区和不透光区，所述半透光区对应所述漏极和所述像素电极，所述不透光区对应所述源极和所述数据线，所述全透光区对应所述沟道区以及其他区域；
对所述第一光阻层进行显影，在与所述漏极和所述像素电极对应的位置形成第一光阻部，在与所述源极和所述数据线对应的位置形成第二光阻部，在与所述沟道区以及其他区域对应的位置则完全去除所述第一光阻层，所述第一光阻部的厚度小于所述第二光阻部的厚度；
对未覆盖有所述第一光阻部或所述第二光阻部而露出的所述第二金属层和所述第一透明导电层依次进行蚀刻以去除该位置的所述第二金属层和所述第一透明导电层；
对所述第一光阻部和所述第二光阻部进行灰化减薄，以完全去除所述第一光阻部，但减薄后仍保留有所述第二光阻部；
对未覆盖有所述第一光阻部而露出的所述第二金属层进行蚀刻以去除该位置的所述第二金属层并露出下方的所述第一透明导电层，而露出的所述第一透明导电层即形成所述漏极和所述像素电极；
去除所述第二光阻部以露出所述第二金属层，而露出的所述第二金属层即形成所述源极和所述数据线，且所述源极和所述数据线的下方还重叠设置有所述第一透明导电层。
在本发明的实施例中，在上述第一绝缘层上形成所述第一透明导电层和所述第二金属层，对所述第一透明导电层和所述第二金属层进行图形化处理，使所述第一透明导电层形成所述漏极和所述像素电极，使所述第二金属层形成所述源极和所述数据线，包括：
首先在所述第一绝缘层上形成所述第一透明导电层，对所述第一透明导电层进行图形化处理，使所述第一透明导电层形成所述漏极和所述像素电极；
然后在所述第一绝缘层上形成所述第二金属层，对所述第二金属层进行图形化处理，使所述第二金属层形成所述源极和所述数据线；
或者：
首先在所述第一绝缘层上形成所述第二金属层，对所述第二金属层进行图形化处理，使所述第二金属层形成所述源极和所述数据线；
然后在所述第一绝缘层上形成所述第一透明导电层，对所述第一透明导电层进行图形化处理，使所述第一透明导电层形成所述漏极和所述像素电极。
在本发明的实施例中，在上述绝缘遮光薄膜和所述金属氧化物半导体薄膜进行图形化处理，使所述绝缘遮光薄膜形成所述绝缘遮光层，使所述金属氧化物半导体薄膜形成所述金属氧化物半导体层，包括：
在所述绝缘遮光薄膜上形成第二光阻层；
对所述第二光阻层进行曝光和显影，以至少在与所述漏极、所述沟道区和所述源极对应的位置保留所述第二光阻层；
对未覆盖有所述第二光阻层而露出的所述绝缘遮光薄膜和所述金属氧化物半导体薄膜依次进行蚀刻以去除该位置的所述绝缘遮光薄膜和所述金属氧化物半导体薄膜，而所留下的所述绝缘遮光薄膜即形成所述绝缘遮光层，所留下的所述金属氧化物半导体薄膜即形成所述金属氧化物半导体层。
在本发明的实施例中，上述制作方法还包括：
在所述第一绝缘层上形成覆盖所述像素电极和所述绝缘遮光层的第二绝缘层；
在所述第二绝缘层上形成第二透明导电层，对所述第二透明导电层进行图形化处理，使所述第二透明导电层形成公共电极。
本发明的阵列基板通过利用半色调掩膜板制作像素电极、源极、漏极以及数据线，节省了一张用于制作数据线的掩膜板，因此，节约了成本。并且，由于像素电极、漏极采用同一种导电材料制成，因此，像素电极可视为与金属氧化物半导体层直接接触，降低欧姆接触的阻抗，增强导电特性。最后，阵列基板的金属氧化物半导体层上覆盖有绝缘遮光层，故，金属氧化物半导体层在成膜、曝光、显影、蚀刻各阶段，都有上层的绝缘遮光层覆盖保护，可非常有效的隔绝以上制程中导致的水汽和氧气，避免其对金属氧化物半导体层的侵蚀，使金属氧化物半导体层的电气特性得到较好的保护，不致迅速氧化和老化，提高了金属氧化物TFT的稳定性和寿命。另一方面，由于金属氧化物半导体层上方的绝缘遮光层具有遮光作用，可有效遮挡环境光对金属氧化物TFT元器件沟道区处的照射，降低了金属氧化物TFT的光生漏电流效应，进一步提高了金属氧化物TFT的稳定性和寿命。
附图说明
图1a至图1l为本发明的阵列基板的制作方法的截面制作流程示意图；
图2a是图1b所示的阵列基板沿A-A方向的截面结构示意图；
图2b是图1i所示的阵列基板沿B-B方向的截面结构示意图；
图2c是图1k所示的阵列基板沿C-C方向的截面结构示意图；
图2d是图1l所示的阵列基板沿D-D方向的截面结构示意图；
图3a至图3c为本发明的阵列基板的制作方法步骤S2的另一较佳实施例的截面制作流程示意图；
图4a是图3a所示的阵列基板沿E-E方向的截面结构示意图；
图4b是图3b所示的阵列基板沿F-F方向的截面结构示意图。
具体实施方式
为了便于本领域技术人员的理解，本申请通过以下实施例对本申请提供的技术方案的具体实现过程进行说明。
如图1至图1l、图2a至图2d、图3a至图3c以及图4a和4b所示，本发明提供一种阵列基板的制作方法，制作方法包括：
S1：提供基底11，基底11可以由玻璃、石英、丙烯酸或聚碳酸酯等材料制成。在基底11上形成整面的第一金属层12，对第一金属层12进行图形化处理，使第一金属层12形成扫描线121和栅极122，扫描线121和栅极122导电连接；其中，第一金属层12可以采用铜和钼铌(Cu/MoNb)，或铜和钼(Cu/Mo)制成；第二绝缘层23例如采用氧化硅(SiOx)，氮化硅(SiNx)或二者的组合。在基底11上形成覆盖扫描线121和栅极122的第一绝缘层13；第一绝缘层13例如采用氧化硅(SiOx)，氮化硅(SiNx)或二者的组合。
S2：在第一绝缘层13上形成第一透明导电层14和第二金属层15，对第一透明导电层14和第二金属层15进行图形化处理，使第一透明导电层14形成漏极141和像素电极142，使第二金属层15形成源极151和数据线152，像素电极142与漏极141导电连接，数据线152与源极151导电连接，源极151与漏极141间隔设置形成沟道区101；
于本实施例中，如图1d至图1i以及图2a和图2b所示，在第一绝缘层13上形成第一透明导电层14和第二金属层15，对第一透明导电层14和第二金属层15进行图形化处理，使第一透明导电层14形成漏极141和像素电极142，使第二金属层15形成源极151和数据线152，包括：
在第一绝缘层13上依次形成第一透明导电层14和第二金属层15；
在第二金属层15上形成第一光阻层16，利用半色调掩膜板17对第一光阻层16进行曝光，半色调掩膜板17包括全透光区171、半透光区172和不透光区173，半透光区172对应漏极141和像素电极142，不透光区173对应源极151和数据线152，全透光区171对应沟道区101以及其他区域；
对第一光阻层16进行显影，在与漏极141和像素电极142对应的位置形成第一光阻部161，在与源极151和数据线152对应的位置形成第二光阻部162，在与沟道区101以及其他区域对应的位置则完全去除第一光阻层16，第一光阻部161的厚度小于第二光阻部162的厚度；
对未覆盖有第一光阻部161或第二光阻部162而露出的第二金属层15和第一透明导电层14依次进行蚀刻以去除该位置的第二金属层15和第一透明导电层14；
对第一光阻部161和第二光阻部162进行灰化减薄，以完全去除第一光阻部161，但减薄后仍保留有第二光阻部162；
对未覆盖有第一光阻部161而露出的第二金属层15进行蚀刻以去除该位置的第二金属层15并露出下方的第一透明导电层14，而露出的第一透明导电层14即形成漏极141和像素电极142；
去除第二光阻部162以露出第二金属层15，而露出的第二金属层15即形成源极151和数据线152，且源极151和数据线152的下方还重叠设置有第一透明导电层14。
在另一较佳实施例中，如图3a至图3c以及图4a和4b所示,上述在第一绝缘层13上形成第一透明导电层14和第二金属层15，对第一透明导电层14和第二金属层15进行图形化处理，使第一透明导电层14形成漏极141和像素电极142，使第二金属层15形成源极151和数据线152，包括：
首先在第一绝缘层13上形成第一透明导电层14，对第一透明导电层14进行图形化处理，使第一透明导电层14形成漏极141和像素电极142；然后在第一绝缘层13上形成第二金属层15，对第二金属层15进行图形化处理，使第二金属层15形成源极151和数据线152；或者：首先在第一绝缘层13上形成第二金属层15，对第二金属层15进行图形化处理，使第二金属层15形成源极151和数据线152；然后在第一绝缘层13上形成第一透明导电层14，对第一透明导电层14进行图形化处理，使第一透明导电层14形成漏极141和像素电极142。
S3：在第一绝缘层13上依次形成覆盖漏极141、像素电极142、沟道区101、源极151和数据线152的金属氧化物半导体薄膜18和绝缘遮光薄膜19，对绝缘遮光薄膜19和金属氧化物半导体薄膜18进行图形化处理，使绝缘遮光薄膜19形成绝缘遮光层191，使金属氧化物半导体薄膜18形成金属氧化物半导体层181，绝缘遮光层191与金属氧化物半导体层181上下重叠设置，金属氧化物半导体层181填入沟道区101并与漏极141和源极151导电连接。
其中，对绝缘遮光薄膜19和金属氧化物半导体薄膜18进行图形化处理，使绝缘遮光薄膜19形成绝缘遮光层191，使金属氧化物半导体薄膜18形成金属氧化物半导体层181，包括：在绝缘遮光薄膜19上形成第二光阻层21；对第二光阻层21进行曝光和显影，以至少在与漏极141、沟道区101和源极151对应的位置保留第二光阻层21；对未覆盖有第二光阻层21而露出的绝缘遮光薄膜19和金属氧化物半导体薄膜18依次进行蚀刻以去除该位置的绝缘遮光薄膜19和金属氧化物半导体薄膜18，而所留下的绝缘遮光薄膜19即形成绝缘遮光层191，所留下的金属氧化物半导体薄膜18即形成金属氧化物半导体层181。
S4：在第一绝缘层13上形成覆盖绝缘遮光层191的第二绝缘层23；第二绝缘层23例如采用氧化硅(SiOx)，氮化硅(SiNx)或二者的组合。
S5：在第二绝缘层23上形成整面的第二透明导电层，对第二透明导电层进行图形化处理，使第二透明导电层形成公共电极24，公共电极24与像素电极142对应设置。在本实施例中，第二透明导电层例如为氧化铟锡(ITO)或氧化铟锌(IZO)等透明金属氧化物制成。
本发明还提供一种阵列基板，采用上述的制作方法形成。
于本实施例中，阵列基板包括：基底11；形成在基底11上的扫描线121和栅极122，栅极122与扫描线121导电连接；对应覆盖在扫描线121和栅极122上的第一绝缘层13；形成在第一绝缘层13上的漏极141、像素电极142、源极151和数据线152。其中，像素电极142与漏极141由第一透明导电层14经过图案化处理而形成且两者导电连接，数据线152与源极151由第二金属层15经过图案化处理而形成且两者导电连接，源极151与漏极141间隔设置形成沟道区101。
于本实施例中，阵列基板还包括：至少覆盖在漏极141、沟道区101和源极151上的金属氧化物半导体层181，金属氧化物半导体层181填入沟道区101并与漏极141和源极151导电连接。
于本实施例中，第一透明导电层14例如：均采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明金属氧化物制成。因此，当金属氧化物半导体层181与漏极141导电连接，漏极141与后像素电极142导电连接后，实际上相当于金属氧化物半导体层181直接与像素电极142导电连接，能够降低金属氧化物半导体层181与像素电极142之间的欧姆接触的阻抗，增强导电特性。
于本实施例中，阵列基板还包括：覆盖在金属氧化物半导体层181上的绝缘遮光层191，绝缘遮光层191与金属氧化物半导体层181上下重叠设置。其中，绝缘遮光层191例如由氮化铜或者氧化钼等绝缘性黑化金属氧化物制成。故，金属氧化物半导体层181在成膜、曝光、显影、蚀刻各阶段，都有上层的绝缘遮光层191覆盖保护，可非常有效的隔绝以上制程中导致的水汽和氧气，避免其对金属氧化物半导体层181的侵蚀，使金属氧化物半导体层181的电气特性得到较好的保护，不致迅速氧化和老化，提高了金属氧化物TFT的稳定性和寿命。另一方面，由于金属氧化物半导体层181上方的绝缘遮光层191具有遮光作用，可有效遮挡环境光对金属氧化物TFT元器件沟道区101处的照射，降低了金属氧化物TFT的光生漏电流效应，进一步提高了金属氧化物TFT的稳定性和寿命。
于本实施例中，源极151和数据线152的下方还重叠设置有第一透明导电层14。可选地，源极151和数据线152与第一透明导电层14导电连接，当数据线152的某一处受到损坏时，能够通过第一透明导电层14将整根数据线152与源极151之间继续导电连接，实现自动修复数据线152的功能。
于本实施例中，金属氧化物半导体层181覆盖在漏极141、沟道区101和源极151上；或者，金属氧化物半导体层181覆盖在漏极141、沟道区101、源极151和数据线152上。
于本实施例中，金属氧化物半导体层181在基底11上的正投影与绝缘遮光层191在基底11上的正投影相重合。因此，整个金属氧化物半导体层181均完全被绝缘遮光层191覆盖，使得金属氧化物半导体层181的每一处都不会在成膜、曝光、显影、蚀刻各阶段受到影响，更好的实现绝缘遮光层的遮光作用。当然，绝缘遮光层191仅覆盖沟道区101可以实现有效遮挡环境光对金属氧化物TFT元器件沟道区101处的照射。
本发明的阵列基板通过利用半色调掩膜板17制作像素电极142、源极151、漏极141以及数据线152，节省了一张用于制作数据线152的掩膜板，因此，节约了成本。并且，由于像素电极142、漏极141采用同一种导电材料制成，因此，像素电极142可视为与金属氧化物半导体层181直接接触，降低欧姆接触的阻抗，增强导电特性。最后，阵列基板的金属氧化物半导体层181上覆盖有绝缘遮光层191，故，金属氧化物半导体层181在成膜、曝光、显影、蚀刻各阶段，都有上层的绝缘遮光层191覆盖保护，可非常有效的隔绝以上制程中导致的水汽和氧气，避免其对金属氧化物半导体层181的侵蚀，使金属氧化物半导体层181的电气特性得到较好的保护，不致迅速氧化和老化，提高了金属氧化物TFT的稳定性和寿命。另一方面，由于金属氧化物半导体层181上方的绝缘遮光层191具有遮光作用，可有效遮挡环境光对金属氧化物TFT元器件沟道区101处的照射，降低了金属氧化物TFT的光生漏电流效应，进一步提高了金属氧化物TFT的稳定性和寿命。
在本文中，所涉及的上、下、左、右、前、后等方位词是以附图中的结构位于图中的位置以及结构相互之间的位置来定义的，只是为了表达技术方案的清楚及方便。应当理解，方位词的使用不应限制本申请请求保护的范围。还应当理解，本文中使用的术语“第一”和“第二”等，仅用于名称上的区分，并不用于限制数量和顺序。
以上，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限定，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰，为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的保护范围之内。
Claims (10)
1.一种阵列基板，其特征在于，所述阵列基板包括：
基底(11)；
形成在所述基底(11)上的扫描线(121)和栅极(122)，所述栅极(122)与所述扫描线(121)导电连接；
覆盖在所述扫描线(121)和所述栅极(122)上的第一绝缘层(13)；
形成在所述第一绝缘层(13)上的漏极(141)、像素电极(142)、源极(151)和数据线(152)，其中所述像素电极(142)与所述漏极(141)由第一透明导电层(14)经过图案化处理而形成且两者导电连接，所述数据线(152)与所述源极(151)由第二金属层(15)经过图案化处理而形成且两者导电连接，所述源极(151)与所述漏极(141)间隔设置形成沟道区(101)；
至少覆盖在所述漏极(141)、所述沟道区(101)和所述源极(151)上的金属氧化物半导体层(181)，所述金属氧化物半导体层(181)填入所述沟道区(101)并与所述漏极(141)和所述源极(151)导电连接；
覆盖在所述金属氧化物半导体层(181)上的绝缘遮光层(191)，所述绝缘遮光层(191)与所述金属氧化物半导体层(181)上下重叠设置。
2.根据权利要求1所述的阵列基板，其特征在于，所述源极(151)和所述数据线(152)的下方还重叠设置有所述第一透明导电层(14)。
3.根据权利要求1所述的阵列基板，其特征在于，所述金属氧化物半导体层(181)覆盖在所述漏极(141)、所述沟道区(101)和所述源极(151)上；或者，所述金属氧化物半导体层(181)覆盖在所述漏极(141)、所述沟道区(101)、所述源极(151)和所述数据线(152)上。
4.根据权利要求1-3任意一项所述的阵列基板，其特征在于，所述金属氧化物半导体层(181)在所述基底(11)上的正投影与所述绝缘遮光层(191)在所述基底(11)上的正投影相重合。
5.根据权利要求1-3任意一项所述的阵列基板，其特征在于，所述绝缘遮光层(191)由氧化钼或者氮化铜制成。
6.一种阵列基板的制作方法，其特征在于，所述制作方法包括：
提供基底(11)；
在所述基底(11)上形成第一金属层(12)，对所述第一金属层(12)进行图形化处理，使所述第一金属层(12)形成扫描线(121)和栅极(122)，所述扫描线(121)和所述栅极(122)导电连接；
在所述基底(11)上形成覆盖所述扫描线(121)和所述栅极(122)的第一绝缘层(13)；
在所述第一绝缘层(13)上形成第一透明导电层(14)和第二金属层(15)，对所述第一透明导电层(14)和所述第二金属层(15)进行图形化处理，使所述第一透明导电层(14)形成漏极(141)和像素电极(142)，使所述第二金属层(15)形成源极(151)和数据线(152)，所述像素电极(142)与所述漏极(141)导电连接，所述数据线(152)与所述源极(151)导电连接，所述源极(151)与所述漏极(141)间隔设置形成沟道区(101)；
在所述第一绝缘层(13)上依次形成覆盖所述漏极(141)、所述像素电极(142)、所述沟道区(101)、所述源极(151)和所述数据线(152)的金属氧化物半导体薄膜(18)和绝缘遮光薄膜(19)，对所述绝缘遮光薄膜(19)和所述金属氧化物半导体薄膜(18)进行图形化处理，使所述绝缘遮光薄膜(19)形成绝缘遮光层(191)，使所述金属氧化物半导体薄膜(18)形成金属氧化物半导体层(181)，所述绝缘遮光层(191)与所述金属氧化物半导体层(181)上下重叠设置，所述金属氧化物半导体层(181)填入所述沟道区(101)并与所述漏极(141)和所述源极(151)导电连接。
7.根据权利要求6所述的阵列基板的制作方法，其特征在于，上述在所述第一绝缘层(13)上形成第一透明导电层(14)和第二金属层(15)，对所述第一透明导电层(14)和所述第二金属层(15)进行图形化处理，使所述第一透明导电层(14)形成漏极(141)和像素电极(142)，使所述第二金属层(15)形成源极(151)和数据线(152)，包括：
在所述第一绝缘层(13)上依次形成第一透明导电层(14)和第二金属层(15)；
在所述第二金属层(15)上形成第一光阻层(16)，利用半色调掩膜板(17)对所述第一光阻层(16)进行曝光，所述半色调掩膜板(17)包括全透光区(171)、半透光区(172)和不透光区(173)，所述半透光区(172)对应所述漏极(141)和所述像素电极(142)，所述不透光区(173)对应所述源极(151)和所述数据线(152)，所述全透光区(171)对应所述沟道区(101)以及其他区域；
对所述第一光阻层(16)进行显影，在与所述漏极(141)和所述像素电极(142)对应的位置形成第一光阻部(161)，在与所述源极(151)和所述数据线(152)对应的位置形成第二光阻部(162)，在与所述沟道区(101)以及其他区域对应的位置则完全去除所述第一光阻层(16)，所述第一光阻部(161)的厚度小于所述第二光阻部(162)的厚度；
对未覆盖有所述第一光阻部(161)或所述第二光阻部(162)而露出的所述第二金属层(15)和所述第一透明导电层(14)依次进行蚀刻以去除该位置的所述第二金属层(15)和所述第一透明导电层(14)；
对所述第一光阻部(161)和所述第二光阻部(162)进行灰化减薄，以完全去除所述第一光阻部(161)，但减薄后仍保留有所述第二光阻部(162)；
对未覆盖有所述第一光阻部(161)而露出的所述第二金属层(15)进行蚀刻以去除该位置的所述第二金属层(15)并露出下方的所述第一透明导电层(14)，而露出的所述第一透明导电层(14)即形成所述漏极(141)和所述像素电极(142)；
去除所述第二光阻部(162)以露出所述第二金属层(15)，而露出的所述第二金属层(15)即形成所述源极(151)和所述数据线(152)，且所述源极(151)和所述数据线(152)的下方还重叠设置有所述第一透明导电层(14)。
8.根据权利要求6所述的阵列基板的制作方法，其特征在于，上述在所述第一绝缘层(13)上形成第一透明导电层(14)和第二金属层(15)，对所述第一透明导电层(14)和所述第二金属层(15)进行图形化处理，使所述第一透明导电层(14)形成漏极(141)和像素电极(142)，使所述第二金属层(15)形成源极(151)和数据线(152)，包括：
首先在所述第一绝缘层(13)上形成第一透明导电层(14)，对所述第一透明导电层(14)进行图形化处理，使所述第一透明导电层(14)形成所述漏极(141)和所述像素电极(142)；
然后在所述第一绝缘层(13)上形成第二金属层(15)，对所述第二金属层(15)进行图形化处理，使所述第二金属层(15)形成所述源极(151)和所述数据线(152)；
或者：
首先在所述第一绝缘层(13)上形成第二金属层(15)，对所述第二金属层(15)进行图形化处理，使所述第二金属层(15)形成所述源极(151)和所述数据线(152)；
然后在所述第一绝缘层(13)上形成第一透明导电层(14)，对所述第一透明导电层(14)进行图形化处理，使所述第一透明导电层(14)形成所述漏极(141)和所述像素电极(142)。
9.根据权利要求6所述的阵列基板的制作方法，其特征在于，上述对所述绝缘遮光薄膜(19)和所述金属氧化物半导体薄膜(18)进行图形化处理，使所述绝缘遮光薄膜(19)形成绝缘遮光层(191)，使所述金属氧化物半导体薄膜(18)形成金属氧化物半导体层(181)，包括：
在所述绝缘遮光薄膜(19)上形成第二光阻层(21)；
对所述第二光阻层(21)进行曝光和显影，以至少在与所述漏极(141)、所述沟道区(101)和所述源极(151)对应的位置保留所述第二光阻层(21)；
对未覆盖有所述第二光阻层(21)而露出的所述绝缘遮光薄膜(19)和所述金属氧化物半导体薄膜(18)依次进行蚀刻以去除该位置的所述绝缘遮光薄膜(19)和所述金属氧化物半导体薄膜(18)，而所留下的所述绝缘遮光薄膜(19)即形成绝缘遮光层(191)，所留下的所述金属氧化物半导体薄膜(18)即形成金属氧化物半导体层(181)。
10.根据权利要求6所述的阵列基板的制作方法，其特征在于，所述制作方法还包括：
在所述第一绝缘层(13)上形成覆盖所述像素电极(142)和所述绝缘遮光层(191)的第二绝缘层(23)；
在所述第二绝缘层(23)上形成第二透明导电层，对所述第二透明导电层进行图形化处理，使所述第二透明导电层形成公共电极(24)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210109200.5A CN114512500A (zh) | 2022-01-28 | 2022-01-28 | 阵列基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210109200.5A CN114512500A (zh) | 2022-01-28 | 2022-01-28 | 阵列基板及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114512500A true CN114512500A (zh) | 2022-05-17 |
Family
ID=81551665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210109200.5A Pending CN114512500A (zh) | 2022-01-28 | 2022-01-28 | 阵列基板及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114512500A (zh) |
-
2022
- 2022-01-28 CN CN202210109200.5A patent/CN114512500A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110911424A (zh) | 一种阵列基板及其制备方法、显示面板 | |
| CN109004032B (zh) | 薄膜晶体管及其制造方法、阵列基板 | |
| CN109494257B (zh) | 一种薄膜晶体管及其制造方法、阵列基板、显示装置 | |
| US10833107B2 (en) | Thin film transistor, manufacturing method therefor, array substrate and display device | |
| US6406928B1 (en) | Back-channel-etch process for forming TFT matrix of LCD with reduced masking steps | |
| CN111415995B (zh) | 一种显示面板、其制作方法及显示装置 | |
| CN210723028U (zh) | 显示面板、显示装置 | |
| CN113725157B (zh) | 阵列基板及其制作方法 | |
| CN114089571B (zh) | 阵列基板及制作方法和显示面板 | |
| CN111584509A (zh) | 显示面板及其制备方法、显示装置 | |
| CN113948532A (zh) | 阵列基板及其制作方法和显示面板 | |
| CN113948533A (zh) | 阵列基板及其制作方法 | |
| CN112951853A (zh) | 薄膜晶体管阵列基板及其制作方法 | |
| CN111029344A (zh) | 一种阵列基板及其制备方法 | |
| CN111739841A (zh) | 一种顶栅结构的In-cell触控面板及制作方法 | |
| CN109037037B (zh) | 低温多晶硅层、薄膜晶体管及其制作方法 | |
| CN115810636A (zh) | 金属氧化物薄膜晶体管阵列基板及其制作方法和显示面板 | |
| CN113948458B (zh) | 阵列基板及其制作方法 | |
| CN114512500A (zh) | 阵列基板及其制作方法 | |
| US10777686B2 (en) | Thin film transistor and method for manufacturing the same, array substrate and display panel | |
| CN109860107B (zh) | 阵列基板及其制作方法 | |
| CN110854134B (zh) | 阵列基板的制作方法、阵列基板及显示装置 | |
| CN113629070A (zh) | 阵列基板、阵列基板的制作方法及显示面板 | |
| CN110600424B (zh) | 阵列基板的制备方法及阵列基板 | |
| CN114530413B (zh) | 阵列基板及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |