CN114467183A - 半导体装置和结构体的制造方法 - Google Patents

半导体装置和结构体的制造方法 Download PDF

Info

Publication number
CN114467183A
CN114467183A CN202080069088.6A CN202080069088A CN114467183A CN 114467183 A CN114467183 A CN 114467183A CN 202080069088 A CN202080069088 A CN 202080069088A CN 114467183 A CN114467183 A CN 114467183A
Authority
CN
China
Prior art keywords
layer
recess
etching
semiconductor device
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080069088.6A
Other languages
English (en)
Inventor
市川磨
堀切文正
福原昇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Syokusi
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Syokusi, Sumitomo Chemical Co Ltd filed Critical Syokusi
Publication of CN114467183A publication Critical patent/CN114467183A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H01L21/30635—Electrolytic etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Weting (AREA)

Abstract

半导体装置具有：衬底；形成于衬底上，由Ⅲ族氮化物构成的Ⅲ族氮化物层；形成于Ⅲ族氮化物层的凹部，Ⅲ族氮化物层具有：沟道层；形成于沟道层上，在所述沟道层形成二维电子气体的阻挡层，阻挡层具有：由氮化铝镓构成的第1层；形成于第1层上，由添加有n型杂质的氮化铝镓构成的第2层，凹部通过除去第2层的厚度的全部或一部分而形成，在凹部的下方，配置有第1层的厚度的至少一部分。

Description

半导体装置和结构体的制造方法
技术领域
本发明涉及半导体装置和结构体的制造方法。
背景技术
III族氮化物，被作为用于制造高电子迁移率晶体管(HEMT)等半导体装置的材料使用。作为用于使III族氮化物的HEMT常闭化的技术，提出有在形成栅电极的区域形成凹部(栅极凹槽)的技术。
作为蚀刻III族氮化物的新技术，提出有光电化学(PEC)蚀刻(例如参照非专利文献1)。PEC蚀刻与一般的干蚀刻相比是损伤少的湿蚀刻，另外，与中性粒子束蚀刻(例如参照非专利文献2)、原子层蚀刻(例如参照非专利文献3)等损伤少的特殊干蚀刻相比，装置简便，在这一点上优选。
在先技术文献
非专利文献
非专利文献1：J.Murata et al.,“Photo-electrochemical etching of free-standing GaN wafer surfaces grown by hydride vapor phase epitaxy”,Electrochimica Acta 171(2015)89-95
非专利文献2：S.Samukawa,JJAP,45(2006)2395.
非专利文献3：T.Faraz,ECS J.Solid Stat.Scie.&Technol.,4,N5023(2015).
发明内容
发明所要解决的问题
本发明的一个目的在于，提供一种合适的技术，用于通过PEC蚀刻，形成在使用III族氮化物所形成的半导体装置(HEMT)中的凹部(栅极凹槽)。
解决问题的手段
根据本发明的一个方式，提供一种半导体装置，其具有：
衬底；
形成于所述衬底上，由III族氮化物构成的III族氮化物层；
形成于所述III族氮化物层的凹部，
所述III族氮化物层具有：
沟道层；
形成于所述沟道层上，在所述沟道层形成二维电子气体的阻挡层，
所述阻挡层具有：
由氮化铝镓构成的第1层；
形成于所述第1层上，由添加有n型杂质的氮化铝镓构成的第2层，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分。
根据本发明的另一方式，提供一种结构体的制造方法，
该结构体具有：层叠结构，其包括由氮化铝镓构成的第1层、和形成于所述第1层上由添加有n型杂质的氮化铝镓构成的第2层；
形成于所述层叠结构的凹部，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分，
在此结构体的制造方法中，通过以所述第1层作为蚀刻停止层的光电化学蚀刻，对所述第2层进行蚀刻，从而形成所述凹部。
发明效果
提供一种合适的技术，用于通过PEC蚀刻，形成在使用III族氮化物所形成的半导体装置(HEMT)中的凹部(栅极凹槽)。
附图说明
图1(a)是例示本发明一实施方式的HEMT的概略剖视图，图1(b)是例示作为一个实施方式的HEMT材料使用的晶圆的概略剖视图。
图2(a)是例示一个实施方式的蚀刻对象物的概略剖视图，图2(b)是例示PEC蚀刻工序的、PEC蚀刻装置的概略剖视图。
图3(a)是表示PEC蚀刻工序结束的状态的、例示一个实施方式的蚀刻对象物的概略剖视图，图3(b)是例示平坦化蚀刻工序的、平坦化蚀刻装置的概略剖视图。
图4是表示平坦化蚀刻工序结束的状态的、例示一个实施方式的蚀刻对象物的概略剖视图。
图5(a)是表示实验例的PEC蚀刻的蚀刻时间与蚀刻深度的关系的图，图5(b)是实验例中的外延层表面的AFM像。
图6(a)是实验例的未平坦化底面的AFM像，图6(b)是实验例的平坦化底面的AFM像。
图7是以TEM观察实验例形成有凹部的外延层的截面像。
图8是阻挡层附近的Al组成和n型杂质浓度(Si浓度)的SIMS分布的一例。
具体实施方式
＜实施方式＞
对于本发明的一个实施方式的半导体装置200进行说明。半导体装置200，具体来说，是高电子迁移率晶体管(HEMT)。半导体装置200也称为HEMT200。如以下说明，本实施方式的HEMT200，一个特征在于，作为配置栅电极212的凹部(栅极凹槽)110，具有通过光电化学(PEC)蚀刻而形成的凹部110。
首先，对于HEMT200、以及作为HEMT200的材料使用的III族氮化物层叠衬底100(以下，也称为晶圆100)的结构进行说明。图1(a)是例示HEMT200的概略剖视图，图1(b)是例示晶圆100的概略剖视图。还有，图1(a)例示的是，形成于晶圆100面内的多个HEMT200的其中之一。
晶圆100具有衬底10、和在衬底10上经外延生长而形成由III族氮化物构成的III族氮化物层60(以下，也称为外延层60)。
作为衬底10，例如，使用半绝缘性的碳化硅(SiC)衬底。在此，所谓“半绝缘性”，例如，是指电阻率为105Ωcm以上的状态。还有，也可以将导电性衬底上形成有厚膜的半绝缘性外延层的(例如，在n型导电性氮化镓(GaN)衬底上，形成有厚度10μm的碳(C)掺杂半绝缘性GaN层的)，作为半绝缘性的衬底10。作为衬底10，不限于SiC衬底，也可以使用其他的衬底(蓝宝石衬底、硅(Si)衬底、(半绝缘性的)GaN衬底等)。外延层60的层叠结构，可以根据衬底10的种类、想得到的HEMT200的特性等适宜选择。
使用SiC衬底作为衬底10时，作为外延层60，例如，使用由氮化铝(AlN)构成的成核层20、由氮化镓(GaN)构成的厚沟道层30、由氮化铝镓(AlGaN)构成的阻挡层40、以及由GaN构成的帽层50的层叠结构。还有，也可以省略帽层50。
构成HEMT200的外延层60，至少具有沟道层30、和形成于沟道层上的阻挡层40。阻挡层40形成于沟道层30上，从而在沟道层30的上表面附近，形成作为HEMT200的沟道的二维电子气体(2DEG)。
本实施方式的阻挡层40具有层叠结构，该层叠结构包括：由AlGaN构成的下层41；形成于下层41上(在下层41的正上方)，由添加有n型杂质的AlGaN构成的上层42。
下层41构成为非导电性的层，优选由未意图地添加杂质(特别是导电性杂质)的i型的AlGaN构成。以下，将下层41也称为i型层41。下层41至少由n型杂质浓度比上层42低的AlGaN构成。为了抑制i型层41的导电性，i型层41的n型杂质浓度，优选低于5×1016/cm3，更优选低于1×1016/cm3。在此，关于下层41，所谓“非导电性”，意思是具有比上层42低的导电性，意味着优选以上述方式抑制n型杂质浓度。
上层42构成为导电性的层，优选由添加n型杂质而具有导电性的n型AlGaN构成。以下，将上层42也称为n型层42。为了得到n型层42的恰当的导电性，n型层42的n型杂质浓度优选为1×1017/cm3以上。另外，为了抑制n型层42的结晶性降低，优选n型层42的n型杂质浓度低于1×1019/cm3。
还有，这里所谓i型层41的n型杂质浓度，例如作为将i型层41中硅(Si)浓度和锗(Ge)浓度加起来的浓度进行规定。另外，所谓n型层42的n型杂质浓度，例如作为将n型层42中Si浓度和Ge浓度加起来的浓度进行规定。i型层41的n型杂质浓度，例如作为i型层41总厚度中的n型杂质浓度的平均浓度进行规定。另外，n型层42的n型杂质浓度，例如作为n型层42的总厚度中的平均浓度进行规定。
构成i型层41的AlxGa1－xN的Al组成x，例如是0.1≤x≤0.3，同样，构成n型层42的AlyGa1－yN中的Al组成y，例如是0.1≤x≤0.3。从抑制i型层41与n型层42的界面形成多余的2DEG等方面出发，i型层41的Al组成x和n型层42的Al组成y，优选至少在i型层41与n型层42的界面附近等同。所谓i型层41的Al组成x和n型层42的Al组成y，至少在i型层41与n型层42的界面附近等同，是指Al组成x与Al组成y之差(该差的绝对值)优选为0.01以下。还有，在该界面附近，i型层41的Al组成x、n型层42的Al组成y，例如，分别作为距该界面1nm的厚度中的平均Al组成进行规定。
阻挡层40的整体厚度，即，i型层41与n型层42合在一起的层的厚度，例如优选为10nm以上，以便以适当高的浓度形成2DEG。另外，阻挡层40的整体厚度，例如优选为100nm以下，以避免在沟道层30上异质外延生长的阻挡层40的结晶性恶化。
如后述，凹部110的底面111配置在i型层41的上表面附近。换言之，i型层41的厚度，与作为栅极凹槽的凹部110下方的、阻挡层40的剩余厚度大致对应。i型层41的厚度，适宜设定为可实现HEMT200常闭化这样的薄度，例如优选为10nm以下。另外，i型层41的厚度，适宜设定为可稳定确保凹部110下方的、阻挡层40的剩余厚度这样的厚度，例如优选为2nm以上。还有，i型层41的配置部分，例如可以使用二次离子质谱分析(SIMS)，例如以如下方式判定。例如，相对于阻挡层40的主体的(不在上下的界面附近的部分的)Al组成，在沟道层30侧Al组成达到一半的位置，判定为i型层41与沟道层(GaN层)30的边界，即i型层41的下端。另外，例如在n型层42与i型层41的界面附近，从n型层42侧减少的n型杂质浓度低于5×1016/cm3的位置，判定为n型层42与i型层41的界面(边界)，即i型层41的上端。图8中显示阻挡层40附近的Al组成和n型杂质浓度(在此为Si浓度)的SIMS分布的一例。将阻挡层40表示为“AlGaN”，将i型层41表示为“i－AlGaN”，将n型层42表示为“n－AlGaN”。
n型层42的厚度，与作为栅极凹槽的凹部110的深度，即源电极211和漏电极213下方的阻挡层40的厚度和栅电极212下方的阻挡层40的厚度之差大致对应。n型层42的厚度，适宜设定为该差恰当的厚度，例如优选为5nm以上。另外，n型层42的厚度，以避免阻挡层40的整体厚度过厚的方式(如上述例如为100nm以下)适宜设定，例如优选为90nm以下。
帽层50构成为导电性的层，例如，由添加n型杂质而具有导电性的GaN构成。帽层50的厚度根据需要适宜设定，例如为5nm。
在阻挡层40和帽层50的层叠结构中，i型层41构成为非导电性的层，n型层42和帽层50的层叠部分，构成为导电性的层。
在本实施方式中，例示了外延层60的表面61是由构成外延层60的III族氮化物的c面构成的情形。在此所谓“由c面构成”，意思是对于表面61最近的低指数晶面，是构成外延层60的III族氮化物结晶的c面。构成外延层60的III族氮化物具有位错(穿透位错)，位错按规定的密度分布于表面61。
HEMT200具有晶圆100的外延层60(至少，在HEMT200中作为工作电流流通的工作层的沟道层30和阻挡层40)、和源电极211、栅电极212以及漏电极213。另外，本实施方式的HEMT200具有形成于外延层60的，更具体地说是形成于阻挡层40的凹部110。
凹部110形成于外延层60的表面(上表面)61，通过(外延层60具有帽层50时，除去帽层50的总厚度，并且)除去阻挡层40的部分厚度而形成。凹部110通过除去n型层(阻挡层40的上层)42的全部或部分厚度而形成，在凹部110的下方，配置有i型层(阻挡层40的下层)41的厚度的至少一部分。
如后述详情，凹部110通过由PEC蚀刻而对阻挡层40进行蚀刻而形成。在该PEC蚀刻中，以i型层41作为蚀刻停止层，蚀刻n型层42，从而形成底面111配置于i型层41的上表面附近的凹部110。图1(a)中，作为典型的(理想的)状况，例示了凹部110的底面111的深度方向的位置与i型层41的上表面的位置一致的状况，即通过除去n型层42的总厚度而形成凹部110，在凹部110的下方，配置有i型层41总厚度的状况。
栅电极212形成于凹部110的底面111上。源电极211和漏电极213形成于外延层60的表面61上。栅电极212，例如，由镍(Ni)层上层叠有金(Au)层的Ni/Au层形成。源电极211和漏电极213，例如，分别由在钛(Ti)层上层叠Al层，再在Al层上层叠Au层的Ti/Al/Au层形成。
HEMT200可以还具有保护膜220和元件分离区域230。保护膜220以在源电极211、栅电极212和漏电极213的上表面上具有开口的方式形成。元件分离区域230对邻接的HEMT200间(各个元件间)进行分离。作为元件分离区域230，例如形成元件分离槽，元件分离槽，以使其底面配置在比沟道层30的上表面深的位置的方式，即以在邻接的元件间，使2DEG被元件分离槽230断开的方式形成。还有，不限于元件分离槽，例如也可以通过离子注入，形成元件分离区域230。
接着，对于HEMT200的制造方法例示性地说明。在HEMT200的制造方法中，进行由PEC蚀刻形成凹部110的工序(以下，也称为PEC蚀刻工序)。
在PEC蚀刻工序之前，先准备作为PEC蚀刻处理对象物的结构体150(以下，也称为蚀刻对象物150)。图2(a)是例示蚀刻对象物150的概略剖视图。
蚀刻对象物150，具有在晶圆100的外延层60上设有阴极垫片160和掩模170的结构。在本实施方式中，例示了将阴极垫片160作为HEMT200的源电极211和漏电极213(的至少一方)利用的状况，换言之，就是将HEMT200的源电极211和漏电极213(的至少一方)，作为阴极垫片160利用的状况。蚀刻对象物150，具体来说，例如具有如下结构：在外延层60的表面61上形成有源电极211和漏电极213的阶梯构件上，形成有PEC蚀刻用的掩模170。
掩模170形成于外延层60的表面61上，在应该形成凹部110的区域62(以下，也称为被蚀刻区域62)具有开口，并且具有使阴极垫片160(源电极211和漏电极213)的上表面露出的开口。掩模170由非导电性材料，例如抗蚀剂、氧化硅等形成。
阴极垫片160是由导电性材料形成的导电性构件，以与被蚀刻区域62电连接，与晶圆100的(外延层60的)导电性区域表面的至少一部分接触的方式设置。
图2(b)是展示PEC蚀刻工序的、PEC蚀刻装置300的概略剖视图。PEC蚀刻装置300，具有收容蚀刻液301的容器310、和出射紫外(UV)光321的光源320。
在PEC蚀刻工序中，蚀刻对象物150被浸渍在蚀刻液301中，在被蚀刻区域62和阴极垫片160(阴极垫片160的至少一部分，例如上表面)与蚀刻液301接触的状态下，经由蚀刻液301向外延层60的表面61照射UV光321。
如此，通过对于构成被蚀刻区域62的III族氮化物进行PEC蚀刻，从而形成凹部110。更具体地说，通过PEC蚀刻(存在帽层50时，连带帽层50的总厚度、和)阻挡层40的一部分厚度，形成凹部110。
在此，对于PEC蚀刻的原理进行说明，并且，对于蚀刻液301、阴极垫片160等更详细地加以说明。PEC蚀刻原理，首先，以GaN的蚀刻为例说明。
作为PEC蚀刻的蚀刻液301，使用包含构成被蚀刻区域62(凹部110开始形成后意味着底面111)的III族氮化物所含有的III族元素的氧化物的生成中所用的氧，还包含接收电子的氧化剂的、碱性或酸性的蚀刻液301。
作为该氧化剂，列示过二硫酸根离子(S2O8 2－)。以下，例示从过二硫酸钾(K2S2O8)供给S2O8 2－的方式，但S2O8 2－此外还可以从例如过二硫酸钠(Na2S2O8)、过二硫酸铵(过硫酸铵，(NH4)2S2O8)等供给。
作为蚀刻液301的第1例，列举混合了氢氧化钾(KOH)水溶液和过二硫酸钾(K2S2O8)水溶液的、在PEC蚀刻的开始时刻显示碱性的蚀刻液。这样的蚀刻液301，例如，按1∶1混合0.01M的KOH水溶液和0.05M的K2S2O8水溶液而调制。KOH水溶液的浓度、K2S2O8水溶液的浓度、和这些水溶液的混合比率，可以根据需要适宜调整。还有，KOH水溶液和K2S2O8水溶液混合的蚀刻液301，例如能够通过降低KOH水溶液的浓度，使之在PEC蚀刻的开始时刻显示酸性。
对于使用第1例的蚀刻液301时的PEC蚀刻原理进行说明。通过对于应被PEC蚀刻的表面61照射波长365nm以下的UV光321，由此在构成被蚀刻区域62的GaN中，空穴和电子成对生成。由于所生成的空穴，GaN被分解为Ga3+与N2(化学式1)，Ga3+进一步被氢氧根离子(OH－)氧化而生成氧化镓(Ga2O3)(化学式2)。然后，所生成的Ga2O3溶解于碱(或酸)中。如此，GaN的PEC蚀刻进行。还有，所生成的空穴与水反应，水被分解，从而产生氧(化学式3)。
【化学式1】
Figure BDA0003575676570000091
【化学式2】
Figure BDA0003575676570000092
【化学式3】
Figure BDA0003575676570000093
另外，通过K2S2O8溶解于水，生成过二硫酸根离子(S2O8 2－)(化学式4)，通过对S2O8 2－照射UV光321，生成硫酸根离子基(SO4 －＊自由基)(化学式5)。与空穴成对生成的电子，同SO4 －＊自由基一起与水反应，水被分解，从而产生氢(化学式6)。如此，在本实施方式的PEC蚀刻中，通过使用SO4 －＊自由基，能够消耗在GaN中与空穴成对生成的电子，因此能够使PEC蚀刻良好地进行。还有，如(化学式6)所示，随着PEC蚀刻的进行，硫酸根离子(SO4 2－)增加，从而蚀刻液301的酸性变强(pH值降低)。
【化学式4】
Figure BDA0003575676570000094
【化学式5】
Figure BDA0003575676570000095
【化学式6】
Figure BDA0003575676570000096
作为蚀刻液301的第2例，列举混合了磷酸(H3PO4)水溶液和过二硫酸钾(K2S2O8)水溶液的、在PEC蚀刻的开始时刻显示酸性的蚀刻液。这样的蚀刻液301，例如，按1∶1混合0.01M的H3PO4水溶液和0.05M的K2S2O8水溶液而调制。H3PO4水溶液的浓度、K2S2O8水溶液的浓度、和这些水溶液的混合比率，可以根据需要适宜调整。H3PO4水溶液和K2S2O8水溶液均为酸性，因此H3PO4水溶液和K2S2O8水溶液混合得到的蚀刻液30在任意的混合比率下都是酸性。还有，因为K2S2O8水溶液本身显示酸性，所以作为在蚀刻开始时刻呈酸性的蚀刻液301，也可以只使用K2S2O8水溶液。这种情况下，K2S2O8水溶液的浓度，例如为0.025M即可。
蚀刻液301从PEC蚀刻的开始时刻呈酸性，从抗蚀剂容易作为掩模170使用的观点出发而优选。这是由于，若蚀刻液301为碱性，则抗蚀剂掩模容易剥离。还有，作为掩模170使用氧化硅时，蚀刻液301是酸性还是碱性都没有特别问题。
使用第2例的蚀刻液301时的PEC蚀刻原理，推测为使用第1例的蚀刻液301时说明的(化学式1)～(化学式3)置换成(化学式7)。换言之，GaN和经UV光321的照射而生成的空穴和水发生反应，生成Ga2O3、氢离子(H+)、N2(化学式7)。而后，所生成的Ga2O3溶解于酸。如此，GaN的PEC蚀刻进行。还有，如(化学式4)～(化学式6)所示这样，与空穴成对生成的电子被S2O8 2－消耗的原理，同使用第1例的蚀刻液301的情况一样。
【化学式7】
Figure BDA0003575676570000101
由(化学式1)和(化学式2)或(化学式7)可理解，PEC蚀刻产生的被蚀刻区域62(凹部110的底面111)，被认为是作为消耗空穴的阳极发挥功能。另外，由(化学式6)可理解，与被蚀刻区域62电连接的作为导电性构件的阴极垫片160的、与蚀刻液301接触的表面，被认为是作为消耗(发射)电子的阴极发挥功能。
若不设置阴极垫片160，则难以确保作为阴极发挥功能的区域，PEC蚀刻难以进行。在本实施方式中，通过设置阴极垫片160，能够使PEC蚀刻良好地进行。另外，掩模170在阴极垫片160的上表面具有开口，换言之，使阴极垫片160的上表面的广大区域作为阴极发挥功能，从而能够使PEC蚀刻更良好地进行。
如(化学式5)所示，作为从S2O8 2－生成SO4 －＊自由基的方法，能够使用UV光321的照射和加热的至少一方。使用UV光321的照射时，为了加大S2O8 2－的光吸收而高效率地生成SO4 －＊自由基，优选使UV光321的波长为200nm以上且低于310nm。换言之，就是从通过UV光321的照射，在外延层60使空穴在III族氮化物中生成，并且在蚀刻液301中从S2O8 2－生成SO4 －＊自由基可高效率进行的观点出发，优选使UV光321的波长为200nm以上且低于310nm。从S2O8 2－生成SO4 －＊自由基通过加热进行时，也可以使UV光321的波长为(365nm以下)310nm以上。
通过UV光321的照射从S2O8 2－使SO4 －＊自由基生成时，从外延层60的(晶圆100的)表面61至蚀刻液301的上表面的距离(晶圆配置深度)L(参照图2(b))，例如优选为1mm以上且100mm以下。若距离L例如低于1mm而过短，则在晶圆100的上方的蚀刻液301中生成的SO4 －＊自由基的量，有可能由于距离L的变动而不稳定。还有，若距离L短，则液面高度的控制困难，因此距离L优选为1mm以上，更优选为3mm以上，进一步优选为5mm以上。另外，若距离L例如高于100mm而过长，则在晶圆100的上方的蚀刻液301中，无助于PEC蚀刻的大量浪费的SO4 －＊自由基生成，蚀刻液301的利用效率降低。
外延层60的(晶圆100的)表面61，优选与蚀刻液301的表面平行(水平)地配置。另外，优选UV光321垂直照射于外延层60的表面61。为了在晶圆100的面内形成多个元件，遍及晶圆100的整个面而配置彼此隔开的多个被蚀刻区域62。将外延层60的表面61与蚀刻液301的表面平行地配置，另外，对于外延层60的表面61垂直照射UV光321，从而能够提高各被蚀刻区域62的光照射条件的均匀性。
UV光321对外延层60的表面61的照射，优选在使晶圆100和蚀刻液301静止的状态下进行，换言之，就是不搅拌蚀刻液301而进行。由此，能够抑制被供给到各被蚀刻区域62的SO4 －＊自由基的供给状态，因蚀刻液301的运动而波动，能够将SO4 －＊自由基，通过向各被蚀刻区域62扩散而恰当地供给。由此，能够提高各被蚀刻区域62的蚀刻条件的均匀性(孤立的被蚀刻区域62间的均匀性)和蚀刻的平坦性。还有，也可以根据需要，在对外延层60的表面61照射UV光321之前，设置等待蚀刻液301静止的静止等待工序。
本申请发明人得到以下认知：若用于PEC蚀刻的掩模的边缘由导电性材料构成，则由PEC蚀刻形成的凹部边缘的形状，容易成为不沿掩模边缘的混乱形状，而通过使掩模边缘由非导电性材料构成，则容易将PEC蚀刻所形成的凹部边缘的形状，控制为沿着掩模边缘的形状。因此，划定被蚀刻区域62的掩模端(换言之，就是凹部110的边缘)，优选由非导电性材料所构成的掩模170划定。阴极垫片160，优选配置在(俯视下)离开凹部110边缘的位置(未划定凹部110边缘的位置)。从良好地控制凹部110边缘形状的观点出发，(俯视下的)掩模170的边缘与阴极垫片160的边缘的距离DOFF(参照图2(a))，优选为5μm以上，更优选为10μm以上。
PEC蚀刻，对于例示的GaN以外的III族氮化物也能够进行。III族氮化物含有的III族元素，可以是铝(Al)、镓(Ga)和铟(In)之中的至少1个。对于III族氮化物中的Al成分或In成分的PEC蚀刻的想法，与对于Ga成分参照(化学式1)和(化学式2)或(化学式7)说明的想法一样。换言之，就是通过UV光321的照射使空穴生成，使Al的氧化物或In的氧化物生成，使这些氧化物溶解于碱或酸，从而能够进行PEC蚀刻。UV光321的(光321的)波长，可以根据作为蚀刻对象的III族氮化物的组成适宜变更。以GaN的PEC蚀刻为标准，含有Al时，使用更短波长的光即可，含有In时，可以利用更长波长的光。换言之，能够根据要加工的III族氮化物的组成，适宜选择使用PEC蚀刻该III族氮化物这样波长的光。
在本实施方式的蚀刻对象物150中，作为阳极的被蚀刻区域62(凹部110的底面111)和作为阴极的阴极垫片160，能够经由呈导电性的帽层50和n型层42在面内方向导通。被蚀刻区域62和阴极垫片160经由帽层50和n型层42而导通，由此帽层50受到PEC蚀刻，帽层50的总厚度被蚀刻之后，进一步经由n型层42导通，从而n型层42被PEC蚀刻。
PEC蚀刻进行，在n型层42被蚀刻全厚度的时刻，由于被蚀刻区域62(凹部110的底面111)与阴极垫片160之间的导通受到妨碍，在凹部110的下方，以残留非导电性的i型层41的状态，PEC蚀刻停止。如此，在本实施方式中，能够以i型层41作为蚀刻停止层，通过使PEC蚀刻自动停止，结束凹部110的形成。
图3(a)是表示PEC蚀刻工序结束的状态的、蚀刻对象物150的概略剖视图。如上述，位错以规定的密度分布在外延层60的表面61。在位错中，因为空穴的寿命短，所以难以发生PEC蚀刻。因此，在凹部110的底面111的与位错对应的位置，作为PEC蚀刻的未溶解部分，容易形成凸部182。换言之，就是在PEC蚀刻工序中，在凹部110的底面111，形成(作为无位错而PEC蚀刻进行的部分的)平坦部181、和与平坦部181相比PEC蚀刻较难进行从而相对于平坦部181隆起的凸部182。凸部182因为是PEC蚀刻的未溶解部分，所以其高度最大也在凹部110的深度以下。
在PEC蚀刻工序中所形成的凹部110，像这样，容易形成PEC蚀刻的作为未溶解部分的凸部182。因此，在PEC蚀刻工序之后，优选进行除去凸部182而用于提高底面111平坦性的蚀刻(以下，也称为平坦化蚀刻工序)。在平坦化蚀刻工序中，具体来说，就是通过平坦化蚀刻而对于凸部182(对于平坦部181选择性地)蚀刻，从而降低凸部182。
作为平坦化蚀刻，例如，可采用使用酸性或碱性蚀刻液的(不是PEC蚀刻)湿蚀刻。作为平坦化蚀刻的蚀刻液，例如，可使用盐酸(HCl)水溶液、盐酸(HCl)和过氧化氢(H2O2)的混合水溶液(过氧盐酸)、硫酸(H2SO4)和过氧化氢(H2O2)的混合水溶液(食人鱼溶液)、四甲基氢氧化铵(TMAH)水溶液、氟化氢水溶液(氢氟酸)、氢氧化钾(KOH)水溶液等。
在SiC衬底、蓝宝石衬底、Si衬底等作为异种衬底的衬底10上进行异质外延生长的外延层60，例如具有1×108/cm2以上的高位错密度。因此，使用作为异种衬底的衬底10时，容易由PEC蚀刻工序的PEC蚀刻形成凸部182，因此通过平坦化蚀刻工序进行底面111的平坦化特别优选。
图3(b)是表示平坦化蚀刻工序的、平坦化蚀刻装置400的概略剖视图。平坦化蚀刻装置400，具有收容蚀刻液401的容器410。在平坦化蚀刻工序中，以凹部110与蚀刻液401接触的方式，将蚀刻对象物150浸渍在蚀刻液401中，对凸部182进行蚀刻。由此，凹部110的底面111得到平坦化。平坦化蚀刻不是PEC蚀刻。因此，在平坦化蚀刻工序中，不对外延层60的表面61照射UV光(不需要向外延层60的表面61照射UV光)。
可知蚀刻GaN等的III族氮化物的c面(+c面)是困难的，但PEC蚀刻，无论晶体取向都能够蚀刻III族氮化物，因此即使是c面也能够蚀刻。PEC蚀刻工序的PEC蚀刻，一边从作为c面的外延层60的表面61的上方照射UV光321一边进行，从对于表面61垂直的方向(换言之，就是外延层60的厚度方向)蚀刻构成外延层60的III族氮化物。
相对于此，平坦化蚀刻，例如，使用过氧盐酸等的蚀刻液，作为非PEC蚀刻的通常的湿蚀刻进行。在通常的湿蚀刻中，因为III族氮化物的c面的蚀刻困难，所以在凹部110的底面111之中，由c面构成的平坦部181未被蚀刻。但是，底面111的凸部182包括c面以外的晶面构成，因此能够通过通常的蚀刻进行蚀刻。因此，通过平坦化蚀刻，能够相对于凹部110的底面111的平坦部181，选择性地蚀刻凸部182。
平坦化蚀刻，是对于c面以外的晶面，换言之就是与c面交叉的晶面进行蚀刻，从相对于c面不垂直的方向(换言之，就是与外延层60的厚度方向交叉的方向(横向))蚀刻凸部182。
通过平坦化蚀刻对凸部182进行蚀刻，能够降低凸部182而使底面111接近平坦，换言之，就是能够使凸部182接近构成平坦部181的c面。若凸部182经蚀刻而接近c面，则蚀刻难以进行。因此，在本实施方式的平坦化蚀刻工序中，容易抑制凸部182被过剩地蚀刻，在底面111大体上平坦的状态下，结束平坦化蚀刻。
还有，PEC蚀刻工序中使用的掩模170，可以在平坦化蚀刻工序中被除去，也可以另行设置除去掩模170的除掩模工序将其除去。
图4是表示平坦化蚀刻工序结束的状态的、蚀刻对象物150的概略剖视图。凸部182被除去，凹部110的底面111得到平坦化。
平坦化蚀刻工序结束后，进行用于完成HEMT200的其他工序(参照图1(a))。作为其他工序，进行在凹部110的底面111之上形成栅电极212的工序、形成元件分离区域230的工序、形成保护膜220的工序等。如此，制造HEMT200。
还有，例示了未形成元件分离区域230(本例中是元件分离槽)的状态的蚀刻对象物150(图2(a)参照)，换言之，就是在PEC蚀刻工序之后形成元件分离槽的方式，但也可以通过在PEC蚀刻工序之前形成元件分离槽，从而使用形成有元件分离区域230的状态的蚀刻对象物150。
参照图4，对于HEMT200具有的凹部110的特征，例示性地进一步说明。如上述，在本实施方式的形成凹部110的PEC蚀刻中，以i型层41作为蚀刻停止层。因此，典型的是(理想的是)除去n型层42的总厚度，在凹部110的下方配置i型层41的总厚度，以此方式形成凹部110。
但是，在实际的PEC蚀刻中，因为会发生误差，所以配置在凹部110下方的阻挡层40的厚度与i型层41的总厚度也可以不完全一致，凹部110的底面111配置在i型层41的上表面附近。
例如，凹部110的底面111可以到达i型层41的上表面。这种情况下，通过n型层42的全部厚度被除去，从而在底面111上形成i型层41露出形态的凹部110。底面111在i型层41的上表面的附近，配置于该上表面以下的位置。更具体地说，从i型层41的上表面至凹部110的底面111的厚度(深度)TL(参照图4)(为0nm以上)优选为1nm以下。图4中，由虚线表示位于i型层41的上表面下方时的底面111。
另外例如，凹部110的底面111可以不到达i型层41的上表面。这种情况下，通过n型层42的一部分厚度被除去，从而在底面111上形成n型层42露出形态的凹部110。底面111在i型层41的上表面的附近，配置在该上表面更上方的位置。更具体地说，从凹部110的底面111到i型层41的上表面的厚度(深度)TU(参照图4)，(高于0nm)优选为1nm以下。图4中以虚线表示位于i型层41的上表面更上方时的底面111。
另外，由PEC蚀刻(和平坦化蚀刻)形成的凹部110的底面111，具有高平坦性。例如，以原子力显微镜(AFM)观察凹部110的底面111的1000nm见方的区域，由此测量的底面111的算术平均粗糙度(Ra)，优选为0.4nm以下，更优选为0.3nm以下。
另外例如，通过以AFM观察外延层60的表面61的1000nm见方的区域所测量的表面61的算术平均粗糙度(Ra)和通过以AFM观察凹部110的底面111的1000nm见方的区域所测量的底面111的算术平均粗糙度(Ra)之差(该差的绝对值)，优选为0.2nm以下，更优选为0.1nm以下。
另外例如，对于与阻挡层40的上表面正交，(俯视下与凹部110的边缘正交的方式)与凹部110的底面111交叉的截面，以透射型电子显微镜镜(TEM)进行观察时，在该截面内的沿底面111的长度30nm以上的范围，底面111的高度的(配置在凹部110下方的阻挡层40的厚度的)最大值与最小值之差(最大值－最小值)，优选为0.2nm以下，更优选为0.1nm以下。
另外，由PEC蚀刻(和平坦化蚀刻)形成的凹部110的侧面112，具有上方侧向凹部110的底面111的(俯视下的)外侧倾斜的锥形。凹部110的侧面112的、相对于凹部110的底面111的法线方向的倾斜角度θ(参照图4)，例如为30°以上，另外例如为40°以上。倾斜角度θ，例如作为从凹部110的底面111的高度至凹部110的边缘(外延层60的表面61)的高度的侧面112的平均角度进行规定。
作为在HEMT形成作为栅极凹槽的凹部的现有方法，已知有干蚀刻。但是，由于形成该凹部的干蚀刻，使构成栅极凹槽的底面的III族氮化物的结晶性降低，另外，用于干蚀刻的卤素元素残留在该凹部的底面。这样的结晶性降低和卤素元素的残留，招来HEMT的性能降低。
本实施方式的凹部110，由作为湿蚀刻的PEC蚀刻(和平坦化蚀刻)形成。因此，凹部110的底面111中因蚀刻引起的结晶性降低，与假设用干蚀刻时的结晶性降低相比得到抑制。由此，优选凹部110的底面111的光致发光光谱的带边峰值强度，相对于(未实施蚀刻的区域)外延层60的表面61的光致发光光谱的带边峰值强度，具有90％以上的强度。
另外，在本实施方式中，凹部110的底面111的卤素元素的残留，与假设用干蚀刻时的卤素元素的残留相比，得到抑制。由于形成凹部110的作为湿蚀刻的PEC蚀刻(和平坦化蚀刻)引起的卤素元素的浓度，例如，考虑在二次离子质谱分析(SIMS)测量中，优选为检测下限以下。凹部110的底面111的卤素元素(例如氯(Cl))的浓度，优选低于1×1015/cm3，更优选低于5×1014/cm3，进一步优选为低于2×1014/cm3。
如此，在本实施方式的HEMT200中，抑制因形成凹部110的蚀刻引起的结晶性的降低和卤素元素的残留。因此，能够抑制因形成凹部110的蚀刻引起的HEMT200的性能降低。
如以上说明，根据本实施方式，提供一种适宜的技术，用于通过PEC蚀刻，在使用III族氮化物所形成的半导体装置(HEMT)200中形成凹部(栅极凹槽)110。更具体地说，以包括i型层41和n型层42的层叠结构构成阻挡层40，进行以i型层41作为蚀刻停止层的PEC蚀刻，从而能够形成凹部110。
＜实验例＞
接下来，对于PEC蚀刻和平坦化蚀刻的实验例进行说明。在本实验例中，使用具有以下这样的衬底和外延层的晶圆。作为衬底，使用半绝缘性的SiC衬底。作为外延层，形成如下层叠结构：由AlN构成的成核层；由GaN构成，厚度0.75μm的沟道层；由AlGaN构成，厚度24nm的阻挡层；和由GaN构成，厚度5nm的帽层。从帽层的上表面至阻挡层的下表面的厚度(深度)为29nm。作为阻挡层，形成如下层叠结构：Al组成0.22，厚度为5nm的由i型AlGaN构成的下层(i型层)；Al组成0.22，厚度为19nm的由n型AlGaN构成的上层(n型层)。在该上层(n型层)中，作为n型杂质，以1×1018/cm3的浓度添加有Si。
在外延层上，通过PEC蚀刻形成凹部。PEC蚀刻中，作为蚀刻液使用0.025M的K2S2O8水溶液，一边以3.8mW/cm2的强度照射波长260nm的UV光，一边进行120分钟。晶圆配置深度L为5mm。掩模以氧化硅形成，阴极垫片以钛形成。
PEC蚀刻之后，通过平坦化蚀刻使凹部的底平坦化。平坦化蚀刻中，作为蚀刻液使用过氧盐酸(例如，30％的HCl和30％的H2O2按1∶1混合而成的)，进行10分钟。
图5(a)是表示PEC蚀刻的蚀刻时间与蚀刻深度的关系的图。横轴表示蚀刻时间，纵轴表示蚀刻深度。从蚀刻开始到40分钟左右，蚀刻深度与蚀刻时间成正比例加深。从蚀刻开始经过了40分钟左右之后，蚀刻深度成为一定。换言之，就是从蚀刻开始到40分左右，可知PEC蚀刻自动停止。
PEC蚀刻停止的深度(24nm程度)与阻挡层(表示为“AlGaN”)的下表面的深度(29nm)之差为5nm左右。由此可理解为，阻挡层的下层(表示为“i－AlGaN”)为蚀刻停止层，阻挡层的上层(表示为“n－AlGaN”)的大概总厚度被除去的时刻，在阻挡层的下层的上表面附近，PEC蚀刻停止。
分别对于PEC蚀刻实施之前的外延层的表面(以下，称为外延层表面)、经PEC蚀刻而形成未实施平坦化蚀刻的凹部的底面(以下，称为未平坦化底面)、和在PEC蚀刻后实施了平坦化蚀刻的凹部的底面(以下，称为平坦化底面)，以AFM观察1000nm见方的区域。
图5(b)是外延层表面的AFM像。外延层表面的由AFM测量得到的算术平均粗糙度(Ra)是0.14nm。因为希望外延层具有高结晶性，所以外延层表面的Ra优选为0.4nm以下，更优选为0.3nm以下，进一步优选为0.2nm以下。
图6(a)是未平坦化底面的AFM像。在未平坦化底面中，在位错所对应的位置观察到凸部。可见分布于未平坦化底面的多个凸部的高度有不固定的倾向。最大凸部的高度高于10nm。
未平坦化底面的由AFM测量得到的Ra是0.22nm。外延层表面的Ra例如为0.14nm，相对于此，未平坦化底面的Ra例如为0.22nm。虽然未平坦化底面具有凸部，但是该Ra相对于外延层表面的Ra，例如是2倍以下，不会增加那么多。其理由可以说是因为，以使占据未平坦化底面的大部分面积的平坦部具有高平坦性的方式，换言之，就是以外延层表面具有的高平坦性在平坦部基本不受损的方式，进行PEC蚀刻。未平坦化底面的Ra优选为0.4nm以下，更优选为0.3nm以下。
图6(b)是平坦化底面的AFM像。在平坦化底面，未明确观察到在未平坦化底面所观察到的凸部，可知凹部的底面得到平坦化。在平坦化底面，推测为形成有凸部的位置，换言之，就是与位错对应的位置，作为明亮的区域，区别于平坦部被观察到。
平坦化底面的由AFM测量所得到的Ra是0.24nm。未平坦化底面的Ra例如为0.22nm，相对于此，平坦化底面的Ra例如为0.24nm而稍大，但这样的差异，认为是由未平坦化底面的测量区域与平坦化底面的测量区域不同而引起的误差，未平坦化底面的Ra与平坦化底面的Ra认为是同程度。未平坦化底面与平坦化底面，可以说仅凭Ra难以明确区分。由平坦化底面的AFM像可知，通过平坦化蚀刻，未使平坦部的平坦性降低，而是能够选择性地蚀刻凸部。平坦化底面的Ra，优选为0.4nm以下，更优选为0.3nm以下。
最终得到的凹部的底面即平坦化底面，像这样具有高平坦性。外延层表面的Ra与平坦化底面的Ra(或未平坦化平面的Ra)之差(该差的绝对值)，(为0nm以上)优选为0.2nm以下，更优选为0.1nm以下。
图7是以TEM观察形成有凹部的外延层的截面像。该截面像是与阻挡层的上表面正交，(以与俯视下的凹部的边缘正交的方式)与凹部的底面交叉的截面像。在图7中，将沟道层表示为“GaN”，阻挡层的下层(i型层)表示为“i－AlGaN”，阻挡层的上层(n型层)表示为“n－AlGaN”，帽层表示为“GaN cap”。图7的左侧部分表示凹部的侧面部分的截面像，图7的右侧部分表示凹部的底面部分的截面像。
凹部的底面的平坦性，也可由TEM的观察确认。底面部分的截面像，表示底面的面内方向长度35nm左右的(30nm以上的)范围。对配置在凹部的下方的阻挡层的厚度(阻挡层的剩余厚度)测量5处，4处为4.9nm，1处为4.8nm。由此可知，该范围的阻挡层的剩余厚度的最大值与最小值的差，换言之，就是该范围的凹部的底面(阻挡层的剩余厚度部分的上表面)的高度的最大值与最小值之差小，为0.1nm，能够得到阻挡层剩余厚度的高均匀性，换言之，能够得到凹部底面的高平坦性。如此，在凹部的底面部分的基于TEM的截面像的、沿着底面的长度30nm以上的范围，凹部底面的高度的、或阻挡层的剩余厚度的最大值与最小值之差(最大值－最小值)，优选为0.2nm以下，更优选为0.1nm以下。
由侧面部分的截面像可知，凹部的侧面，具有上方侧向凹部的底面的(俯视下的)外侧倾斜的锥形。以从凹部底面的法线方向倾斜的角度表示侧面的倾斜角度(参照图4)。本例中，与侧面的上方部分的倾斜角度相比，观察到侧面的下方部分的倾斜角度变大这样的(接近90°这样)倾斜角度的变化。侧面的上方部分的倾斜角度为45°左右，从凹部底面的高度至凹部边缘的高度的倾斜角度加以平均的侧面整体的倾斜角度，可以说为45°以上。作为凹部侧面的锥形的1个特征，可列举倾斜角度，例如为30°以上，另外例如为40°以上。
＜其他的实施方式＞
以上，具体说明了本发明的实施方式。但是，本发明不受上述的实施方式限定，在有脱离其主旨的范围可以进行各种变更、改良组合等。
例如，在上述的实施方式中，例示了将阴极垫片160作为HEMT200的源电极211和漏电极213的至少一方使用的方式，但阴极垫片160也可以是不同于HEMT200的源电极211或漏电极213的导电性构件。
另外例如，在上述的实施方式中，作为平坦化蚀刻，例示了采用使用了酸性或碱性的蚀刻液(非PEC蚀刻)的湿蚀刻的方式，换言之，就是化学蚀刻凸部182的方式，但平坦化蚀刻，只要是使底面111平坦化而蚀刻凸部182，其原理也没有特别限定。因此，平坦化蚀刻，也可以通过基于化学蚀刻以外其他原理的蚀刻进行。也可以使基于多种原理的蚀刻组合，更有效果地进行平坦化蚀刻。
平坦化蚀刻，例如，也可以通过机械地除去凸部182为进行，作为机械的平坦化蚀刻，例如，可以使用气泡清洗，另外例如，也可以使用刷洗。作为气泡清洗的蚀刻液(清洗液)，例如，可列举上述的实施方式中例示的过氧盐酸。以过氧盐酸蚀刻凸部182时，气泡剧烈发生。因此，利用气泡发生形成冲击，能够破坏并除去凸部182。过氧盐酸可以说是化学且机械地蚀刻凸部182的蚀刻液。还有，在进行平坦化蚀刻时，也可以进行在蚀刻液401中生成流动(运动)、和对蚀刻液401施加振动(例如超声波振动)的至少一方，从而提高机械蚀刻凸部182的作用。
另外例如，在上述的实施方式中，例示了在形成凹部110的PEC蚀刻结束之后，进行使凹部110的底面111平坦化的平坦化蚀刻的方式，但也可以在形成凹部110的PEC蚀刻结束之前，换言之，就是在凹部110形成至途中深度的阶段，实施平坦化蚀刻，其后再实施PEC蚀刻而进一步加深凹部110。换言之，可以交替重复PEC蚀刻工序和平坦化蚀刻工序，平坦化蚀刻工序也可根据需要多次进行。
还有，在上述的实施方式中，例示了在HEMT200的阻挡层40通过PEC蚀刻而形成凹部(栅极凹槽)110的技术，但该技术也可以作为用于形成不限于半导体装置的结构体的技术利用。换言之，该技术可以对于与上述的阻挡层40同样的、包括下层(i型层)和上层(n型层)的层叠结构，实施以下层(i型层)作为蚀刻停止层的PEC蚀刻，作为用于得到在该层叠结构上形成凹部的结构体的技术被广泛利用。还有，所谓该“凹部”，意思是在该层叠结构中，被实施PEC蚀刻的区域。
＜本发明的优选方式＞
以下，附注有关本发明的优选方式。
(附注1)
一种半导体装置，其具有：
衬底；
形成于所述衬底上，由III族氮化物构成的III族氮化物层；
形成于所述III族氮化物层的凹部，
所述III族氮化物层，具有：
沟道层；
形成于所述沟道层上，在所述沟道层形成二维电子气体的阻挡层，
所述阻挡层，具有：
由氮化铝镓构成的(优选由i型的氮化铝镓构成的)第1层；
形成于所述第1层上，由添加有n型杂质的(n型的)氮化铝镓构成的第2层，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分。
(附注2)
根据附注1所述的半导体装置，其中，所述凹部通过除去所述第2层的厚度的全部而形成。
(附注3)
根据附注2所述的半导体装置，其中，从所述第1层的上表面至所述凹部的底面的厚度为1nm以下。
(附注4)
根据附注1所述的半导体装置，其中，所述凹部，通过除去所述第2层的厚度的一部分而形成，
从所述凹部的底面至所述第1层的上表面的厚度为1nm以下。
(附注5)
根据附注1～4中任一项所述的半导体装置，其中，通过以原子力显微镜观察所述凹部的底面的1000nm见方的区域所测量的所述底面的算术平均粗糙度(Ra)优选为0.4nm以下，更优选为0.3nm以下。
(附注6)
根据附注1～5中任一项所述的半导体装置，其中，通过以原子力显微镜观察所述III族氮化物层的表面的1000nm见方的区域所测量的所述表面的算术平均粗糙度(Ra)与通过以原子力显微镜观察所述凹部的底面的1000nm见方的区域所测量的所述底面的算术平均粗糙度(Ra)的差，优选为0.2nm以下，更优选为0.1nm以下。
(附注7)
根据附注1～6中任一项所述的半导体装置，其中，以透射型电子显微镜镜观察与所述阻挡层的上表面正交，并与所述凹部的底面交叉的截面时，在所述截面内的沿所述底面的长度为30nm以上的范围内，所述凹部的底面高度的(配置在所述凹部的下方的所述阻挡层的厚度的)最大值与最小值之差，优选为0.2nm以下，更优选为0.1nm以下。
(附注8)
根据附注1～7中任一项所述的半导体装置，其中，所述凹部的侧面，具有上方侧向所述凹部的底面的外侧倾斜的锥形。
(附注9)
根据附注8所述的半导体装置，其中，所述凹部的侧面相对于所述凹部底面的法线方向的倾斜角度为30°以上(或40°以上)。
(附注10)
根据附注1～9中任一项所述的半导体装置，其中，所述凹部底面的光致发光光谱的带边峰值强度，相对于所述III族氮化物层表面的光致发光光谱的带边峰值强度，具有90％以上的强度。
(附注11)
根据附注1～10中任一项所述的半导体装置，其中，所述凹部底面的卤素元素的浓度优选低于1×1015/cm3，更优选低于5×1014/cm3，进一步优选低于2×1014/cm3。
(附注12)
根据附注1～11中任一项所述的半导体装置，其中，所述第2层的n型杂质浓度，为1×1017/cm3以上且低于1×1019/cm3。
(附注13)
根据附注1～12中任一项所述的半导体装置，其中，构成所述第1层的AlxGa1－xN的铝组成x为0.1≤x≤0.3，构成所述第2层的AlyGa1－yN的铝组成y为0.1≤x≤0.3。
(附注14)
根据附注1～13中任一项所述的半导体装置，其中，构成所述第1层的氮化铝镓的铝组成与构成所述第2层的氮化铝镓的铝组成等同。
(附注15)
根据附注1～14中任一项所述的半导体装置，其中，所述第1层的厚度为2nm以上且10nm以下。
(附注16)
根据附注1～15中任一项所述的半导体装置，其中，所述第2层的厚度为5nm以上且90nm以下。
(附注17)
根据附注1～16中任一项所述的半导体装置，其中，具有源电极、栅电极、漏电极，
所述栅电极形成于所述凹部的底面上。
(附注18)
一种半导体装置的制造方法，所述半导体装置具有：
衬底；
形成于所述衬底上，由III族氮化物构成的III族氮化物层；
形成于所述III族氮化物层的凹部，
所述III族氮化物层具有：
沟道层；
形成于所述沟道层上，在所述沟道层形成二维电子气体的阻挡层，
所述阻挡层具有：
由氮化铝镓构成的(优选由i型的氮化铝镓构成)第1层；
形成于所述第1层上，由添加有n型杂质的(n型的)氮化铝镓构成的第2层，
所述凹部通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分，其中，
通过以所述第1层作为蚀刻停止层的光电化学蚀刻，对于所述第2层进行蚀刻，从而形成所述凹部。
(附注19)
根据附注18所述的半导体装置的制造方法，其中，除去作为所述光电化学蚀刻未溶的部分的凸部而进行平坦化蚀刻。
(附注20)
一种结构体，其具有：
层叠结构，其包括：由氮化铝镓构成的(优选由i型的氮化铝镓构成的)第1层、和形成于所述第1层上的由添加有n型杂质的(n型的)氮化铝镓构成的第2层；
形成于所述层叠结构的凹部，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分。
(附注21)
一种结构体的制造方法，所述结构体具有：
层叠结构，其包括：由氮化铝镓构成的(优选由i型的氮化铝镓构成的)第1层、和形成于所述第1层上的由添加有n型杂质的(n型的)氮化铝镓构成的第2层；
形成于所述层叠结构的凹部，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分，其中，
通过以所述第1层作为蚀刻停止层的光电化学蚀刻，对于所述第2层进行蚀刻，从而形成所述凹部。
符号说明
10…衬底、20…成核层、30…沟道层、40…阻挡层、41…(阻挡层的)下层(i型层)、42…(阻挡层的)上层(n型层)、50…帽层、60…外延层、61…(外延层的)表面、62…被蚀刻区域、100…晶圆、110…凹部、111…(凹部的)底面、112…(凹部的)侧面、150…蚀刻对象物、160…阴极垫片、170…掩模、181…(凹部的底面的)平坦部、182…(凹部的底面的)凸部、200…半导体装置(HEMT)、211…源电极、212…栅电极、213…漏电极、220…保护膜、230…元件分离区域、300…PEC蚀刻装置、301…蚀刻液、310…容器、320…光源、321…光、400…平坦化蚀刻装置、401…蚀刻液、410…容器

Claims (13)

1.一种半导体装置，其具有：
衬底；
形成于所述衬底上，由Ⅲ族氮化物构成的Ⅲ族氮化物层；
形成于所述Ⅲ族氮化物层的凹部，
所述Ⅲ族氮化物层具有：
沟道层；
形成于所述沟道层上，在所述沟道层形成二维电子气体的阻挡层，
所述阻挡层具有：
由氮化铝镓构成的第1层；
形成于所述第1层上，由添加有n型杂质的氮化铝镓构成的第2层，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分。
2.根据权利要求1所述的半导体装置，其中，所述凹部，通过除去所述第2层的厚度的全部而形成。
3.根据权利要求2所述的半导体装置，其中，从所述第1层的上表面至所述凹部的底面的厚度为1nm以下。
4.根据权利要求1所述的半导体装置，其中，所述凹部，通过除去所述第2层的厚度的一部分而形成，
从所述凹部的底面到所述第1层的上表面的厚度为1nm以下。
5.根据权利要求1～4中任一项所述的半导体装置，其中，通过由原子力显微镜观察所述凹部底面的1000nm见方的区域所测量到的所述底面的算术平均粗糙度Ra为0.4nm以下。
6.根据权利要求1～5中任一项所述的半导体装置，其中，所述Ⅲ族氮化物层的表面的算术平均粗糙度Ra与所述凹部的底面的算术平均粗糙度Ra的差为0.2nm以下，其中，所述表面的算术平均粗糙度Ra是通过以原子力显微镜观察所述Ⅲ族氮化物层表面的1000nm见方的区域所测量到的，所述底面的算术平均粗糙度Ra是通过以原子力显微镜观察所述凹部的底面的1000nm见方的区域所测量到的。
7.根据权利要求1～6中任一项所述的半导体装置，其中，以透射型电子显微镜镜观察与所述阻挡层的上表面正交并与所述凹部的底面交叉的截面时，在所述截面内的沿所述底面的长度30nm以上的范围内，所述凹部的底面的高度的最大值与最小值之差为0.2nm以下。
8.根据权利要求1～7中任一项所述的半导体装置，其中，所述凹部的侧面，具有上方侧向所述凹部的底面的外侧倾斜的锥形。
9.根据权利要求8所述的半导体装置，其中，所述凹部的侧面相对于所述凹部底面的法线方向的倾斜角度为30°以上。
10.根据权利要求1～9中任一项所述的半导体装置，其中，所述凹部底面的光致发光光谱的带边峰值强度，相对于所述Ⅲ族氮化物层表面的光致发光光谱的带边峰值强度，具有90％以上的强度。
11.根据权利要求1～10中任一项所述的半导体装置，其中，所述凹部的底面的卤素元素的浓度低于1×1015/cm3。
12.根据权利要求1～11中任一项所述的半导体装置，其中，构成所述第1层的氮化铝镓的铝组成与构成所述第2层的氮化铝镓的铝组成等同。
13.一种结构体的制造方法，所述结构体具有：
层叠结构，所述层叠结构包括由氮化铝镓构成的第1层、和形成于所述第1层上且由添加有n型杂质的氮化铝镓构成的第2层；
形成于所述层叠结构的凹部，
所述凹部，通过除去所述第2层的厚度的全部或一部分而形成，在所述凹部的下方，配置有所述第1层的厚度的至少一部分，
在所述结构体的制造方法中，
通过以所述第1层作为蚀刻停止层的光电化学蚀刻，对所述第2层进行蚀刻，从而形成所述凹部。
CN202080069088.6A 2019-11-13 2020-10-09 半导体装置和结构体的制造方法 Pending CN114467183A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019205235A JP7084371B2 (ja) 2019-11-13 2019-11-13 半導体装置、および、構造体の製造方法
JP2019-205235 2019-11-13
PCT/JP2020/038332 WO2021095410A1 (ja) 2019-11-13 2020-10-09 半導体装置、および、構造体の製造方法

Publications (1)

Publication Number Publication Date
CN114467183A true CN114467183A (zh) 2022-05-10

Family

ID=75900039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080069088.6A Pending CN114467183A (zh) 2019-11-13 2020-10-09 半导体装置和结构体的制造方法

Country Status (5)

Country Link
US (1) US20220384614A1 (zh)
JP (1) JP7084371B2 (zh)
CN (1) CN114467183A (zh)
TW (1) TW202119631A (zh)
WO (1) WO2021095410A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4821778B2 (ja) * 2008-01-11 2011-11-24 沖電気工業株式会社 光電気化学エッチング装置
JP2010287714A (ja) * 2009-06-11 2010-12-24 Panasonic Corp 窒化物半導体装置
JP2011077122A (ja) * 2009-09-29 2011-04-14 Oki Electric Industry Co Ltd ゲートリセスの形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
JP5841726B2 (ja) * 2011-01-25 2016-01-13 国立大学法人東北大学 窒化ガリウム系半導体装置の製造方法
JP5857415B2 (ja) * 2011-02-24 2016-02-10 富士通株式会社 半導体装置の製造方法
JP5751074B2 (ja) * 2011-08-01 2015-07-22 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6024579B2 (ja) * 2013-04-11 2016-11-16 株式会社デンソー Ｈｅｍｔを備えた半導体装置
JP6618944B2 (ja) * 2017-03-10 2019-12-11 株式会社東芝 半導体装置及び電気装置

Also Published As

Publication number Publication date
JP7084371B2 (ja) 2022-06-14
US20220384614A1 (en) 2022-12-01
WO2021095410A1 (ja) 2021-05-20
JP2021077818A (ja) 2021-05-20
TW202119631A (zh) 2021-05-16

Similar Documents

Publication Publication Date Title
CN113068413B (zh) 结构体的制造方法和结构体的制造装置
US8263500B2 (en) Photoelectrochemical etching for laser facets
JP2007227450A (ja) 光電気化学エッチング装置
US20220285525A1 (en) Method for manufacturing structure, and structure
US20100224952A1 (en) Schottky barrier diode and method of producing the same
Horikiri et al. Photoelectrochemical etching technology for gallium nitride power and RF devices
JP2010003988A (ja) ＳｉＣ膜の加工方法および半導体装置の製造方法
US20220270887A1 (en) Method for manufacturing structure
CN114467183A (zh) 半导体装置和结构体的制造方法
WO2020217768A1 (ja) 構造体の製造方法および中間構造体
JP2020184618A (ja) 構造体の製造方法
JP2022024947A (ja) 窒化物系高電子移動度トランジスタの製造方法および窒化物系高電子移動度トランジスタ
TW202221799A (zh) 氮化物系高電子遷移率電晶體的製造方法及氮化物系高電子遷移率電晶體
US12002880B2 (en) Method for manufacturing nitride-based high electron mobility transistor and nitride-based high electron mobility transistor
CN114270478A (zh) 结构体的制造方法和制造装置
Hsu Wet etching of p-GaN for crystallographically smooth vertical sidewalls
JP6668546B1 (ja) 構造体の製造方法および中間構造体
CN117438299B (zh) Iii-v族化合物半导体材料的刻蚀方法
US20070134869A1 (en) Method for fabricating semiconductor device
JP4554731B2 (ja) 半導体装置の洗浄方法および半導体装置洗浄用超純水
CN115810544A (zh) 用于基于氧化镓的半导体衬底的表面处理方法及半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20221118

Address after: Tokyo, Japan

Applicant after: SUMITOMO CHEMICAL Co.,Ltd.

Address before: Ibaraki

Applicant before: Syokusi

Applicant before: SUMITOMO CHEMICAL Co.,Ltd.