CN114464637A - 图像传感器及其制造方法和半导体器件 - Google Patents

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刘人诚
郭文昌
陈昇照
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Abstract

图像传感器包括像素和隔离结构。像素包括光敏区域和紧邻光敏区域的电路区域。隔离结构位于像素上方，其中，隔离结构包括导电栅格和覆盖导电栅格的侧壁的介电结构，并且隔离结构包括与光敏区域重叠的开口或凹槽。隔离结构围绕光敏区域的外围区域。本申请的实施例还涉及制造图像传感器的方法和半导体器件。

Description

图像传感器及其制造方法和半导体器件
技术领域
本申请的实施例涉及图像传感器及其制造方法和半导体器件。
背景技术
半导体图像传感器用于感测辐射，诸如光。互补金属氧化物半导体(CMOS)图像传感器和电荷耦接器件(CCD)传感器广泛用于各种应用，诸如数码相机或手机相机应用。这些传感器利用衬底中的像素阵列，包括光电二极管和晶体管，它们可以吸收投射至衬底的辐射并且将感测到的辐射转换为电信号。
随着技术的发展，由于CMOS图像传感器中固有的某些优势，CMOS图像传感器(CIS)比CCD更受欢迎。特别地，CMOS图像传感器可以具有高图像采集率、更低的工作电压、更低的功耗和更高的抗噪性，并且允许随机访问。此外，CMOS图像传感器可以在与逻辑器件和存储器器件相同的大批量晶圆处理线上制造。
发明内容
本申请的一些实施例提供了一种图像传感器，包括：像素，包括光敏区域和紧邻所述光敏区域的电路区域；以及隔离结构，围绕所述光敏区域的外围区域，其中，所述隔离结构包括：导电栅格；以及介电结构，覆盖所述导电栅格的侧壁。
本申请的另一些实施例提供了一种半导体器件，包括：衬底，具有第一侧和与所述第一侧相对的第二侧；互连件，位于所述第一侧上；光电二极管阵列，设置在所述衬底的有源区域内并且电连接至所述互连件；隔离结构，从所述衬底的第二侧延伸至所述有源区域内的所述衬底中的位置，其中，所述光电二极管阵列由所述隔离结构围绕并且与所述隔离结构间隔开，并且所述隔离结构包括导电栅格；以及多个导电结构，设置在所述衬底的外围区域内的所述衬底中并且电连接至所述互连件，其中，所述导电栅格通过所述导电结构电连接至所述互连件并且与所述光电二极管阵列电隔离。
本申请的又一些实施例提供了一种制造图像传感器的方法，包括：在所述衬底的第一侧处的衬底中形成像素，所述像素包括光敏区域和紧邻所述光敏区域的电路区域；在所述衬底的与所述第一侧相对的第二侧处使所述衬底凹进，以在所述电路区域上方形成围绕所述光敏区域的栅格网腔；在所述栅格网腔内设置第一介电结构；在所述栅格网腔中的所述第一介电结构上形成导电栅格，以形成包括所述第一介电结构和所述导电栅格的隔离结构；在所述衬底的所述第二侧处使所述衬底凹进，以形成紧邻栅格网腔的侧的多个开口；在所述开口中设置第二介电结构；以及在所述开口中的所述第二介电结构上形成多个导电结构，其中，所述导电结构电连接至所述隔离结构的所述导电栅极，并且所述隔离结构与所述像素电隔离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的半导体结构的框图，该半导体结构具有在(半导体)图像传感器管芯中包含与电路连接的像素列的图像传感器。
图2至图3是示出根据本发明的一些实施例的在(半导体)图像传感器管芯中包含与电路连接的像素列的图像传感器的示意图。
图4、图6、图7、图9、图11、图13、图15、图17、图19、图21、图23和图24是示出根据本发明的一些实施例的在(半导体)图像传感器管芯中制造图像传感器的方法的示意性垂直(或截面)视图。
图5、图8、图10、图12、图14、图16、图18、图20和图22是示出包括在图4、图7、图9、图11、图13、图15、图17、图19和图21中所描绘的图像传感器中的组件的相对位置的示意性水平(或平面)视图。
图25是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图26和图27是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)和水平(或平面)视图。
图28是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图29、图31、图33、图35、图37和图38是示出根据本发明的一些实施例的在(半导体)图像传感器管芯中制造图像传感器的方法的示意性垂直(或截面)视图。
图30、图32、图34和图36是示出包括在图29、图31、图33和图35中所描绘的图像传感器中的组件的相对位置的示意性水平(或平面)图。
图39是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图40和图41是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)和水平(或平面)视图。
图42是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图43、图45、图47和图49是示出根据本发明的一些实施例的在(半导体)图像传感器管芯中制造图像传感器的方法的示意性垂直(或截面)视图。
图44、图46、图48和图50是示出包括在图43、图45、图47和图49中所描绘的图像传感器中的组件的相对位置的示意性的水平(或平面)图。
图51是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图52和图53是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)和水平(或平面)视图。
图54是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图55至图58是示出根据本发明的一些实施例的(半导体)图像传感器管芯中的图像传感器的各个实施例的示意性垂直(或截面)视图。
图59至图62是示出图49、图51、图52、图54和图55至图58中勾画的虚线区域C、D、E和F中的导电结构和图像传感器的掺杂区域之间的接合的各个实施例的示意性放大和示意性垂直(或截面)视图。
图63、图65、图67、图69、图71、图73和图75是示出根据本发明的一些实施例的在(半导体)图像传感器管芯中制造图像传感器的方法的示意性垂直(或截面)视图。
图64、图66、图68A、图68B、图70A、图70B、图72A、图72B和图74是示出包括在图63、图65、图67、图69、图71和图73中所描绘的图像传感器中的组件的相对位置的示意性水平(或平面)视图。
图76是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直(或截面)视图。
图77至图79提供了示出根据本发明的一些实施例的(半导体)图像传感器管芯中的图像传感器的各种制造方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可以考虑其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，为了便于描述，本文可以使用诸如“第一”、“第二”、“第三”等术语以描述如图中所示的类似或不同的元件或部件，并且可以根据存在的顺序或描述的上下文互换使用。
CMOS图像传感器包括光敏图像元件(像素)阵列，图像元件的每个可以包括晶体管、电容器和光敏元件。CMOS图像传感器利用光敏CMOS电路以将光子转换为电子。光敏CMOS电路包括形成在衬底中的光电二极管。当光电二极管暴露于光时，光电二极管中感应出电荷。当光从主体场景入射至像素上时，每个像素可以根据落在像素上的光量生成电子。此外，电子在像素中被转换为电压信号，并且通过A/D转换器进一步转换为数字信号。多个外围电路可以接收数字信号并且处理它们以显示主题场景的图像。因此，CMOS图像传感器器件(例如，配备有CMOS图像传感器的半导体芯片或管芯)可以包括图像传感器和任何必要的逻辑件，诸如放大器、A/D转换器等。
CMOS图像传感器可以包括形成在衬底的顶部上的多个额外的层，诸如介电层和互连金属层，其中互连层用于将光电二极管与外围电路耦接。具有CMOS图像传感器的额外的层的侧通常称为前侧，而具有衬底的侧称为背侧。根据光路径的不同，CMOS图像传感器可以进一步分为两大类，即前照式(FSI)图像传感器和背照式(BSI)图像传感器。
鉴于上述内容，根据各个示例性实施例提供了图像传感器及其制造方法。在具体阐述所示实施例之前，将概括阐述本发明的实施例的某些有利特征和方面。图像传感器配备有具有导电栅格的隔离结构，该导电栅格可以用于提高量子效率(QE)和抑制串扰(Xtalk)以提高图像传感器的性能。下面描述的是具有集成电路的图像传感器，该集成电路具有半导体衬底以及位于其上面的互连件、位于其中的光电二极管以及具有位于衬底上面并且围绕光电二极管的导电栅格的隔离结构，其中导电栅格和互连件设置在半导体衬底的两个相对侧上并且彼此电连接。此外，滤色器和微透镜还设置在导电栅格上方并且与光电二极管重叠。导电栅格能够反射光，以确保进入一个像素的入射光不受与其相邻的其它像素影响，从而提供相邻像素之间的隔离件，这抑制了它们之间潜在的串扰。此外，由于导电栅格具有高反射率，当光入射至像素上时，落在像素上的光量可以通过将光(其撞击导电栅格)反射回至像素来增强，这增加了像素的量子效率。利用这样的导电栅格，提高了图像传感器的性能。根据一些实施例示出了形成具有导电栅格的图像传感器的中间阶段。讨论了一些实施例的一些变体。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。
图1是根据本发明的一些实施例的半导体结构(诸如(半导体)图像传感器器件、管芯或芯片)的框图，该半导体结构具有在(半导体)图像传感器管芯中包含与电路连接的像素列的图像传感器。
参考图1，在一些实施例中，示出了包括图像传感器10和集成电路20的图像传感器管芯的示例性功能。在一些实施例中，图像传感器10包括像素11的栅格或阵列。像素11可以布置为矩阵形式，诸如NⅹN或NⅹM阵列(N、M>0，N可以等于或可以不等于M)。用于像素11的阵列大小可以基于需要来指定和选择，并且不限于本发明。例如，像素11布置为图1中所描绘的5×5阵列。在本发明中，像素11可以称为传感器元件。图像传感器10中的像素11的每列可以共用电连接至集成电路20的互连件或金属间线13，以将像素输出传输至集成电路20。例如，图像传感器10在每个像素11中生成电压信号，该电压信号进一步转换为数字信号以由集成电路20处理。
在一些实施例中，集成电路20包括读出电路组件21、信号处理电路组件22和输出电路组件23。从像素的11阵列输出的信号将由读出电路组件21读取。来自读出电路组件21的读出信号将由信号处理电路组件22处理。来自信号处理电路组件22的处理的信号生成用于图像传感器应用的输出，由输出电路组件23完成。基于需求和布局设计，集成电路20中可以包括额外的或更少的电路组件，本发明不限于此。
在一些实施例中，在图像传感器10上也形成其它电路，诸如访问电路12，以在操作期间使能像素。例如，访问电路12包括滚动快门电路或全局快门电路。在可选实施例中，访问电路12可以集成至像素11的每个中。
图2至图3是示出根据本发明的一些实施例的在(半导体)图像传感器管芯中包含与电路连接的像素列的图像传感器的示意图。在图2和图3中，为了简单，仅示出了包括在图像传感器10中的像素11中的一个用于表示。参考图2，在一些实施例中，像素11包括光敏器件PD、第一传输栅极晶体管TG1、存储器件SD和驱动电路DC，并且电连接至包括在访问电路12中的快门栅极晶体管SHG。
在一些实施例中，光敏器件PD由通过第一掺杂区域102a和第二掺杂区域104a形成的P-N结构成。在一些实施例中，第一掺杂区域102a掺杂有n型掺杂剂，而第二掺杂区域104a掺杂有p型掺杂剂。但是，它不构成对本发明的限制。根据用于构造图像传感器10的半导体衬底的导电类型，第一掺杂区域102a和第二掺杂区域104a中的掺杂剂可以互换。在入射光照射时，光敏器件PD能够响应于入射光累积图像电荷。例如，光敏器件PD包括光电二极管。应该指出，光电二极管仅用作光敏器件PD的示例性说明，并且本发明不限于此。可以采用其它合适的光敏器件，只要这样的器件能够在入射光照射时累积图像电荷。例如，光敏器件PD可以包括具有电荷存储的存储器器件。
在一些实施例中，快门栅极晶体管SHG耦接至光敏器件PD。例如，快门栅极晶体管SHG的源极或漏极耦接至电压Vaa以选择性耗尽光敏器件PD中累积的图像电荷。在一些实施例中，第一传输栅极晶体管TG1位于光敏器件PD和存储器件SD之间。在一些实施例中，第一传输栅极晶体管TG1能够控制光敏器件PD中累积的图像电荷向存储器件SD的传输。例如，在图像传感器10的操作期间，第一传输栅极晶体管TG1能够接收传输信号并且基于传输信号实施光敏器件PD中累积的图像电荷向存储器件SD的传输。
在一些实施例中，存储器件SD耦接至第一传输栅极晶体管TG1和光敏器件PD，以接收光敏器件PD中累积的图像电荷，并且将所接收的图像电荷存储在耗尽区域中。如图2中所示，存储器件SD可以与光敏器件PD相邻。在一些实施例中，存储器件SD包括第一掺杂区域102b、第二掺杂区域104b和存储栅电极SG。在一些实施例中，图像电荷存储在第一掺杂区域102b、第二掺杂区域104b和第二掺杂区域104b下面的半导体衬底(例如，图4至图24中所示的半导体衬底100a/100)中。存储器件SD的第一掺杂区域102b和光敏器件PD的第一掺杂区域102a可以通过相同步骤同时形成。类似地，存储器件SD的第二掺杂区域104b和光敏器件PD的第二掺杂区域104a也可以通过相同步骤同时形成。但是，本发明不限于此。在一些可选实施例中，第一掺杂区域102a、102b和第二掺杂区域104a、104b可以通过不同的步骤单独形成。稍后将结合图4至图24更详细讨论光敏器件PD的结构。
在一些实施例中，驱动电路DC设置为与存储器件SD相邻。驱动电路DC包括第二传输栅极晶体管TG2、浮置扩散FD、重置晶体管RST、源极跟随器晶体管SF和行选择晶体管RS。在一些实施例中，第二传输栅极晶体管TG2耦接至存储器件SD的输出端。类似于第一传输栅极晶体管TG1，第二传输栅极晶体管TG2也提供将存储器件SD中累积的图像电荷选择性传输至浮置扩散FD的功能。在一些实施例中，第二传输栅极晶体管TG2和存储栅电极SG可以一起工作以将存储在存储器件SD中的图像电荷传输至浮置扩散FD。例如，可以向存储栅电极SG和第二传输栅极晶体管TG2的栅极施加偏压以生成电场，从而创建用于电荷移动的沟道。在一些实施例中，由于生成的电场，存储在第一掺杂区域102b、第二掺杂区域104b和第二掺杂区域104b下面的半导体衬底中的电荷从第一掺杂区域102b和第二掺杂区域104b拉出以进入第二传输栅极晶体管TG2的与存储器件SD相邻的沟道。此后，这些电荷可以穿过第二传输栅极晶体管TG2的沟道以到达浮置扩散FD处。在一些实施例中，第二传输栅极晶体管TG2的漏极可以用作存储器件SD的漏极。
在一些实施例中，浮置扩散FD称为读出节点。浮置扩散FD是例如至少部分形成在p阱内的轻掺杂n型区域。在一些实施例中，浮置扩散FD可以用作用于存储图像电荷的电容器。
如图2中所示，在一些实施例中，重置晶体管RST耦接至浮置扩散FD和电压Vpix以选择性重置浮置扩散FD中的图像电荷。例如，重置晶体管RST可以响应于重置信号将浮置扩散FD放电或充电至预设电压。在一些实施例中，源极跟随器晶体管SF耦接至浮置扩散FD和电压Vaa。例如，源极跟随器晶体管SF能够提供高阻抗输出。源极跟随器晶体管SF可以是放大晶体管，其可以放大浮置扩散FD的信号以用于读出操作。在一些实施例中，行选择晶体管RS耦接至源极跟随器晶体管SF。在一些实施例中，行选择晶体管RS的另一端耦接至读出列线(例如，互连件或金属间线13)以选择性输出图像数据Pixout。
在一些实施例中，因为驱动电路DC实施读出功能，所以除了包括在集成电路20中的读出电路21之外，驱动电路DC称为读出电路。此外，图2中所示的图像传感器10的示意图(或图)仅是实例，并且本发明不限于此。在一些可选实施例中，图像传感器10可以具有不同的电路设计。例如，可以省略第一传输栅极晶体管TG1。在一些可选实施例中，驱动电路DC中的组件的布局可以根据电路要求而改变。例如，驱动电路DC在图2中描绘为四晶体管(4T)电路。然而，在一些可选实施例中，驱动电路DC可以是3T电路、5T电路或任何其它合适的电路。
但是，本发明不限于此。在进一步可选实施例中，第一传输栅极晶体管TG1并入至光敏器件PD中，并且第二传输栅极晶体管TG2并入至存储器件SD中，从而使得驱动电路DC是包括重置晶体管RST、源极跟随器晶体管SF和行选择晶体管RS的三晶体管(3T)电路。
下面将简要描述图像传感器10的操作。为了防止要接收的信号与先前接收的信号混合，首先实施重置工艺。在重置工艺期间，参考电压Vcc施加至重置晶体管RST以导通重置晶体管RST并且电压Vpix改变为参考电压Vcc。在一些实施例中，参考电压Vcc可以是3.3V。此后，浮置扩散FD的电位由重置晶体管RST和电压Vpix拉至参考电压Vcc。同时，存储栅电极SG和第二传输栅极晶体管TG2导通，从而使得高参考电压Vcc能够耗尽先前存储在存储器件SD中的电荷，从而重置存储器件SD。在一些实施例中，光敏器件PD连同存储器件SD一起耗尽。例如，电压Vaa可以设置为参考电压Vcc，并且快门栅极晶体管SHG可以导通以耗尽先前在光敏器件PD中累积的电荷。应该指出，在该阶段期间，第一传输栅极晶体管TG1截止。在确保存储器件SD重置并且光敏器件PD耗尽之后，快门栅极晶体管SHG、第一传输栅极晶体管TG1和第二传输栅极晶体管TG2截止。在入射光照射时，图像电荷被捕获在光敏器件PD中。为了访问光敏器件PD中累积的图像电荷，第一传输栅极晶体管TG1和存储栅电极SG导通，从而使得光敏器件PD中累积的图像电荷传输至存储器件SD中。为了访问存储在存储器件SD中的图像电荷，存储栅电极SG和第二传输栅极晶体管TG2导通以将图像电荷从存储器件SD的耗尽区域传输至浮置扩散FD中。随后，源极跟随器晶体管SF导通以放大浮置扩散FD的信号以用于读出操作，并且行选择晶体管RS导通以选择性输出图像数据Pixout。
在一些实施例中，如图3中所示，为了说明的目的，强调了图1和图2中描绘的用于图像传感器10的一个像素11中的某些部件的布置。例如，为了便于说明，光敏器件PD、存储器件SD和驱动电路DC的定位位置(或区域)在图3中示出。例如，光敏器件PD定位在光敏区域11A中，存储器件SD定位在存储器件区域11B中，并且驱动电路DC定位在电路区域11C中，如图3中所示。在一些实施例中，存储器件SD和驱动电路DC沿方向Y紧邻彼此布置以促进存储器件SD和驱动电路DC的电耦接，并且存储器件SD和驱动电路DC沿方向X紧邻光敏器件PD设置，以促进存储器件SD和光敏器件PD的电耦接，其中方向X与方向Y不同。方向X可以垂直于方向Y。但是，本发明不限于此。可以采用其它合适的布置，只要可以在图像电荷转移期间以可接受的图像电荷损失来实现上面这些电耦接。例如，光敏器件PD、存储器件SD和驱动电路DC的组件可以形成在半导体衬底上和/或中，而没有清晰边界的明显的定位位置(或区域)。
图4至图24是示出根据本发明的一些实施例的制造包括在半导体结构(例如，(半导体)图像传感器器件1000a)中的图像传感器的方法的示意性垂直和水平视图，其中图4、图6、图7、图9、图11、图13、图15、图17、图19、图21、图23和图24是沿图5、图8、图10、图12、图14、图16、图18、图20和图22中所描绘的线A-A和线B-B截取的截面图。在实施例中，制造方法是晶圆级工艺的一部分。应该指出，本文描述的工艺步骤覆盖了用于制造半导体结构的制造工艺的部分，该半导体结构包括配备有具有导电栅格的隔离结构的图像传感器的。这样的半导体结构可以称为(半导体)图像传感器管芯或芯片或(半导体)图像传感器器件。实施例旨在提供进一步解释，但是不用于限制本发明的范围。例如，一些步骤可以以不同的顺序发生和/或与除了本文示出和/或描述的那些之外的其它步骤或事件同时发生。此外，并非所有示出的步骤都需要实施本文描述的一个或多个方面或实施例，并且本文描绘的步骤中的一个或多个可以在一个或多个不同的步骤和/或阶段中执行。在一些实施例中，(半导体)图像传感器器件1000a是BSI图像传感器器件，其中入射光的辐射(表示为图24中所描绘的“L”)朝向半导体衬底100的背侧投射至光敏器件PD中。
一起参考图4和图5，在一些实施例中，提供了初始集成电路结构ICS，其中初始集成电路结构ICS包括半导体衬底100a、器件区域(未示出)和互连件120。在一些实施例中，初始集成电路结构ICS包括有源区域AR1(例如，用于图2和图3中的像素11的位置)和外围(或外围“peripheral”)区域PR(例如，用于图1中的电路的位置)。初始集成电路结构ICS可以包括用于容纳图像传感器器件1000a的其它组件的其它区域，如果需要。如图5中所示，例如，外围区域PR位于有源区域AR的侧处。但是，本发明不限于此；外围区域PR可以位于有源区域AR的一侧、多于一侧或所有侧。
在图4中，半导体衬底100a是例如掺杂有诸如硼的p型掺杂剂的硅衬底，并且因此是p型衬底。可选地，半导体衬底100a可以是另一合适的半导体材料。例如，半导体衬底100a可以是掺杂有诸如磷或砷的n型掺杂剂的硅衬底，并且因此是n型衬底。根据设计要求(例如，p型阱或n型阱)，半导体衬底100a可以包括各个掺杂区域。在一些实施例中，掺杂区域掺杂有p型掺杂剂(诸如硼或BF2)和/或n型掺杂剂(诸如磷或砷)。此外，掺杂区域可以以P阱结构、以N阱结构、以双阱结构或使用凸起结构直接形成在半导体衬底100a上。在可选实施例中，半导体衬底100a可以由一些其它合适的元素半导体(诸如金刚石或锗)；合适的化合物半导体(诸如砷化镓、碳化硅、砷化铟或磷化铟)；或合适的合金半导体(诸如碳化硅锗、磷化镓砷或磷化镓铟)制成。此外，半导体衬底100a可以包括外延层(epi层)，可以应变以用于性能增强。可选地，半导体衬底100a可以是绝缘体上半导体，诸如绝缘体上硅(SOI)或蓝宝石上硅。
如图4中所示，例如，半导体衬底100a具有顶面S100t和沿方向Z与顶面S100t相对的底面S100b。方向Z可以垂直于X-Y平面，例如，方向X和方向Y。在一些实施例中，半导体衬底100a的厚度T100a大约在500μm至900μm范围内。
在一些实施例中，半导体衬底100a也包括有源区域AR中的多个第一隔离件(未示出)和外围区域PR中的多个第二隔离件110，它们形成为隔离不同的器件，诸如光敏器件PD、存储器件SD、驱动电路DC中的晶体管(诸如RST、SF、RS、TG1和/或TG2)和/或电路(例如，12、21、22、23)的组件。第一隔离件和第二隔离件110每个可以利用隔离技术，诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)以电隔离各个区域。如果第一隔离件和第二隔离件110由STI制成，则STI可以包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。在一些实例中，填充的沟槽具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。在一个实施例中，第一隔离件与第二隔离件110相同。在可选实施例中，第一隔离件与第二隔离件110不同。例如，如图4中所示，第二隔离件110是嵌入在半导体衬底100a内部的STI，其中第二隔离件110的每个的顶面S110t与半导体衬底100a的顶面S100t基本共面，并且第二隔离件110的每个的底面S110b由半导体衬底100a的底面S100b覆盖(例如，不可接近地露出)。
返回至图4，在一些实施例中，第一掺杂区域102a和第二掺杂区域104a形成在有源区域AR内的半导体衬底100a中以形成光电二极管106。例如，一个光电二极管106以及光电二极管106和围绕其的半导体衬底100a/100之间的界面区域(例如，第一掺杂区域102a)一起构成一个光敏器件PD。应该指出，本发明中所示的光电二极管106的配置仅用作光敏器件PD的示例性说明，并且本发明不限于此。可选地，光敏器件PD可以是仅包括第一掺杂区域102a(设置为紧密靠近半导体衬底100a的顶面S100t)以及光电二极管106和围绕其的半导体衬底100a之间的界面区域的光电二极管。如图4中所示，光电二极管106沿方向Z具有所示的顶面(未标记)和与其相对的所示的底面(未标记)，例如，其中所示的顶面与半导体衬底100a的顶面S110t基本共面，并且所示的底面由半导体衬底100a的底面S110b覆盖。在可选实施例中，光电二极管106的所示的顶面紧密靠近半导体衬底100a的顶面S110t，但是不与其共面。
第一掺杂区域102a可以通过利用第一类型的掺杂剂掺杂半导体衬底100a来形成，并且第二掺杂区域104a可以通过利用第二类型的掺杂剂掺杂第一掺杂区域102a之上的半导体衬底100a来形成。在一些实施例中，第一类型的掺杂剂与第二类型的掺杂剂不同。例如，当半导体衬底100a是p型衬底时，第一掺杂区域102a可以掺杂有n型掺杂剂(诸如磷或砷)，并且第二掺杂区域104a可以掺杂有p型掺杂剂(诸如硼或BF2)，以在第一掺杂区域102a和第二掺杂区域104a之间形成P-N结。即，半导体衬底100a和第二掺杂区域104a具有与第一掺杂区域102a的导电类型(例如，第一类型)不同的相同导电类型(例如，第二类型)。
可选地，当半导体衬底100a是n型衬底时，第一掺杂区域102a可以掺杂有p型掺杂剂，并且第二掺杂区域104a可以掺杂有n型掺杂剂，以在它们之间形成P-N结。在一些实施例中，可以通过离子注入工艺将掺杂剂掺杂至第一掺杂区域102a和第二掺杂区域104a中。
如上所述，存储器件SD的第一掺杂区域102b和第二掺杂区域104b可以通过与第一掺杂区域102a和第二掺杂区域104a类似的方式来形成。因此，虽然未示出，但是应该理解，存储器件SD位于半导体衬底100a内。
在一些实施例中，器件区域沿半导体衬底100a的顶面S100t布置，并且延伸至半导体衬底100a中。器件区域包括多个器件(诸如对应于每个像素11的光敏器件PD(包括光电二极管106)、存储器件SD(包括第一掺杂区域102b和第二掺杂区域104b)和驱动电路DC(包括晶体管RST、SF、RS、TG1或TG2)；对应于访问电路12的逻辑器件(诸如晶体管SHG)，用于使能像素11；以及对应于读出电路组件21、信号处理电路组件22和输出电路组件23的有源器件和无源器件，用于光敏器件PD的读出)。光敏器件PD在半导体衬底100a内布置为行和列，并且配置为累积来自入射在光电二极管106上的光子的电荷。此外，光电二极管106通过半导体衬底100a中的第一隔离件(未示出，诸如STI或LOCOS)彼此光学隔离，从而减少相邻像素11之间的串扰。
在一些实施例中，器件区域在前段制程(FEOL)工艺中形成。器件区域中的器件包括集成电路器件。器件是例如晶体管、电容器、电阻器、二极管、光电二极管、熔断器器件或其它类似的器件。在实施例中，器件区域包括栅极结构以及源极区域和漏极区域。在器件区域中，可以形成并且互连各个N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管或存储器等，以实施一种或多种功能。器件的功能可以包括存储器、处理器、传感器、放大器、配电、输入/输出电路等。
继续图4，在一些实施例中，互连件120沿半导体衬底100a的顶面S100t形成在半导体衬底100a上。在一些实施例中，互连件120在后段制程(BEOL)工艺中形成。互连件120位于器件区域的顶上并且电连接至器件区域的器件，用于向器件区域提供布线功能。在一些实施例中，互连件120包括至少一个图案化介电层和至少一个导电层，它们在各个掺杂部件、电路和器件区域的形成在半导体衬底100a上和/或中的输入端/输出端之间提供互连(例如，布线)。例如，互连件120被认为是器件区域的再分布电路结构或互连结构。
例如，互连件120包括多层互连(MLI)结构，其中MLI结构包括介电层(或具有多个介电层的介电结构)122、多个导线124和多个通孔/接触件126。为了说明的目的，应该理解，图4中所示的介电层122、导线124和通孔/接触件126仅是示例性的，并且介电层122、导线124和通孔/接触件126的实际定位、层数和配置可以根据设计需要和制造问题而变化。
介电层122可以是聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、氮化物(诸如氮化硅)、氧化物(诸如氧化硅)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、它们的组合等，其可以使用光刻和/或蚀刻工艺来图案化。在一些实施例中，介电层122通过合适的制造技术来形成，诸如旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)等。
导线124和通孔/接触件126可以由通过电镀或沉积形成的导电材料制成，诸如铜、铜合金、铝、铝合金或它们的组合，其可以使用光刻和蚀刻工艺来图案化。在一些实施例中，导线124可以是金属线、金属焊盘、金属迹线等。例如，通孔/接触件126可以是金属通孔等。例如，导线124和通孔/接触件126是图案化的铜层/通孔。在一些实施例中，导线124和通孔/接触件126通过双重镶嵌工艺来形成。即，导线124和通孔/接触件126可以同时形成。贯穿整个说明书，术语“铜”旨在包括基本纯的元素铜、含有不可避免杂质的铜和含有少量元素(诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等)的铜合金。
在一些实施例中，导线124和通孔/接触件126一起称为金属化层。互连件120可以称为BEOL金属化堆叠件。如图4中所示，例如，互连件120的金属化层的最顶层(例如，124)由介电层122的顶面S122t暴露。换句话说，互连件120的金属化层的最顶层(例如，124)的顶面S124t与介电层122的顶面S122t基本共面。在一些实施例中，介电层122的顶面S122t和由介电层122的顶面S122t暴露的顶面S124t一起称为互连件120的顶面S120t，如图4中所示。
在一些实施例中，在形成器件区域之后并且在形成互连件120之前，在器件区域上方共形形成覆盖其器件的蚀刻停止层(未示出)，并且在蚀刻停止层上方形成层间介电(ILD)层(未示出)，直至获得具有高度平面性和平坦性的最顶面，这有利于后来形成的层/元件(例如，互连件120)。例如，互连件120的金属化层的最底层(例如，126)穿透ILD层和蚀刻停止层以电连接至器件区域的器件。在一些实施例中，蚀刻停止层在器件区域和互连件120之间建立电连接期间为器件区域提供保护。蚀刻停止层可以称为接触蚀刻停止层(CESL)。
蚀刻停止层可以包括氮化硅、碳掺杂的氮化硅或它们的组合，其可以通过使用诸如CVD(例如，高密度等离子体CVD(HDPCVD)、次大气压CVD(SACVD))、分子层沉积(MLD)或其它合适的方法的工艺来沉积。在一些实施例中，在形成蚀刻停止层之前，在半导体衬底100a上方和器件区域上进一步形成缓冲层(未示出)。在实施例中，缓冲层是氧化物，诸如氧化硅；但是，本发明不限于此，可以利用其它成分。在一些实施例中，缓冲层通过诸如CVD(例如，HDPCVD、SACVD)、MLD或其它合适方法的工艺来沉积。
ILD层可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、旋涂玻璃(SOG)、PSG、BPSG、FSG、碳掺杂的氧化硅(例如，SiOC(-H))、聚酰亚胺和/或它们的组合。在一些可选实施例中，ILD层可以包括低K介电材料。低K介电材料的实例包括干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、氢倍半硅氧烷(HSQ)或氟化氧化硅(SiOF)和/或它们的组合。应该理解，ILD层可以包括一种或多种介电材料。在一些实施例中，ILD层通过CVD(例如，可流动化学气相沉积(FCVD)、HDPCVD、SACVD)、旋涂、溅射或其它合适的方法形成为合适的厚度。
参考图6，在一些实施例中，初始集成电路结构ICS通过剥离层52放置在载体50上。例如，互连件120的顶面S120t与剥离层52接触，其中剥离层52位于载体50和初始集成电路结构ICS之间。载体50的材料可以包括玻璃、金属、陶瓷、硅、塑料、它们的组合、它们的多层或者可以在随后处理中为初始集成电路结构ICS提供结构支撑的其它合适的材料。在一些实施例中，载体50由玻璃制成，并且剥离层52用于将初始集成电路结构ICS粘合至载体50。剥离层52的材料可以是适合于将载体50从之上的层(例如，互连件120)或设置在其上的任何晶圆(例如，初始集成电路结构ICS)接合和剥离的任何材料。在一些实施例中，剥离层50可以包括释放层(诸如光热转换(“LTHC”)层)或粘合层(诸如紫外线固化粘合剂或热固化粘合层)。其它合适的临时粘合剂可以用于剥离层50。
此后，在一些实施例中，对半导体衬底100a的底面S100b实施平坦化工艺以形成(减薄的)半导体衬底100。在一些实施例中，半导体衬底100的厚度T100大约在1.5μm至21μm范围内。例如，减薄的半导体衬底100的厚度T100小于半导体衬底100a的厚度T100a。换句话说，平坦化工艺施加至半导体衬底100a的底面S100b，直至实现具有期望厚度的减薄的半导体衬底100。这种减薄的半导体衬底100减小了光电二极管106的底面和半导体衬底100的底面S100b之间的间隙(或距离)，这允许光穿过半导体衬底100并且撞击光敏器件PD的嵌入在半导体衬底100中的光电二极管106而不被半导体衬底100吸收。例如，如图6中所示，光敏器件PD、第一隔离件和第二隔离件110不由半导体衬底100的底面S100b可接近地露出。
在一些实施例中，平坦化工艺可以包括研磨工艺、化学机械抛光(CMP)工艺、蚀刻工艺或它们的组合。蚀刻工艺可以包括各向异性蚀刻或各向同性蚀刻。在平坦化之后，可以可选地实施清洁工艺，例如以清洁并且去除平坦化工艺生成的残留。但是，本发明不限于此，并且平坦化工艺可以通过任何其它合适的方法来实施。
参考图7和图8，在一些实施例中，实施图案化工艺PE1以在半导体衬底100中形成多个沟槽OP1。沟槽OP1可以包括部分深沟槽(PDT)。如图8中所示，例如，沟槽OP1位于有源区域AR内，其中沟槽OP1围绕每个像素11的光敏器件PD的光电二极管106。换句话说，沟槽OP1彼此空间连接并且在光敏器件PD周围连续延伸。如图6和图7中所示，例如，光敏器件PD定位在由沟槽OP1限定的多个区域166中。在一些实施例中，如图8中所示，在半导体衬底100上沿方向Z的垂直投影中，沟槽OP1不与光敏器件PD重叠。例如，沟槽OP1可以是连续沟槽并且可以配置为栅格形状(例如，栅格网的形式)。即，沟槽OP1可以一起称为形成在半导体衬底100中的栅格(网)腔。在一些实施例中，沟槽OP1的至少一些进一步延伸至外围区域PR，如图8中所示。例如，沟槽OP1的高度T1大约在0.3μm至20μm范围内。在一个实施例中，沟槽OP1的高度T1小于半导体衬底100的厚度T100，其中半导体衬底100的位于沟槽OP1下面的部分具有足够的厚度，允许诸如存储器件SD和驱动电路DC的其它器件形成在沟槽OP1下面。例如，沟槽OP1的宽度D1大约在0.01μm至5μm范围内，其中宽度D1是沿垂直于沟槽OP1的延伸方向的方向测量的，如图7和图8中所示。
但是，本发明不限于此；可选地，沟槽OP1的高度T1可以基本等于半导体衬底100的厚度T100，其中沟槽OP1不与存储器件SD和驱动电路DC重叠。在沟槽OP1的高度T1基本等于半导体衬底100的厚度T100的实施例中，光敏器件PD、沟槽OP1包括全深沟槽(FDT)，其中存储器件SD和驱动电路DC位于沟槽OP1旁边。
图案化工艺PE1可以包括光刻工艺和蚀刻工艺。例如，在半导体衬底100的底面S100b上形成图案化掩模层(未示出)。图案化掩模层可以包括光刻胶和/或一个或多个硬掩模层。图案化掩模层具有暴露半导体衬底100的不具有光敏器件PD的部分并且覆盖半导体衬底100的具有光敏器件PD的部分的开口(未示出)。此后，使用图案化掩模层作为蚀刻掩模实施蚀刻工艺以至少去除半导体衬底100的由图案化掩模层暴露的部分，以形成沟槽OP1。为了说明的目的，图8中所示的沟槽OP1的数量不限制本发明，并且可以基于需求和布局设计(例如，像素11的位置)来指定和选择。
参考图9和图10，在一些实施例中，沿底面S100b在半导体衬底100上方形成介电层150、介电层152、介电层154和导电材料160m。在一些实施例中，介电层150形成在半导体衬底100上并且延伸至沟槽OP1中。介电层150共形形成在半导体衬底100的底面S100b上方，并且进一步覆盖沟槽OP1的侧壁(未标记)和底面(未标记)。介电层150也可以称为(沟槽OP1的)介电衬垫。介电层150可以包括合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅或高k介电材料。应该指出，高k介电材料可以包括具有大于约4或甚至大于约10的介电常数的介电材料。高k介电材料可以包括金属氧化物。用于高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Ta和/或它们的组合的氧化物。例如，介电层150例如包括氧化铝(AlO)、氧化铪(HfO)、氧化铪硅(HfSiO)、氧化铪铝(HfAlO)或氧化铪钽(HfTaO)等。在一些实施例中，介电层150的厚度T150大约在
Figure BDA0003470870150000181
至
Figure BDA0003470870150000182
范围内。介电层150可以使用具有良好间隙填充能力的合适工艺形成，诸如原子层沉积(ALD)。在此，当层描述为共形或共形形成时，表示该层具有沿在其上形成该层的区域延伸的基本相等的厚度。
在一个实施例中，介电层150包括单层结构。在可选实施例中，介电层150包括两种或多种不同材料的多层结构。在进一步可选实施例中，介电层150包括相同材料的多层结构。本发明不限于此。
此后，在一些实施例中，介电层152形成在位于半导体衬底100的底面S100b上的介电层150上。如图9中所示，例如，介电层152不延伸至沟槽OP1中。换句话说，在一些实施例中，介电层152是具有对应于(例如，暴露)沟槽OP1的多个孔(未标记)的图案化介电层。介电层152可以包括合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅或如上面所描述的高k介电材料。介电层152可以包括单层结构或多层结构。在一些实施例中，介电层152可以包括第一介电层和第一介电层上的第二介电层。第一介电层可以包括氧化物(诸如氧化硅)，并且第二介电层可以包括氮化物(诸如氮化硅)。在一些实施例中，介电层152的厚度T152大约在
Figure BDA0003470870150000191
至
Figure BDA0003470870150000192
范围内。介电层152可以使用具有较差间隙填充能力的合适工艺形成，使得介电层152不形成在沟槽OP1内部。沉积工艺可以包括CVD(诸如PECVD)、物理气相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合。沟槽OP1的顶部开口可以由或可以不由介电层152覆盖。如果考虑沟槽OP1的顶部开口由介电层152覆盖，则进一步采用蚀刻工艺以可接近地露出沟槽OP1和形成在其中的介电层150。蚀刻工艺可以是各向异性蚀刻。在一个实施例中，介电层150的材料与介电层152的材料不同，其中介电层150和152之间存在界面。可选地，介电层150的材料可以与介电层152的材料相同，其中介电层150和152之间不存在明显的界面。
然后，介电层154形成在介电层152和介电层150上并且进一步延伸至沟槽OP1中。介电层154共形形成在半导体衬底100的底面S100b上方，并且进一步覆盖介电层152和150。介电层154也可以称为(沟槽OP1的)介电衬垫。介电层154可以包括合适的介电材料，诸如氧化硅、氮化硅或氮氧化硅。在一些实施例中，介电层154的厚度T154大约在
Figure BDA0003470870150000193
至
Figure BDA0003470870150000194
范围内。介电层154可以使用具有良好间隙填充能力的合适工艺形成，诸如原子层沉积ALD。如图9中所示，例如，介电层150的厚度T150和介电层154的厚度T154小于介电层152的厚度T152。
在一些实施例中，在形成介电层154之后，导电材料160m形成在半导体衬底100上方以向上覆盖介电层154的顶面S154并且填充至沟槽OP1和介电层152的孔中。在一些实施例中，导电材料160m的材料包括合适的导电材料，诸如金属和/或金属合金。例如，导电材料160m可以是铝(Al)、铝合金、钨(W)、铜(Cu)、铜合金或它们的组合(例如，AlCu)等或它们的组合。在某些实施例中，导电材料160m的材料包括在约400nm至约5μm的波长范围内具有80％或更多、95％或更多、或99％或更多的反射率的合适的导电材料。换句话说，导电材料160m的材料能够反射具有在约400nm至约5μm的波长范围内的入射光的量的80％或更多、95％或更多、或99％或更多。例如，导电材料160m是Al，如图9中所示。在一些实施例中，导电材料160m的形成可以包括：沉积工艺，诸如CVD、PVD等；镀工艺或它们的组合。
参考图11和图12，在一些实施例中，对导电材料160m实施平坦化工艺以在沟槽OP1内部形成导电部件160。在本发明中，例如，导电部件160称为导电栅格(或金属栅格、金属化栅格)160，其形成在栅格网腔(由沟槽OP1构成)内部。如图11中所示，例如，导电栅格160的顶面S160与介电层154的顶面S154基本共面并且齐平。例如，在本发明中，导电栅格160、沟槽OP1中的介电层150(用作介电衬垫)和沟槽OP1中的介电层154(用作介电衬垫)称为栅格网形式的隔离结构GS。在一些实施例中，介电层150的位于沟槽OP1内的部分和介电层154的位于沟槽OP1内的部分一起称为隔离结构GS的介电结构DI1。具有这样的隔离结构GS的一个有利特征是，偏压(例如，图24中的负偏压Nb)施加至导电栅格160，这将沿隔离结构GS的侧壁生成空穴累积，并且防止电子在隔离结构GS附近被捕获，以便减少泄漏电流以及图像传感器10中的相邻像素11之间的串扰。因此，提高了图像传感器10的性能。如图11和图12中所示，有源区域AR内的隔离结构GS覆盖像素11的驱动电路DC和存储器件SD以及定位在区域166中的光敏器件PD的旁边。区域166可以称为隔离结构GS的围绕并且暴露光敏器件PD的开口166。在沟槽OP1是FDT的可选实施例中，有源区域AR内的隔离结构GS位于驱动电路DC、存储器件SD和光敏器件PD旁边。
平坦化工艺可以包括研磨工艺、CMP工艺、蚀刻工艺等或它们的组合。在平坦化工艺期间，也可以平坦化介电层154。在平坦化之后，可以可选地实施清洁工艺，例如以清洁并且去除平坦化工艺生成的残留。但是，本发明不限于此，并且平坦化工艺可以通过任何其它合适的方法来实施。
参考图13和图14，在一些实施例中，实施图案化工艺PE2以在半导体衬底100中形成多个开口OP2。例如，开口OP2位于外围区域PR内，其中开口OP2至少形成在导电栅格160的侧处并且彼此分隔开。换句话说，开口OP2远离导电栅格160。可选地，开口OP2可以形成在导电栅格160的两侧或多于两侧处，本发明不限于此。在一些实施例中，在半导体衬底100上沿方向Z的垂直投影中，开口OP2对应于(例如，与其重叠)第二隔离件110。例如，开口OP2进一步延伸至第二隔离件110的部分中并且可接近地露出第二隔离件110的表面S110。如果考虑开口OP2的平面图(例如，X-Y平面)，则开口OP2的形状可以包括圆形。但是，本发明不限于此；在可选实施例中，开口OP2在平面图上的形状是例如矩形、椭圆形、卵形、四边形、八边形或任何合适的多边形。
在一些实施例中，开口OP2的高度小于半导体衬底100的厚度T100。在一些实施例中，开口OP2的宽度D2大约在0.1μm至15μm范围内，其中宽度D2是沿垂直于开口OP2的延伸方向的方向测量的，如图13中所示。图案化工艺PE2可以与图7和图8中所描述的图案化工艺PE1相同或完全相同，但是适用不同的图案化掩模层，并且因此为了简洁在此不再重复。为了说明的目的，图14中所示的开口OP2的数量不限制本发明，并且可以基于需求和布局设计来指定和选择。
参考图15和图16，在一些实施例中，在介电层154和导电栅格160上形成进一步延伸至开口OP2中的介电层156。介电层156共形形成在半导体衬底100的底面S100b上方，并且覆盖开口OP2的侧壁(未标记)和底面(未标记)、介电层154的顶面S154以及导电栅格160的顶面S160。介电层156也可以称为(开口OP2的)介电衬垫。介电层156可以包括合适的介电材料，诸如氧化硅、氮化硅或氮氧化硅。在一些实施例中，介电层156的厚度T156大约在
Figure BDA0003470870150000221
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Figure BDA0003470870150000222
范围内。介电层156可以使用具有良好间隙填充能力的合适工艺形成，诸如原子层沉积ALD。如图15中所示，例如，介电层156的厚度T156小于介电层152的厚度T152。
参考图17和图18，在一些实施例中，实施图案化工艺PE3以在外围区域PR内形成多个开口OP3和多个开口OP4。图案化工艺PE3可以与图7和图8中所描述的图案化工艺PE1相同或完全相同，但是适用不同的图案化掩模层，并且因此为了简洁在此不再重复。
在一些实施例中，开口OP3形成为穿透介电层156，以可接近地露出导电栅格160的位于外围区域PR内的部分。即，例如，如图18中所示，在半导体衬底100上沿方向Z的垂直投影中，开口OP3与导电栅格160重叠并且暴露导电栅格160的顶面S160。例如，开口OP3的宽度D3大约在0.01μm至5μm范围内。可选地，开口OP3可以不延伸至介电层154中。在一些实施例中，开口OP3的宽度D3基本等于沟槽OP1的宽度D1，如图18中所示。可选地，开口OP3的宽度D3可以大于沟槽OP1的宽度D1，或者开口OP3的宽度D3可以小于沟槽OP1的宽度D1；只要正确建立导电栅格160和后来形成的组件(例如，图19的170和/或174)之间的电连接。
另一方面，开口OP4形成在开口OP2中以穿透介电层156(其位于开口OP2的底面上面)和第二隔离件110的其余部分，以暴露互连件120的金属化层的层(例如，最远离顶面S120t的导线124)。换句话说，导线124的表面S124通过开口OP4可接近地露出。开口OP2中的一个与开口OP4中的相应一个空间连通。例如，开口OP4的宽度D4大约在0.08μm至14.8μm范围内，其中宽度D4是沿垂直于开口OP4的延伸方向的方向测量的，如图17中所示。
如果考虑开口OP3和OP4的平面图(例如，X-Y平面)，则开口OP3的形状可以包括矩形形状并且开口OP4的形状可以包括圆形形状。但是，本发明不限于此；在可选实施例中，开口OP3和OP4在平面图上的形状是例如圆形、矩形、椭圆形、卵形、四边形、八边形或基于需求和布局设计的任何合适的多边形形状。为了说明的目的，图17中所示的开口OP3和OP4的数量不限制本发明，并且可以基于需求和布局设计来指定和选择。例如，开口OP3和OP4的数量可以独立地为一个或多于一个。
参考图19和图20，在一些实施例中，在外围区域PR内的介电层156上形成包括多个导电部件162、多个导电部件170和多个导电部件174的导电部件。在一些实施例中，导电部件162通过导电部件174电连接至导电部件170，其中导电部件162、170和174一体形成。
在一些实施例中，导电部件162形成在开口OP3中以与导电栅格160接触，使得导电部件162电连接至导电栅格160。例如，如图19中所示，导电部件162填充开口OP3。例如，导电部件162的所示顶面(未标记)被认为是与介电层156的顶面S156基本共面的表面，并且导电部件162的所示底面(未标记)被认为是与导电栅格160的顶面S160基本共面的表面。但是，本发明不限于此；可选地，导电部件162可以以开口OP3的导电衬垫的形式形成。
在一些实施例中，导电部件170形成在开口O2和开口OP4中以与互连件120的金属化层的暴露的层接触，使得导电部件170电连接至互连件120。例如，如图19中所示，导电部件170以覆盖介电层156的位于开口OP2的侧壁处的内侧壁S156i的导电衬垫的形式形成，并且进一步延伸至开口OP4中以覆盖开口OP4的侧壁(未标记)和底面(未标记)。例如，导电部件170的所示顶面(未标记)被认为是与介电层156的顶面S156基本共面的表面。在一些实施例中，导电部件170每个包括开口OP2中的第一部分170a和开口OP4中的第二部分170b。例如，如图19中所示，导电部件170通过物理和电连接第二部分170b和互连件120的金属化层的暴露的层而电连接至互连件120，并且导电部件170通过物理和电连接第一部分170a和导电部件174而电连接至导电部件174。导电部件170可以称为导电结构170，其中每个第一部分170a可以称为导电体并且每个第二部分170b可以称为导电体的导电通孔。如图19所示，例如，导电结构170每个具有阶梯形式外形(或轮廓)，其中导电结构170的内侧壁S170i和外侧壁S170o在截面图中每个是曲线(例如，不是直线)。
在一些实施例中，导电部件174形成在介电层156的顶面S156上以与导电部件170和导电部件162接触，使得导电部件174电连接至导电部件162和170。换句话说，导电部件174是在导电部件162和导电部件170之间延伸的图案化导电层，以在它们之间提供适当的电连接。例如，导电部件174的所示底面(未标记)被认为是与介电层156的顶面S156基本共面的表面。导电部件174可以称为导电图案174。
包括导电部件162、170和174的导电部件的形成可以通过但不限于：沿底面S100b在半导体衬底100上方形成导电材料层(未示出)以覆盖图17和图18中所示的结构，其中导电材料层延伸至开口OP2、OP3和OP4中；以及对导电材料层实施图案化工艺PE4以同时形成导电部件162、导电部件170和导电部件174来形成。图案化工艺PE4可以与图7和图8中所描述的图案化工艺PE1相同或完全相同，但是使用不同的图案化掩模层，并且因此为了简洁在此不再重复。导电材料层可以与图9和图10中所描述的导电材料层160m的材料相同或类似，并且因此为了简洁在此不再重复。例如，导电栅格160由Al制成，并且导电部件162、170和174也由Al制成。对于另一实例，导电栅格160由Al制成，并且导电部件162、170和174由W制成。如图19中所示，例如，导电栅格160通过导电部件162、导电结构170和导电图案174电连接至互连件120。
在本发明中，虽然采用多个导电图案174以电连接导电结构170和导电栅格160，但是可以存在一个导电图案174横跨所有导电结构170上方并且电连接至所有导电结构170，用于电连接导电结构170和导电栅格160。换句话说，例如，一个导电图案174可以将一个导电结构170电连接至导电栅格160或者将两个或多于两个导电结构170电连接至导电栅格160。本发明不限制导电图案174的数量。在本发明中，两个或多个导电结构170可以连接至互连件120的金属化层的最顶层的一个导线124，其同时由相应的两个或多个开口OP4暴露的。例如，每两个导电结构170一起连接至互连件120的金属化层的最顶层的一个导线124，其中导线124由两个开口OP4暴露。但是，本发明不限于此；可选地，导电结构170的每个可以分别连接至互连件120的金属化层的最顶层的由相应的一个开口OP4暴露的一个导线124。换句话说，导电结构170连接至互连件120的金属化层的最顶层的不同导线124。或者，导电结构170的部分中的两个或多个导电结构170可以连接至互连件120的金属化层的最顶层的一个导线124，而导电结构170的其余部分中的每个导电结构170可以连接至互连件120的金属化层的最顶层的一个导线124。
参考图21和图22，在一些实施例中，在图19和图20中所描绘的结构上形成介电层158以覆盖导电图案174。介电层158可以包括合适的介电材料，诸如氧化硅、氮化硅或氮氧化硅。在一些实施例中，介电层158的厚度T158大约在
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至
Figure BDA0003470870150000252
范围内。介电层158可以使用合适的工艺形成，诸如CVD、物理气相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合。如图21中所示，例如，介电层158的厚度T158大于介电层156的厚度T156、介电层154的厚度T154和介电层150的厚度T150。在一些实施例中，介电层158的形成还可以包括平坦化工艺，诸如CMP工艺，从而使得介电层158形成为具有基本平坦的顶面。在一个实施例中，介电层158的材料可以与介电层156的材料相同，其中介电层156和158之间不存在明显的界面。在可选实施例中，介电层158的材料与介电层156的材料不同，其中介电层156和158之间存在界面。介电层158可以称为具有高度平面性和平坦性的钝化层，这有利于随后形成的层/元件(例如，滤色器、微透镜等)。
参考图23，在一些实施例中，滤光层180(包括多个滤色器182、184和186)和微透镜190设置在介电层158上和有源区域AR内的隔离结构GS上方。如图23中所示，例如，滤色器182、184和186的每个对应未由隔离结构GS覆盖的一个光敏器件PD，其中微透镜190的每个对应于滤色器182、184和186中的一个。但是，本发明不限于此；在可选实施例中，滤色器182、184和186的每个对应于未由隔离结构GS覆盖的一个或多个光敏器件PD，其中微透镜190的每个对应于滤色器182、184和186中的一个。
滤色器182、184和186具有与介电层158的顶面大约齐平的上表面，滤色器182、184和186被分配对应的光的颜色或波长，并且配置为过滤掉除了分配的颜色或波长之外的所有光。滤色器分配在红光、绿光和蓝光之间交替，从而使得滤色器182、184和186包括红色滤色器182、绿色滤色器184和蓝色滤色器186。在一些实施例中，滤色器分配根据拜耳滤色器马赛克在红光、绿光和蓝光之间交替。也可以使用其它组合，诸如青色、黄色和品红色。滤色器182、184和186的不同颜色的数量也可以变化。根据实施例，滤光层180可以包括着色或染色的材料，诸如丙烯酸。例如，聚甲基丙烯酸甲酯(PMMA)或聚甲基丙烯酸缩水甘油酯(PGMS)是可以添加颜料或染料以形成滤光层180的合适的材料。但是，可以使用其它材料。滤光层180可以通过本领域已知的任何合适的方法形成。
例如，微透镜190设置在滤光层180上方，并且配置为将入射光L(图24)聚焦至光敏器件PD。微透镜190可以由可以被图案化并且形成透镜的任何材料形成，诸如高透射率的丙烯酸聚合物。微透镜190可以由本领域已知的任何合适的方法形成。微透镜190以对应像素11的光敏器件PD为中心，并且关于以光敏器件PD为中心的垂直轴对称，如图23中所示。此外，微透镜190的相邻边缘彼此邻接。
参考图24，在一些实施例中，载体50从互连件120剥离以暴露顶面S120t。在一些实施例中，由于剥离层52，互连件120的顶面S120t容易与载体50分隔开。在一些实施例中，载体50通过剥离工艺从互连件120的顶面S120t分离，并且去除载体50和剥离层52。在某些实施例中，互连件120的金属化层的最外层(例如，124)可接近地露出，如图24中所示。在一个实施例中，剥离工艺是激光剥离工艺。至此，制造了图像传感器器件1000a。
应该理解，当图像传感器器件1000a在晶圆级工艺中完成时，实施切割(分割)工艺以将其间互连的多个图像传感器器件1000a切割成单独并且分隔的(半导体)图像传感器器件1000a。在一个实施例中，切割(分割)工艺是包括机械刀片锯切或激光切割的晶圆切割工艺，但是本发明不限于此。在剥离步骤期间，在剥离载体50和剥离层52之前，图23中所描绘的结构翻转(颠倒)并且由保持器件(未示出)固定。在剥离工艺和切割(分割)工艺之后，图像传感器器件1000a从保持器件释放。
如图24中所示，例如，因为图像传感器器件1000a包括P型的半导体衬底100，所以负偏压Nb施加至互连件120，其中负偏压Nb通过形成在电连接至互连件120的外围区域PR中的导电结构170传输至导电栅格160，隔离结构GS中的高负电荷浓度将沿隔离结构GS的侧壁生成空穴累积(表示为“HA”)，并且防止半导体衬底100中的电子在隔离结构GS附近被捕获，以减少泄漏电流以及相邻像素11之间的串扰。但是，本发明不限于此；在图像传感器器件1000a包括n型的半导体衬底100的可选实施例(未示出)中，正偏压通过形成在电连接至互连件120的外围区域PR中的导电结构170施加至导电栅格160，隔离结构GS中的高正电荷浓度将沿隔离结构GS的侧壁生成电子累积，并且防止半导体衬底100中的电子在隔离结构GS附近被捕获，以减少泄漏电流以及相邻像素11之间的串扰。利用这样的隔离结构GS，为光敏器件PD提供了更好的隔离，并且因此提高了图像传感器10的性能。
在可选实施例中，去除介电层156的沿X-Y平面延伸的部分。图25是示出根据本发明的一些可选实施例的包括在半导体结构(例如，(半导体)图像传感器器件1000b)中的图像传感器的示意性垂直视图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。图25的图像传感器件1000b类似于图24的图像传感器件1000a，不同之处在于，在图25的图像传感器件1000b中，介电层156由介电层156A代替并且省略了导电部件162。例如，如图25中所示，介电层156A仅设置在开口OP2的侧壁处。
在一些实施例中，在半导体衬底100上沿方向Z的垂直投影中，介电层156A仅位于开口OP2内并且介电层156A不与导电结构170重叠。介电层156A称为开口OP2的介电衬垫。介电层156A的形成和材料类似于图15至图18中所描述的形成介电层156的工艺和材料，除了使用具有不同图案的蚀刻掩模，并且因此在此不再重复。可选地，介电层156A也可以通过毯式蚀刻工艺来形成，其中在蚀刻期间没有光掩模用作蚀刻掩模，并且稍后将结合图29至图38更详细讨论。利用这样的配置，在不降低隔离结构GS的隔离能力的情况下，进一步减小了图像传感器器件(例如，1000b)的整体厚度。例如，图像传感器器件1000b的整体厚度(在方向Z上)小于图像传感器器件1000a的整体厚度(在方向Z上)。
可选地，导电结构每个可以具有非阶梯形式外形(或轮廓)，诸如导电结构170A。图26和图27是示出根据本发明的一些可选实施例的包括在半导体结构(例如，(半导体)图像传感器器件1000c)中的图像传感器的示意性垂直和水平视图。图28是示出根据本发明的一些可选实施例的包括在半导体结构(例如，(半导体)图像传感器器件1000d)中的图像传感器的示意性垂直视图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。图26和图27的图像传感器器件1000c类似于图24的图像传感器器件1000a，不同之处在于，在图26和图27的图像传感器器件1000c中，导电结构170由导电结构170A代替。例如，如图26的截面图中所示，导电结构170A的内侧壁S170Ai和外侧壁S170Ao是直线(例如，不是曲线)。换句话说，导电结构170A的内侧壁S170Ai和外侧壁S170Ao处不存在弯曲。
在一些实施例中，如图26和图27中所示，代替形成开口OP4，形成多个开口OP5以穿透第二隔离件110，其中开口OP5的侧壁与介电层156的内侧壁S156i对准。例如，开口OP5的宽度D5大约在0.08μm至14.8μm范围内，其中宽度D5是沿垂直于开口OP5的延伸方向的方向测量的，如图26中所示。在一些实施例中，开口OP5的尺寸(例如，D5)大于开口OP4的尺寸(例如，D4)。开口OP5的形成和材料类似于图17至图18中所描述的形成开口OP4的工艺和材料，除了使用具有不同图案的蚀刻掩模，并且因此在此不再重复。在一些实施例中，导电结构170内部的介电层156的宽度是恒定的，如沿垂直于方向Z的方向(例如方向X和/或Y)测量的。由于导电结构170A，导电结构170A和互连件120之间的接触面积增加，这减小了它们之间的接触电阻；从而增强了隔离结构GS的隔离能力并且进一步提高了图像传感器10的性能。
可选地，类似于图像传感器器件1000b，图像传感器器件1000c的介电层156可以由介电层156A代替，其省略了导电部件162的存在，见图28种所示的图像传感器器件1000d。
图29至图38是示出根据本发明的一些实施例的制造包括在半导体结构(例如，(半导体)图像传感器器件2000a)中的图像传感器的方法的示意性垂直和水平视图，其中图29、图31、图33、图35和图37是沿图30、图32、图34、图36和图38中描绘的线A-A和B-B截取的截面图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。
参考图29和图30，在一些实施例中，在介电层154和导电栅格160上形成进一步延伸至开口OP2中的介电层156B，遵循图13和图14中所描述的工艺。例如，如图29中所示，介电层156B覆盖开口OP2的侧壁和底面、介电层154的顶面S154和导电栅格160的顶面S160。在一些实施例中，介电层156B具有在开口OP2外部沿X-Y平面延伸的第一部分(未标记)、在开口OP2内部沿方向Z延伸的多个第二部分(未标记)以及在开口OP2内部沿X-Y平面延伸的多个第三部分(未标记)，其中第三部分每个通过第二部分连接至第一部分。在一些实施例中，介电层156B的第一部分和第三部分每个具有如沿方向Z测量的大约在
Figure BDA0003470870150000291
至
Figure BDA0003470870150000292
范围内的厚度T156h。在一些实施例中，介电层156B的第二部分每个具有如沿垂直于方向Z的方向(例如，X和/或Y)测量的大约在
Figure BDA0003470870150000293
至
Figure BDA0003470870150000294
范围内的厚度T156v。例如，厚度T156h小于厚度T156v。可选地，厚度T156h可以基本等于厚度T156v。如图29中所示，例如，厚度T156h是恒定的，而厚度T156v从顶部开口朝向开口OP2的底面逐渐增加。即，厚度T156v是非恒定的。介电层156B的形成和材料与图15和图18中所描述的介电层156的工艺和材料类似或相同，并且因此为了简洁在此不再重复。
参考图31和图32，在一些实施例中，对图29和图30中所描绘的结构实施图案化工艺BE1以形成多个开口OP4。例如，开口OP4形成在开口OP2中以穿透介电层156B和第二隔离件110的其余部分，以暴露互连件120的金属化层的层(例如，最远离顶面S120t的导线124)。换句话说，导线124的表面S124由开口OP4可接近地露出。开口OP2中的一个与开口OP4中的相应一个空间连通。图案化工艺BE1是例如在蚀刻期间不使用光掩模的毯式蚀刻工艺。在一些实施例中，毯式蚀刻工艺BE1是在半导体衬底100的底面S100b(例如，有源区域AR和外围区域PR)处整体实施的各向异性蚀刻，以同时图案化介电层156B的第一部分、第二部分和第三部分，其中完全去除介电层156B的第一部分和第三部分，而第二部分的每个中的一些仍然保留为设置在开口OP2的侧壁处的残留。介电层156B(例如，剩余的第二部分)也可以称为(开口OP2的)介电衬垫，其为非恒定厚度T156v。例如，如图31和图32中所示，介电层156B的第二部分的顶面S156B、介电层154的顶面S154和导电栅格160的顶面S160可接近地露出。
参考图33和图34，在一些实施例中，在外围区域PR内的介电层154和156B上形成包括多个导电部件172和多个导电部件174的导电部件。在一些实施例中，导电部件170通过直接接触电连接至导电部件174。例如，导电部件170和174一体形成。
在一些实施例中，导电部件172形成在开口O2和开口OP4中以与互连件120的金属化层的暴露的层接触，使得导电部件172电连接至互连件120。例如，如图33中所示，导电部件172以与位于开口OP2的侧壁处的介电层156B的内侧壁S156Bi接触的导电柱的形式形成，并且进一步延伸至开口OP4中以与开口OP4的侧壁(未标记)和底面(未标记)接触。例如，导电部件172的所示顶面(未标记)被认为是与介电层154的顶面S154和介电层156B的顶面S156B基本共面的表面。在一些实施例中，导电部件172每个包括开口OP2中的第一部分172a和开口OP4中的第二部分172b。例如，如图33中所示，导电部件172通过物理和电连接第二部分172b和互连件120的金属化层的暴露的层而电连接至互连件120，并且导电部件172通过物理和电连接第一部分172a和导电部件174而电连接至导电部件174。导电部件172可以称为导电结构172，其中每个第一部分172a可以称为导电体，并且每个第二部分172b可以称为导电体的导电通孔。如图33中所示，例如，导电结构172每个具有阶梯形式外形(或轮廓)，其中导电结构172的侧壁S172在截面图中每个是曲线(例如，不是直线)。
在一些实施例中，导电部件174形成在介电层154的顶面S154和介电层156B的顶面S156B上以与导电部件172和隔离结构GS的导电栅格160接触，使得导电部件174电连接至导电部件172和隔离结构GS的导电栅格160。换句话说，导电部件174是在隔离结构GS的导电栅格160和导电部件172之间延伸的平面导电层，以在它们之间提供适当的电连接。例如，导电部件174的所示底面(未标记)被认为是与介电层154的顶面S154基本共面的表面。导电部件174可以称为导电图案174。
包括导电部件172和174的导电部件的形成可以通过但不限于：沿底面S100b在半导体衬底100上方形成导电材料层(未示出)以覆盖图31中所描绘的结构，其中导电材料层填充至开口OP2和OP4中；以及对导电材料层实施图案化工艺PE5以同时形成导电部件172和导电部件174来形成。图案化工艺PE5可以与图7和图8中所描述的图案化工艺PE1相同或完全相同，但是使用不同的图案化掩模层，并且因此为了简洁在此不再重复。导电材料层可以与图9和图10中所描述的导电材料层160m的材料相同或类似，并且因此为了简洁在此不再重复。例如，导电栅格160由Al制成，并且导电部件170和174也由Al制成。对于另一实例，导电栅格160由Al制成，并且导电部件170和174由W制成。如图33中所示，例如，导电栅格160通过导电结构172和导电图案174电连接至互连件120。由于导电结构172的存在，可以确保隔离结构GS和互连件120之间的电连接。
在一些实施例中，导电材料层的形成还可以包括平坦化工艺，诸如CMP工艺，从而使得导电材料层形成为具有基本平坦的顶面。此外，虽然采用多个导电图案174以电连接导电结构172和导电栅格160，但是可以存在一个导电图案174横跨所有导电结构172上方并且电连接至所有导电结构172，用于电连接导电结构172和导电栅格160。例如，一个导电图案174可以将一个导电结构172电连接至导电栅格160或将两个或多于两个的导电结构172电连接至导电栅格160。本发明不限制导电图案174的数量。
参考图35和图36，在一些实施例中，在图33和图34中所描绘的结构上形成介电层158以覆盖导电图案174。介电层158可以称为具有高度平面性和平坦性的钝化层，这有利于随后形成的层/元件(例如，滤色器、微透镜等)。介电层158的细节已经在图21和图22中描述，并且因此为了简单在此不再重复。参考图37，在一些实施例中，滤光层180(包括多个滤色器182、184和186)和微透镜190设置在介电层158上和有源区域AR内的隔离结构GS上方。滤光层180和微透镜190的细节已经在图23中描述，并且因此为了简单在此不再重复。参考图38，在一些实施例中，可以对图37中所描绘的结构实施图24中所描述的先前描述的制造工艺以获得图38中所描绘的图像传感器器件2000a。利用隔离结构GS，为光敏器件PD提供了更好的隔离，并且因此提高了图像传感器10的性能。此外，进一步减小了图像传感器器件2000a的整体厚度(在方向Z上)。
图39是示出根据本发明的一些可选实施例的包括在半导体结构(例如，(半导体)图像传感器器件2000b)中的图像传感器的示意性垂直视图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。图39的图像传感器器件2000b类似于图38的图像传感器器件2000a，不同之处在于，在图38的图像传感器器件2000b中，介电层156B的第一部分保留在介电层154的顶面S154上。换句话说，代替在如上面图33和图34中所描述的先前描绘的制造工艺中使用图案化工艺BE1(没有光掩模)，采用另一图案化工艺(有光掩模)以形成开口OP4。另一图案化工艺可以与图7和图8中所描述的图案化工艺PE1相同或完全相同，但是使用不同的图案化掩模层，并且因此为了简洁在此不再重复。
图40和图41是示出根据本发明的一些可选实施例的包括在半导体结构(例如，(半导体)图像传感器器件2000c)中的图像传感器的示意性垂直和水平视图。图42是示出根据本发明的一些可选实施例的包括在半导体结构(例如，(半导体)图像传感器器件2000d)中的图像传感器的示意性垂直视图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。图40和图41的图像传感器器件2000c类似于图38的图像传感器器件2000a，不同之处在于，在图40和图41的图像传感器器件2000c中，导电结构172由导电结构172A代替。例如，如图40的截面图中所示，导电结构172A的侧壁S172A是直线(例如，不是曲线)。换句话说，导电结构172A的侧壁S172A处不存在弯曲。即，导电结构172A每个具有非阶梯形式外形(或轮廓)。导电结构172A的形成和材料类似于图26和图27中所描述的形成开口OP5的工艺以及图33和图34中所描述的形成导电结构172的工艺和材料，并且因此为了简洁在此不再重复。由于导电结构172A，导电结构170A和互连件120之间的接触面积增加，这减小了它们之间的接触电阻；从而增强了隔离结构GS的隔离能力并且进一步提高了图像传感器10的性能。
可选地，类似于图像传感器器件2000b，可以不去除图像传感器器件2000c的介电层156B的第一部分，见图42中所示的图像传感器器件2000d。
在可选实施例中，代替具有作为有源区域AR中的第一隔离件和/或外围区域PR中的第二隔离件的STI，第一隔离件和第二隔离件可以以具有多个掺杂区域的堆叠结构的掺杂隔离部件的形式独立地形成。根据用于构建图像传感器的半导体衬底的导电类型，多个掺杂区域中的掺杂剂可以变化。在一些实施例中，多个掺杂区域和其中形成有多个掺杂区域的半导体衬底中的掺杂剂是相同类型。
图43至图50是示出根据本发明的一些实施例的制造包括在半导体结构(例如，(半导体)图像传感器器件3000a)中的图像传感器的方法的示意性垂直和水平视图，其中图43、图45、图47和图49是沿图44、图46、图48和图50中描绘的线A-A和B-B截取的截面图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。
参考图43和图44，在一些实施例中，通过剥离层52在载体50上提供和放置初始集成电路结构ICS’，然后通过先前在图6中描述的工艺减薄初始集成电路结构ICS’。在一些实施例中，如图43中所示，初始集成电路结构ICS’包括半导体衬底100A、器件区域(未示出)和互连件120。载体50、剥离层52、器件区域和互连件120的细节已经在图4和图5中描述，并且因此为了简洁在此不再重复。在本发明中，图43的半导体衬底100A类似于图6的半导体衬底100，不同之处在于，在图43的半导体衬底100A中，第二隔离件110由多个第二隔离件110A代替。在一些实施例中，第二隔离件110A每个包括具有掺杂区域的堆叠结构的掺杂隔离件。第二隔离件110A可以称为掺杂隔离部件110A。例如，如图43中所示，掺杂隔离部件110A每个包括沿方向Z堆叠的掺杂区域112、掺杂区域114和掺杂区域116。在一些实施例中，沿方向Z，掺杂区域112位于互连件120和掺杂区域114之间，并且掺杂区域114位于掺杂区域112和掺杂区域116之间。在一些实施例中，第二隔离件110A的厚度T110A大约在0.01μm至10μm范围内，其中厚度T110A是沿掺杂区域112-116的堆叠方向测量的，如图43中所示。
例如，掺杂区域112的表面与半导体衬底100A的顶面S100t基本共面，并且掺杂区域116不由半导体衬底100A的底面可接近地露出。在一些实施例中，掺杂隔离部件110A通过互连件120的金属化层的层(例如，最远离顶面S120t的一个或多于一个通孔126)电连接至互连件120。半导体衬底100A的配置类似于图4和图5中所描述的半导体衬底100的配置，并且因此为了简洁在此不再重复。
在一些实施例中，半导体衬底100A以及掺杂区域112、14和116具有相同的导电类型。例如，半导体衬底100A是p型衬底，掺杂区域112、14和116掺杂有p型掺杂剂(诸如硼或BF2)。掺杂区域112、114和116的形成可以通过但不限于在形成互连件120之前通过半导体衬底100A的顶面S100t注入p型掺杂剂(诸如硼等)来形成。在一些实施例中，掺杂区域114的p型掺杂浓度大于掺杂区域112的p型掺杂浓度，并且掺杂区域116的p型掺杂浓度大于掺杂区域114的p型掺杂浓度。此外，掺杂区域116的p型掺杂浓度大于半导体衬底100A的p型掺杂浓度。掺杂区域112可以具有约1015/cm3至约1021/cm3范围内的掺杂浓度。掺杂区域114可以具有约1015/cm3至约1019/cm3范围内的掺杂浓度。掺杂区域116可以具有约1013/cm3至约1018/cm3范围内的掺杂浓度。在一些实施例中，对于每个掺杂隔离结构110A，掺杂区域112可以称为p+掺杂区域或p+阱，掺杂区域114可以称为重掺杂区域或单元p阱(CPW)，并且掺杂区域116可以称为重掺杂区域或深p阱(DPW)。
另一方面，如果半导体衬底100A是n型衬底，则掺杂区域112、114和116掺杂有n型掺杂剂(诸如磷或砷)。掺杂区域112、114和116的形成可以通过但不限于在形成互连件120之前通过半导体衬底100A的顶面S100t注入n型掺杂剂来形成。在一些实施例中，掺杂区域114的n型掺杂浓度大于掺杂区域112的n型掺杂浓度，并且掺杂区域116的n型掺杂浓度大于掺杂区域114的n型掺杂浓度。此外，掺杂区域116的n型掺杂浓度大于半导体衬底100A的n型掺杂浓度。掺杂区域112可以具有约1015/cm3至约1021/cm3范围内的掺杂浓度。掺杂区域114可以具有约1015/cm3至约1019/cm3范围内的掺杂浓度。掺杂区域116可以具有约1013/cm3至约1018/cm3范围内的掺杂浓度。在一些实施例中，对于每个掺杂隔离结构110A，掺杂区域112可以称为n+掺杂区域或n+阱，掺杂区域114可以称为重掺杂区域或单元n阱(CNW)，并且掺杂区域116可以称为重掺杂区域或深n阱(DNW)。
第一隔离件(未示出)可以具有与掺杂隔离部件110A相同的结构。可选地，第一隔离件可以不具有与掺杂隔离部件110A相同的结构。本发明不限于此。
参考图45和图46，在一些实施例中，在半导体衬底100A中形成多个沟槽OP1，并且在沟槽OP1中形成具有导电栅格160的隔离结构GS，其中沟槽OP1一起构成栅格(网)腔。沟槽OP1的细节已经在如图7和图8中所描述的先前描述的制造工艺中描述，隔离结构GS的细节已经在如图9和图12中所描述的先前描述的制造工艺中描述，并且因此为了简单在此不再重复。
参考图47和图48，在一些实施例中，实施图案化工艺PE2以在半导体衬底100A中形成多个开口OP2以暴露掺杂隔离部件110A。例如，掺杂隔离部件110A的表面S116通过形成在外围区域PR中的开口OP2可接近地暴露。图案化工艺PE2的细节和开口OP2的细节已经在如图13和图14中所描述的先前描述的制造工艺中描述，并且因此为了简单在此不再重复。在一些实施例中，在形成暴露掺杂隔离部件110A的表面S116的开口OP2之后，可以对图47和图48中所描绘的结构实施如上面图19至图24中所描述的先前描述的制造工艺，以获得图49和图50中所描绘的图像传感器器件3000a。在图像传感器器件3000a中，多个导电部件(或导电图案)174将多个导电部件(或导电结构)170A电连接至隔离结构GS的导电栅格160，其中隔离结构GS通过掺杂隔离部件110A、导电结构170A和导电图案174电连接至互连结构120(例如，通孔126)。利用这样的隔离结构GS，为光敏器件PD提供了更好的隔离，并且因此提高了图像传感器10的性能。
在可选实施例中，去除介电层156的在图像传感器器件3000a中的介电层154上方沿X-Y平面延伸的部分，见图51的(半导体)图像传感器器件3000b。介电层156的这样的部分的去除可以通过与图25中先前描述的工艺或图33至图36中先前描述的工艺类似或相同的工艺来完成。利用这样的配置，在不降低隔离结构GS的隔离能力的情况下，进一步减小了图像传感器器件(例如，3000b)的整体厚度。
例如，如图49的图像传感器器件3000a中和图51的图像传感器器件3000b中所示，导电结构170A每个具有非阶梯形式外形(或轮廓)。但是，本发明不限于此；可选地，图49的图像传感器器件3000a中和图51的图像传感器器件3000b中的导电结构170A可以由每个具有阶梯形式外形(或轮廓)的导电结构170代替，如图59中所示。
在进一步可选实施例中，图像传感器器件3000a中的导电结构170A由导电结构172A代替，见图52和图53的(半导体)图像传感器器件3000c。由于导电结构172A的存在，可以确保隔离结构GS和互连件120之间的电连接。导电结构172A的形成可以通过与如图40至图41中先前描述的工艺类似或相同的工艺来完成。在又进一步实施例中，类似于图像传感器器件3000b，去除介电层156的在图像传感器器件3000c中的介电层154上方沿X-Y平面延伸的部分，见图54的(半导体)图像传感器器件3000d。利用这样的配置，在不降低隔离结构GS的隔离能力的情况下，进一步减小了图像传感器器件(例如，3000d)的整体厚度。
例如，如图52的图像传感器器件3000c中和图54的图像传感器器件3000d中所示，导电结构172A每个具有非阶梯形式外形(或轮廓)。但是，本发明不限于此；可选地，图52的图像传感器器件3000c中和图54的图像传感器器件3000d中的导电结构172A可以由每个具有阶梯形式外形(或轮廓)的导电结构172代替，如图60中所示。
图55至图58是示出根据本发明的一些实施例的包括在半导体结构(例如，(半导体)图像传感器器件)中的图像传感器的各个实施例的示意性垂直(或截面)视图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。
例如，图55的(半导体)图像传感器器件4000a和图49的图像传感器器件3000a类似；并且不同之处在于，在图55中描绘的图像传感器器件4000a中，采用多个第二隔离件(称为掺杂隔离结构)110B以代替第二隔离件(称为掺杂隔离结构)110A。除了掺杂隔离结构110B，图像传感器器件4000a的细节和其它组件类似于图43至图50中所描述的图像传感器器件3000a的细节和其它组件，并且因此为了简单在此不再重复。
在一些实施例中，掺杂隔离结构110B每个包括沿方向Z堆叠的掺杂区域112和掺杂区域114。在一些实施例中，沿方向Z，掺杂区域112位于互连件120和掺杂区域114之间，其中掺杂区域114不由半导体衬底100B的底面S100b可接近地露出，并且掺杂区域112的表面与半导体衬底100B的顶面S100t基本共面。在一些实施例中，掺杂隔离结构110B的厚度T110B大约在0.01μm至9.5μm范围内，其中厚度T110B是沿掺杂区域112-114的堆叠方向测量，如图55中所示。例如，开口OP2穿透半导体衬底100B以暴露(或可接近地露出)掺杂隔离结构110B(例如，表面S114)。在一些实施例中，掺杂隔离部件110B通过互连件120的金属化层的层(例如，最远离顶面S120t的一个或多于一个通孔126)电连接至互连件120。在一些实施例中，如图55中所示，导电图案174将导电结构170A电连接至隔离结构GS的导电栅格160，其中隔离结构GS通过掺杂隔离部件110B、导电结构170A和导电图案174电连接至互连结构120(例如，通孔126)。利用这样的隔离结构GS，为光敏器件PD提供了更好的隔离，并且因此提高了图像传感器10的性能。
在可选实施例中，去除介电层156的在图像传感器器件4000a中的介电层154上方沿X-Y平面延伸的部分，见图56的(半导体)图像传感器器件4000b。介电层156的这样的部分的去除可以通过与图25中先前描述的工艺或图33至图36中先前描述的工艺类似或相同的工艺来完成。利用这样的配置，在不降低隔离结构GS的隔离能力的情况下，进一步减小了图像传感器器件(例如，4000b)的整体厚度。例如，如图55的图像传感器器件4000a中和图56的图像传感器器件4000b中所示，导电结构170A每个具有非阶梯形式外形(或轮廓)。但是，本发明不限于此；可选地，图55的图像传感器器件4000a中和图56的图像传感器器件4000b中的导电结构170A可以由每个具有阶梯形式外形(或轮廓)的导电结构170代替，如图61中所示。
在进一步可选实施例中，图像传感器器件4000a中的导电结构170A由导电结构172A代替，见图57的(半导体)图像传感器器件4000c。由于导电结构172A的存在，可以确保隔离结构GS和互连件120之间的电连接。导电结构172A的形成可以通过与先前在图40至图41中描述的工艺类似或相同的工艺来完成。在又进一步实施例中，类似于图像传感器器件4000b，去除介电层156的在图像传感器器件4000c中的介电层154上方沿X-Y平面延伸的部分，见图58的(半导体)图像传感器器件4000d。利用这样的配置，在不降低隔离结构GS的隔离能力的情况下，进一步减小了图像传感器器件(例如，4000d)的整体厚度。例如，如图57的图像传感器器件4000c中和图58的图像传感器器件4000d中所示，导电结构172A每个具有非阶梯形式外形(或轮廓)。但是，本发明不限于此；可选地，图57的图像传感器器件4000c中和图58的图像传感器器件4000d中的导电结构172A可以由每个具有阶梯形式外形(或轮廓)的导电结构172代替，如图62中所示。
图63至图75是示出根据本发明的一些实施例的制造包括在半导体结构(例如，(半导体)图像传感器器件2000a)中的图像传感器的方法的示意性垂直和水平视图，其中图63、图65、图67、图69、图71和图73是沿图64、图66、图68A、图70A、图72A和图74中描绘的线A-A和B-B截取的截面图。图76是示出根据本发明的一些可选实施例的(半导体)图像传感器管芯中的图像传感器的示意性垂直视图。与先前描述的元件类似或基本相同的元件将使用相同的参考标号，并且相同元件的某些细节或描述在此将不再重复。
参考图63和图64，在一些实施例中，通过剥离层52在载体50上提供和放置初始集成电路结构ICS”，然后通过先前在图6中描述的工艺减薄初始集成电路结构ICS”。图63的初始集成电路结构ICS”类似于图43中描述的初始集成电路结构ICS’；并且不同之处在于，在图63的初始集成电路结构ICS”中，采用多个第二隔离件(称为掺杂隔离结构)110C以代替第二隔离件(称为掺杂隔离结构)110A。除了掺杂隔离结构110C，初始集成电路结构ICS”的细节和其它组件类似于图43至图44中描述的初始集成电路结构ICS’的细节和其它组件，并且因此为了简单在此不再重复。
在一些实施例中，掺杂隔离结构110C每个包括沿方向Z堆叠的掺杂区域(称为p+掺杂区域或p+阱)112a、掺杂区域(称为重掺杂区域或单元p阱(CPW))114a和掺杂区域(称为重掺杂区域或深p阱(DPW))116a。在一些实施例中，沿方向Z，掺杂区域112a位于互连件120和掺杂区域114a之间，并且掺杂区域114a位于掺杂区域112a和掺杂区域116a之间。例如，如图63中所示，掺杂区域116a不由半导体衬底100C的底面S100b可接近地露出，并且掺杂区域112a的表面与半导体衬底100C的顶面S100t基本共面，以通过互连件120的金属化层的层(例如，最远离顶面S120t的一个或多于一个通孔126)电连接至互连件120。在一些实施例中，掺杂隔离结构110C的厚度T110C大约在0.01μm至10μm范围内，其中厚度T110C是沿掺杂区域112a-116a的堆叠方向测量的，如图63中所示。掺杂区域112a-116a的形成和材料与先前在图43至图44中描述的形成掺杂区域112-116的工艺和材料相同或类似，并且因此为了简单在此不再重复。
参考图65和图66，在一些实施例中，实施图案化工艺PE6以形成多个沟槽OP6和多个开口OP7。图案化工艺PE6可以与图7和图8中所描述的图案化工艺PE1相同或完全相同，但是使用不同的图案化掩模层，并且因此为了简洁在此不再重复。如图65和图66中所示，沟槽OP6形成在有源区域AR中并且进一步延伸至外围区域PR以与仅形成在外围区域PR中的开口OP7空间连通。例如，沟槽OP6可以是连续沟槽并且可以配置为有源区域AR内的栅格形状(例如，栅格网的形式)。即，沟槽OP6可以一起称为形成在有源区域AR内的半导体衬底100C中的栅格(网)腔。如图65和图66中所示，例如，光敏器件PD定位在由沟槽OP6限定的多个区域166中。在一些实施例中，掺杂隔离结构110C的顶面S116a由开口OP7暴露(例如，可接近地露出)。
例如，沟槽OP6的高度T6大约在0.1μm至20μm范围内。在一个实施例中，沟槽OP6的高度T6小于半导体衬底100C的厚度T100。在可选实施例中，沟槽OP6的高度T6基本等于半导体衬底100C的厚度T100。例如，沟槽OP6的宽度D6大约在0.01μm至5μm范围内，其中宽度D6是沿垂直于沟槽OP6的延伸方向的方向测量的，如图65和图66中所示。例如，开口OP7的高度T7大约在0.1μm至20.9μm范围内。在一个实施例中，开口OP7的高度T7小于半导体衬底100C的厚度T100。在可选实施例中，开口OP7的高度T7基本等于半导体衬底100C的厚度T100。例如，开口OP7的宽度D7大约在0.013μm至25μm范围内，其中宽度D7是沿垂直于开口OP7的延伸方向的方向测量的，如图65中所示。在一些实施例中，沟槽OP6的宽度D6小于开口OP7的宽度D7。例如，沟槽OP6的宽度D6与开口OP7的宽度D7的比率大约在1:1.3至1:5范围内。
参考图67、图68A和图68B，在一些实施例中，沿底面S100B在半导体衬底100C上方依次形成介电层150、介电层154、介电层156m和介电层158。例如，介电层150共形形成在半导体衬底100C的底面S100b上并且进一步延伸至沟槽OP6和开口OP7的侧壁(未标记)和底面(未标记)中，介电层152共形形成在介电层150的顶面S150上并且进一步延伸至沟槽OP6和开口OP7中以覆盖介电层150，并且介电层154共形形成在介电层152的顶面S152上并且进一步延伸至沟槽OP6和开口OP7中以覆盖介电层152。介电层150、152和154也可以单独称为(沟槽OP6和开口OP7的)介电衬垫。在一些实施例中，介电层150、152和154每个可以使用具有良好间隙填充能力或慢沉积率的合适工艺形成，诸如原子层沉积ALD。介电层150、152和154的材料已经在图9和图10中描述，并且因此为了简单在此不再重复。在可选实施例中，可以省略介电层152。
在形成介电层154之后，介电层156m形成在介电层154的顶面S154上，而不延伸至沟槽OP6和开口OP7中。在一些实施例中，介电层156m通过具有较差间隙填充能力或快沉积率的沉积工艺形成，诸如PECVD工艺。因此，介电层156m可以形成为非共形层。在一些实施例中，半导体衬底100C的底面S100b上方的介电层156m的厚度比沟槽OP6和开口OP7上方的介电层156m的厚度厚得多。在一些实施例中，介电层156m基本不填充在沟槽OP6和开口OP7中。在一些实施例中，由于沟槽OP6的宽度D6与开口OP7的宽度D7之间的比率，沟槽OP6的顶部由介电层156m覆盖，而开口OP7的顶部不由介电层156m完全覆盖，如图67中所示。例如，如图67、图68A和图68B中所示，形成在介电层156m中的多个开口OP8分别暴露开口OP7。即，在半导体衬底100C上沿方向Z的垂直投影中，开口OP8的定位位置与开口OP7的定位位置重叠，如图68A和图68B中所示。介电层156m的材料与图15和图16中所描述的介电层156的材料相同或类似，并且因此为了简洁在此不再重复。
参考图69、图70A和图70B，在一些实施例中，对介电层156m实施图案化工艺BE2以形成具有多个沟槽OP9和开口OP8的介电层156，并且进一步形成穿透介电层150、152和154的位于开口OP7的底面上的部分并且与开口OP8重叠的多个开口OP10。图案化工艺BE2可以与图31和图32中所描述的图案化工艺BE1相同或完全相同，并且因此为了简洁在此不再重复。
在一些实施例中，沟槽OP9形成在沟槽OP6上方和内，其中沟槽OP9形成在有源区域AR中并且进一步延伸至外围区域PR以与仅形成在外围区域PR中的开口OP8空间连通。例如，沟槽OP9可以是连续沟槽并且可以配置为有源区域AR内的栅格形状(例如，栅格网的形式)。即，在有源区域AR内的半导体衬底100C中，沟槽OP9也可以一起称为形成在沟槽OP6内部的栅格(网)腔。
在一些实施例中，在外围区域PR中，开口OP10形成在开口OP8和开口OP7下面并且与开口OP8和开口OP7空间连通。例如，如图69、图70A和图70B中所示，掺杂隔离结构110C的顶面S116a由开口OP10暴露(例如，可接近地露出)。在一些实施例中，开口OP10的尺寸D10基本等于开口OP8的尺寸(未标记)。
如果考虑开口OP7、OP8和/或OP10的平面图(例如，X-Y平面)，开口OP7、OP8和/或OP10的形状可以独立地包括圆形。但是，本发明不限于此；在可选实施例中，开口OP7、OP8和/或OP10在平面图上的形状是例如矩形、椭圆形、卵形、四边形、八边形或任何合适的多边形。
参考图71、图72A和图72B，在一些实施例中，在介电层156上形成包括多个导电部件168、导电部件178和多个导电部件176的导电部件。在一些实施例中，导电部件168通过导电部件178电连接至导电部件176，其中导电部件168、176和178一体形成。
在一些实施例中，导电部件168形成在沟槽OP6和OP9中。例如，导电部件168填充沟槽OP6和沟槽OP9。例如，如图71中所示，导电部件168的顶面(未标记)被认为是与介电层156的顶面S156基本共面的表面。导电部件168可以一起称为导电栅格168。例如，在本发明中，沟槽OP6和OP9中的导电栅格168以及沟槽OP6中的介电层150、152和154(用作介电衬垫)称为栅格网形式的隔离结构GS’。在一些实施例中，位于沟槽OP6内的介电层150的部分、介电层152的部分和介电层154的部分统称为隔离结构GS’的介电结构DI2。具有这样的隔离结构GS’的一个有利特征是，偏压(例如，图75中的负偏压Nb)施加至导电栅格168，这将沿隔离结构GS’的侧壁生成空穴累积，并且防止电子在隔离结构GS’附近被捕获，从而减少泄漏电流以及图像传感器10中相邻像素11之间的串扰。因此，提高了图像传感器10的性能。如图71、图72A和图72B中所示，有源区域AR内的隔离结构GS’覆盖像素11的驱动电路DC和存储器件SD以及定位在区域166中的光敏器件PD的旁边。区域166可以称为隔离结构GS’的围绕并且暴露光敏器件PD的开口166。在沟槽OP1是FDT的可选实施例中，有源区域AR内的隔离结构GS’位于驱动电路DC、存储器件SD和光敏器件PD旁边。
在一些实施例中，导电部件176形成在开口OP10、开口OP7和开口OP8中以与掺杂隔离结构110C的表面S116a接触，使得导电部件176通过掺杂隔离结构110C电连接至互连件120。例如，导电部件176填充开口OP10、开口OP7和开口OP8。例如，如图71中所示，导电部件176的顶面(未标记)被认为是与介电层156的顶面S156基本共面的表面。在一些实施例中，导电部件176每个包括开口OP8和OP7中的第一部分176a以及开口OP10中的第二部分176b。例如，如图71中所示，导电部件176通过将第二部分176b与电连接至互连件120的掺杂隔离结构110C物理和电连接而电连接至互连件120，并且导电部件176通过物理和电连接第一部分176a和导电部件178而电连接至导电部件178。导电部件176可以称为导电结构176，其中每个第一部分176a可以称为导电体并且每个第二部分176b可以称为导电体的导电通孔。如图71中所示，例如，导电结构176每个具有阶梯形式外形(或轮廓)，其中截面图中的导电结构176的侧壁S176每个是曲线(例如，不是直线，具有弯曲)。可选地，导电结构176可以具有非阶梯形式外形(或轮廓)，其中截面图中的导电结构176的侧壁S176每个是直线(例如，没有弯曲)。
在一些实施例中，导电部件178形成在介电层156的顶面S156上以与导电栅格168和导电结构176接触，使得导电部件178电连接至导电栅格168和导电结构176。换句话说，导电部件178是介电层156上的连续导电层，在导电栅格168和导电结构176之间延伸以在它们之间提供适当的电连接。例如，导电部件178的底面(未标记)被认为是与介电层156的顶面S156基本共面的表面。导电部件178可以称为导电图案178。
包括导电部件168、176和178的导电部件的形成可以通过但不限于沿底面S100b在半导体衬底100C上方形成导电材料层(未示出)以覆盖图69和图70A中所描绘的结构来形成，其中导电材料层延伸至沟槽OP6和OP9以及开口OP7、OP8和OP10中以同时形成导电部件168、导电部件176和导电部件178。导电材料层可以与图9和图10中所描述的导电材料层160m的材料相同或类似，并且因此为了简洁在此不再重复。例如，导电材料层由Al制成。如图71中所示，例如，导电栅格168通过导电结构176和导电图案178电连接至互连件120。在一些实施例中，包括导电部件168、176和178的导电部件的形成还可以包括平坦化工艺，诸如CMP工艺，从而使得导电部件178形成为具有基本平坦的顶面。在平坦化之后，可以可选地实施清洁工艺，例如以清洁并且去除平坦化工艺生成的残留。但是，本发明不限于此，并且平坦化工艺可以通过任何其它合适的方法来实施。
在本发明中，虽然包括导电部件168、176和178的导电部件形成为非共形层，如图71中所示，但是包括导电部件168、176和178的导电部件可以以共形层的形式形成，只要掺杂隔离结构110C和包括导电部件168、176和178的导电部件之间的电连接适当地建立。本发明不限于此。
参考图73和图74，在一些实施例中，在图71和图72A中所描绘的结构上形成介电层158以覆盖导电图案178。介电层158可以称为具有高度平面性和平坦性的钝化层，这有利于随后形成的层/元件(例如，滤色器、微透镜等)。介电层158的细节已经在图21和图22中描述，并且因此为了简单在此不再重复。参考图75，在一些实施例中，滤光层180(包括多个滤色器182、184和186)和微透镜190设置在介电层158上和有源区域AR内的隔离结构GS’上方。滤光层180和微透镜190的细节已经在图23中描述，并且因此为了简单在此不再重复。在一些实施例中，可以实施如上面在图24中描述的先前描述的制造工艺以获得图75中描绘的(半导体)图像传感器器件5000a。利用隔离结构GS’，为光敏器件PD提供了更好的隔离，并且因此提高了图像传感器10的性能。此外，进一步减小了图像传感器器件5000a的整体厚度(在方向Z上)。
在一些可选实施例中，可以省略导电图案178，见图76的(半导体)图像传感器器件5000b。由于沟槽OP6、OP9和开口OP7、OP8彼此空间连通，导电栅格168和导电结构176以电连接和物理连接来连接。利用这样的配置，在不降低隔离结构GS’的隔离能力的情况下，进一步减小了图像传感器器件(例如，5000b)的整体厚度。
在上面实施例的截面图中，虽然沟槽OP1和/或开口OP2、OP3、OP4、OP5、OP8、OP10示出为具有垂直和平坦的侧壁，但是沟槽OP1和/或开口OP2、OP3、OP4、OP5、OP8、OP10可以独立地具有倾斜和平坦的侧壁。另一方面，在上面实施例的截面图中，虽然沟槽OP6、OP9和/或开口OP7示出为具有倾斜和平坦的侧壁，但是沟槽OP6、OP9和/或开口OP7可以独立地具有垂直和平坦的侧壁。本发明不限于此。
图77呈现了根据本发明的可以用于形成包括在半导体图像传感器器件中的图像传感器的方法6000的流程图。方法6000开始于步骤6002，提供具有设置在衬底的第一侧处的互连件的衬底、沿第一侧位于衬底中的介电隔离件以及沿第一侧在衬底中具有光敏器件的像素。图6的截面图提供了实例。
步骤6004是沿衬底的第二侧在衬底中形成多个沟槽。图7的截面图提供了实例。
步骤6006是在沟槽中形成第一介电结构。图9的截面图提供了实例。
步骤6008是在沟槽中形成导电栅格以形成具有第一介电结构和导电栅格的隔离结构。图11的截面图提供了实例。
步骤6010是在衬底中沿紧邻沟槽的侧的第二侧并且在介电隔离件上方形成多个开口。图13的截面图提供了实例。
步骤6012是在开口中形成第二介电结构。图15的截面图和图29的截面图提供了各个实例。
步骤6014是在开口和介电隔离件中形成穿透第二介电结构的通孔。图17的截面图和图31的截面图提供了各个实例。
步骤6016是在开口和通孔中形成导电结构以与互连件接触。图19的截面图和图33的截面图提供了各个实例。
步骤6018是在像素上方的衬底上方形成滤色器。图23的截面图和图38的截面图提供了各个实例。
步骤6020是在滤色器上面设置微透镜。图23的截面图和图38的截面图提供了各个实例。
图78呈现了根据本发明的可以用于形成包括在半导体图像传感器器件中的图像传感器的方法7000的流程图。方法7000开始于步骤7002，提供具有设置在衬底的第一侧处的互连件的衬底、沿第一侧位于衬底中的掺杂隔离件以及沿第一侧在衬底中具有光敏器件的像素。图43的截面图提供了实例。
步骤7004是沿衬底的第二侧在衬底中形成多个沟槽。图45的截面图提供了实例。
步骤7006是在沟槽中形成第一介电结构。图45的截面图提供了实例。
步骤7008是在沟槽中形成导电栅格以形成具有第一介电结构和导电栅格的隔离结构。图45的截面图提供了实例。
步骤7010是在衬底中沿紧邻沟槽的侧的第二侧并且在掺杂隔离件上方形成多个开口。图47的截面图提供了实例。
步骤7012是在开口中形成第二介电结构。图49的截面图提供了实例。
步骤7014是在开口中形成穿透第二介电结构并且暴露掺杂间隔件的通孔，其中掺杂间隔件与互连件接触。图49的截面图提供了实例。
步骤7016是在开口和通孔中形成导电结构以与掺杂隔离件接触。图49的截面图提供了实例。
步骤7018是在像素上方的衬底上方形成滤色器。图49的截面图提供了实例。
步骤7020是在滤色器上面设置微透镜。图49的截面图提供了实例。
图79呈现了根据本发明的可以用于形成包括在半导体图像传感器器件中的图像传感器的方法8000的流程图。方法8000开始于步骤8002，提供具有设置在衬底的第一侧处的互连件的衬底、沿第一侧位于衬底中的掺杂隔离件以及沿第一侧在衬底中具有光敏器件的像素。图63的截面图提供了实例。
步骤8004是沿衬底的第二侧在衬底中形成多个沟槽和多个开口，开口暴露掺杂隔离件。图65的截面图提供了实例。
步骤8006是在沟槽中形成第一介电结构并且在开口中形成第二介电结构。图67的截面图提供了实例。
步骤8008是在开口中形成穿透第二介电结构并且暴露掺杂隔离件的多个通孔，其中掺杂隔离件与互连件接触。图69的截面图提供了实例。
步骤8010是在沟槽中形成导电栅格以形成具有第一介电结构和导电栅格的隔离结构，以及在开口和通孔中形成导电结构以与掺杂隔离件接触。图71的截面图提供了实例。
步骤8012是在像素上方的衬底上方形成滤色器。图75的截面图提供了实例。
步骤8014是在滤色器上面设置微透镜。图75的截面图提供了实例。
虽然图77至图79的方法6000、7000和8000在本文中示出和描述为一系列步骤或事件，但是应该理解，这样的步骤或事件的示出顺序不应解释为限制意义。例如，除了本文示出和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。此外，可能不需要全部示出的步骤实现本文的描述的一个或多个方面或实施例，并且本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
根据一些实施例，图像传感器包括像素和隔离结构。像素包括光敏区域和紧邻光敏区域的电路区域。隔离结构位于像素上方，其中，隔离结构包括导电栅格和覆盖导电栅格的侧壁的介电结构。隔离结构围绕光敏区域的外围区域。
根据一些实施例，半导体器件包括衬底、互连件、光电二极管阵列、隔离结构和多个导电结构。衬底具有第一侧和与第一侧相对的第二侧。互连件位于第一侧上。光电二极管阵列设置在衬底的有源区域内并且电连接至互连件。隔离结构从衬底的第二侧延伸至有源区域内的衬底中的位置，其中，光电二极管阵列由隔离结构围绕并且与隔离结构间隔开，并且隔离结构包括导电栅格。多个导电结构设置在衬底的外围区域内的衬底中并且电连接至互连件，其中，导电栅格通过导电结构电连接至互连件并且与光电二极管阵列电隔离。
根据一些实施例，制造图像传感器的方法包括以下步骤：在衬底的第一侧处的衬底中形成像素，像素包括光敏区域和紧邻光敏区域的电路区域；在衬底的与第一侧相对的第二侧处使衬底凹进，以在电路区域上方形成围绕光敏区域的栅格网腔；在栅格网腔内设置第一介电结构；在栅格网腔中的第一介电结构上形成导电栅格，以形成包括第一介电结构和导电栅格的隔离结构；在衬底的第二侧处使衬底凹进，以形成紧邻栅格网腔的侧的多个开口；在开口中设置第二介电结构；在开口中的第二介电结构上形成多个导电结构，其中，导电结构电连接至隔离结构的导电栅极，并且隔离结构与像素电隔离。
本申请的一些实施例提供了一种图像传感器，包括：像素，包括光敏区域和紧邻所述光敏区域的电路区域；以及隔离结构，围绕所述光敏区域的外围区域，其中，所述隔离结构包括：导电栅格；以及介电结构，覆盖所述导电栅格的侧壁。
在一些实施例中，所述隔离结构与所述电路区域重叠，并且所述隔离结构与所述像素电隔离。在一些实施例中，所述介电结构还覆盖所述导电栅格的底面。在一些实施例中，所述导电栅格的材料包括金属或金属合金。在一些实施例中，图像传感器还包括：衬底，具有有源区域和紧邻所述有源区域的外围区域，其中，所述像素和所述隔离结构位于所述有源区域内的所述衬底中；以及导电结构，位于所述外围区域内的所述衬底中，其中，所述导电栅格电连接至所述导电结构。在一些实施例中，所述导电栅格通过所述介电结构与所述衬底分隔开。在一些实施例中，所述导电栅格的材料和所述导电结构的材料完全相同。在一些实施例中，所述导电栅格和所述导电结构是一体的。在一些实施例中，图像传感器还包括：导电图案，位于所述外围区域内的所述衬底上，其中，所述导电栅格通过所述导电图案电连接至所述导电结构。在一些实施例中，所述导电结构的材料和所述导电图案的材料完全相同。在一些实施例中，所述导电栅格的材料和所述导电结构的材料完全相同。在一些实施例中，所述导电栅格、所述导电图案和所述导电结构是一体的。在一些实施例中，所述导电栅格为共形层的形式或固体块的形式。
本申请的另一些实施例提供了一种半导体器件，包括：衬底，具有第一侧和与所述第一侧相对的第二侧；互连件，位于所述第一侧上；光电二极管阵列，设置在所述衬底的有源区域内并且电连接至所述互连件；隔离结构，从所述衬底的第二侧延伸至所述有源区域内的所述衬底中的位置，其中，所述光电二极管阵列由所述隔离结构围绕并且与所述隔离结构间隔开，并且所述隔离结构包括导电栅格；以及多个导电结构，设置在所述衬底的外围区域内的所述衬底中并且电连接至所述互连件，其中，所述导电栅格通过所述导电结构电连接至所述互连件并且与所述光电二极管阵列电隔离。
在一些实施例中，所述隔离结构的部分沿垂直于所述衬底和所述互连件的堆叠方向的方向位于所述有源区域内的所述衬底中的所述光电二极管阵列的两个相邻光电二极管之间。在一些实施例中，半导体器件还包括：多个第一隔离件，位于所述第一侧处的所述衬底中并且与所述互连件电隔离，其中，所述导电结构穿透所述第一隔离件以电连接至所述互连件；或者多个第二隔离件，位于所述第一侧处的衬底中并且电连接至所述互连件，其中，所述导电结构与所述第二隔离件接触以电连接至所述互连件，其中，所述第二隔离件包括掺杂区域。
本申请的又一些实施例提供了一种制造图像传感器的方法，包括：在所述衬底的第一侧处的衬底中形成像素，所述像素包括光敏区域和紧邻所述光敏区域的电路区域；在所述衬底的与所述第一侧相对的第二侧处使所述衬底凹进，以在所述电路区域上方形成围绕所述光敏区域的栅格网腔；在所述栅格网腔内设置第一介电结构；在所述栅格网腔中的所述第一介电结构上形成导电栅格，以形成包括所述第一介电结构和所述导电栅格的隔离结构；在所述衬底的所述第二侧处使所述衬底凹进，以形成紧邻栅格网腔的侧的多个开口；在所述开口中设置第二介电结构；以及在所述开口中的所述第二介电结构上形成多个导电结构，其中，所述导电结构电连接至所述隔离结构的所述导电栅极，并且所述隔离结构与所述像素电隔离。
在一些实施例中，所述栅格网腔和所述开口同时形成，并且所述栅格网腔和所述开口空间连通，所述第一介电结构和所述第二介电结构同时形成，以及所述导电栅格和所述导电结构同时形成。在一些实施例中，方法还包括：在所述第一侧处的所述衬底上形成互连件；在所述第一侧处的所述衬底中形成多个介电隔离件；以及图案化所述介电隔离件以形成与所述开口空间连通的多个通孔，其中，所述导电结构形成为进一步延伸至所述通孔中，以电连接所述互连件和所述导电栅格。在一些实施例中，方法还包括：在所述第一侧处的所述衬底上形成互连件；以及在所述第一侧处的所述衬底中形成多个掺杂隔离件，其中，所述开口形成为暴露所述掺杂隔离件的表面，并且所述导电结构形成为与所述掺杂隔离件接触以通过所述掺杂隔离件电连接所述互连件和所述导电栅极。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种图像传感器，包括：
像素，包括光敏区域和紧邻所述光敏区域的电路区域；以及
隔离结构，围绕所述光敏区域的外围区域，其中，所述隔离结构包括：
导电栅格；以及
介电结构，覆盖所述导电栅格的侧壁。
2.根据权利要求1所述的图像传感器，其中，所述隔离结构与所述电路区域重叠，并且所述隔离结构与所述像素电隔离。
3.根据权利要求1所述的图像传感器，其中，所述介电结构还覆盖所述导电栅格的底面。
4.根据权利要求1所述的图像传感器，其中，所述导电栅格的材料包括金属或金属合金。
5.根据权利要求1所述的图像传感器，还包括：
衬底，具有有源区域和紧邻所述有源区域的外围区域，其中，所述像素和所述隔离结构位于所述有源区域内的所述衬底中；以及
导电结构，位于所述外围区域内的所述衬底中，其中，所述导电栅格电连接至所述导电结构。
6.根据权利要求5所述的图像传感器，其中，所述导电栅格通过所述介电结构与所述衬底分隔开。
7.根据权利要求5所述的图像传感器，其中，所述导电栅格的材料和所述导电结构的材料完全相同。
8.根据权利要求5所述的图像传感器，其中，所述导电栅格和所述导电结构是一体的。
9.一种半导体器件，包括：
衬底，具有第一侧和与所述第一侧相对的第二侧；
互连件，位于所述第一侧上；
光电二极管阵列，设置在所述衬底的有源区域内并且电连接至所述互连件；
隔离结构，从所述衬底的第二侧延伸至所述有源区域内的所述衬底中的位置，其中，所述光电二极管阵列由所述隔离结构围绕并且与所述隔离结构间隔开，并且所述隔离结构包括导电栅格；以及
多个导电结构，设置在所述衬底的外围区域内的所述衬底中并且电连接至所述互连件，其中，所述导电栅格通过所述导电结构电连接至所述互连件并且与所述光电二极管阵列电隔离。
10.一种制造图像传感器的方法，包括：
在所述衬底的第一侧处的衬底中形成像素，所述像素包括光敏区域和紧邻所述光敏区域的电路区域；
在所述衬底的与所述第一侧相对的第二侧处使所述衬底凹进，以在所述电路区域上方形成围绕所述光敏区域的栅格网腔；
在所述栅格网腔内设置第一介电结构；
在所述栅格网腔中的所述第一介电结构上形成导电栅格，以形成包括所述第一介电结构和所述导电栅格的隔离结构；
在所述衬底的所述第二侧处使所述衬底凹进，以形成紧邻栅格网腔的侧的多个开口；
在所述开口中设置第二介电结构；以及
在所述开口中的所述第二介电结构上形成多个导电结构，其中，所述导电结构电连接至所述隔离结构的所述导电栅极，并且所述隔离结构与所述像素电隔离。
CN202210042467.7A 2021-01-15 2022-01-14 图像传感器及其制造方法和半导体器件 Pending CN114464637A (zh)

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