JP7350106B2 - イメージセンサ及びその製造方法 - Google Patents

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Description

本開示は、イメージセンサ及びその製造方法全般に関連する。
半導体イメージセンサは、光等の放射を感知するのに使用される。相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ及び電荷結合素子（ＣＣＤ）センサは、デジタルスチルカメラ又はモバイルフォンカメラの用途等、種々の用途で広範に使用される。これらのセンサは、フォトダイオードと、基板に向かって投影された放射を吸収し、感知した放射を電気信号に変換することができるトランジスタとを含む、基板内の画素アレイを利用する。
技術が進化するにつれて、ＣＭＯＳイメージセンサ（ＣＩＳ）は、ＣＭＯＳイメージセンサに本質的に備わっているある効果の故にＣＣＤを超える人気を博している。特に、ＣＭＯＳイメージセンサは、画像取得率が高く、作動電圧がより低く、電力消費がより低く、及びノイズ耐性がより高く、ランダムなアクセスを許容する。さらに、ＣＭＯＳイメージセンサは、論理素子及びメモリ素子と同一の大容量のウェハ処理で製造されてもよい。
技術的課題
本開示は、問題となる漏洩電流とクロストークとを解決することが意図されるもので、隔離構造を備えたイメージセンサと、その製造方法とを提供する。
以上の目的に到達するために、本開示は、画素と、隔離構造と、を含むイメージセンサを提供する。前記画素は、感光領域と、前記感光領域の隣の回路領域と、を備える。前記隔離構造は、前記画素の上方に配置され、導電格子と、前記導電格子の側壁を被覆する誘電構造と、を備え、前記感光領域の周辺領域を包囲する。
以上の目的に到達するために、本開示は、基板と、相互接続と、フォトダイオードアレイと、隔離構造と、複数の導電構造と、を備える半導体装置も提供する。前記基板は、第１の側と、前記第１の側の反対の第２の側と、を有する。前記相互接続は、前記第１の側に配置される。前記フォトダイオードアレイは、前記基板内において、前記基板のアクティブ領域内部に配置され、前記相互接続と電気的に接続される。前記隔離構造は、前記基板の前記第２の側から、前記基板内のアクティブ領域内部のある位置まで延設され、前記フォトダイオードアレイは、前記隔離構造に包囲され、前記隔離構造から離間し、前記隔離構造は、導電格子を備える。前記複数の導電構造は、前記基板内において、前記基板の周辺領域内部に配置され、前記相互接続と電気的に接続され、前記導電格子は、前記導電構造を通じて前記相互接続に電気的に接続され、前記フォトダイオードアレイから電気的に隔離される。
以上の目的に到達するために、本開示は、以下のステップを備えるイメージセンサの製造方法も提供する。すなわち、基板内において、基板の第１の側に画素を形成する工程であって、前記画素が、感光領域、及び前記感光領域の隣の回路領域を備える工程と、前記基板の第１の側の反対の第２の側において、前記基板を窪ませて、前記回路領域の上方に、前記感光領域を包囲するように、格子メッシュ空洞を形成する工程と、前記格子メッシュ空洞内に第１の誘電構造を配置する工程と、前記格子メッシュ空洞内の前記第１の誘電構造上に、導電格子を形成し、前記第１の誘電構造、及び前記導電格子を備えた隔離構造を形成する工程と、前記基板の第２の側において、前記基板を窪ませて、前記格子メッシュ空洞の側の隣に複数の開口を形成する工程と、前記開口内において、第２の誘電構造を配置する工程と、前記開口内の第２の誘電構造上に、複数の導電構造を形成する工程と、を備え、前記導電構造は、前記隔離構造の導電格子に電気的に接続され、前記隔離構造は、前記画素から電気的に隔離される。
以上に基づき、本開示のイメージセンサに含まれる隔離構造にバイアスが付与されるため、隔離構造の側壁に沿って正孔蓄積を生じ、電子が隔離構造付近に捕捉されるのを防いで、イメージセンサにおける漏洩電流と近接ピクセル間のクロストークとを低減する。
本開示の態様は、以下の詳細な説明を添付の図面とともに読むことで最もよく理解される。なお、当分野の標準的な慣行によると、種々の特徴が正寸でない。実際のところ、種々の特徴の寸法は、検討を明確に行うため、任意で増減され得る。
図１は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおいて、回路に接続された画素の列を含むイメージセンサを有した半導体構造のブロック図である。 図２～図３は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおいて、回路に接続された画素の列を含むイメージセンサを示した模式図である。 図２～図３は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおいて、回路に接続された画素の列を含むイメージセンサを示した模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、及び図２１に描かれたイメージセンサに含まれる部品の相対位置を示した水平（又は平面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、イメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図２５は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示した垂直（又は横断面）模式図である。 図２６及び図２７は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示した垂直（又は横断面）及び水平（又は平面）模式図である。 図２６及び図２７は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示した垂直（又は横断面）及び水平（又は平面）模式図である。 図２８は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）模式図である。 図２９、図３１、図３３、図３５、図３７、及び図３８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図３０、図３２、図３４、及び図３６は、図２９、図３１、図３３、及び図３５に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図２９、図３１、図３３、図３５、図３７、及び図３８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図３０、図３２、図３４、及び図３６は、図２９、図３１、図３３、及び図３５に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図２９、図３１、図３３、図３５、図３７、及び図３８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図３０、図３２、図３４、及び図３６は、図２９、図３１、図３３、及び図３５に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図２９、図３１、図３３、図３５、図３７、及び図３８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図３０、図３２、図３４、及び図３６は、図２９、図３１、図３３、及び図３５に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図２９、図３１、図３３、図３５、図３７、及び図３８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図２９、図３１、図３３、図３５、図３７、及び図３８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図３９は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）模式図である。 図４０及び図４１は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）及び水平（又は平面）模式図である。 図４０及び図４１は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）及び水平（又は平面）模式図である。 図４２は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す模式垂直（又は横断面）図である。 図４３、図４５、図４７、及び図４９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図４４、図４６、図４８、及び図５０は、図４３、図４５、図４７、及び図４９に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図４３、図４５、図４７、及び図４９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図４４、図４６、図４８、及び図５０は、図４３、図４５、図４７、及び図４９に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図４３、図４５、図４７、及び図４９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図４４、図４６、図４８、及び図５０は、図４３、図４５、図４７、及び図４９に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図４３、図４５、図４７、及び図４９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図４４、図４６、図４８、及び図５０は、図４３、図４５、図４７、及び図４９に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図５１は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）模式図である。 図５２及び図５３は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）及び水平（又は平面）模式図である。 図５２及び図５３は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）及び水平（又は平面）模式図である。 図５４は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）模式図である。 図５５～図５８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の実施形態を示す垂直（又は横断面）模式図である。 図５５～図５８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の実施形態を示す垂直（又は横断面）模式図である。 図５５～図５８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の実施形態を示す垂直（又は横断面）模式図である。 図５５～図５８は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の実施形態を示す垂直（又は横断面）模式図である。 図５９～図６２は、図４９、図５１、図５２、図５４、及び図５５～図５８にアウトラインを示したダッシュ線エリアＣ、Ｄ、Ｅ、及びＦにおける導電構造とイメージセンサのドープ領域との間の接合の種々の実施形態を示す拡大及び垂直（又は横断面）模式図である。 図５９～図６２は、図４９、図５１、図５２、図５４、及び図５５～図５８にアウトラインを示したダッシュ線エリアＣ、Ｄ、Ｅ、及びＦにおける導電構造とイメージセンサのドープ領域との間の接合の種々の実施形態を示す拡大及び垂直（又は横断面）模式図である。 図５９～図６２は、図４９、図５１、図５２、図５４、及び図５５～図５８にアウトラインを示したダッシュ線エリアＣ、Ｄ、Ｅ、及びＦにおける導電構造とイメージセンサのドープ領域との間の接合の種々の実施形態を示す拡大及び垂直（又は横断面）模式図である。 図５９～図６２は、図４９、図５１、図５２、図５４、及び図５５～図５８にアウトラインを示したダッシュ線エリアＣ、Ｄ、Ｅ、及びＦにおける導電構造とイメージセンサのドープ領域との間の接合の種々の実施形態を示す拡大及び垂直（又は横断面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図６４、図６６、図６８Ａ、図６８Ｂ、図７０Ａ、図７０Ｂ、図７２Ａ、図７２Ｂ、及び図７４は、図６３、図６５、図６７、図６９、図７１、及び図７３に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図６４、図６６、図６８Ａ、図６８Ｂ、図７０Ａ、図７０Ｂ、図７２Ａ、図７２Ｂ、及び図７４は、図６３、図６５、図６７、図６９、図７１、及び図７３に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図６４、図６６、図６８Ａ、図６８Ｂ、図７０Ａ、図７０Ｂ、図７２Ａ、図７２Ｂ、及び図７４は、図６３、図６５、図６７、図６９、図７１、及び図７３に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図６４、図６６、図６８Ａ、図６８Ｂ、図７０Ａ、図７０Ｂ、図７２Ａ、図７２Ｂ、及び図７４は、図６３、図６５、図６７、図６９、図７１、及び図７３に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図６４、図６６、図６８Ａ、図６８Ｂ、図７０Ａ、図７０Ｂ、図７２Ａ、図７２Ｂ、及び図７４は、図６３、図６５、図６７、図６９、図７１、及び図７３に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図６４、図６６、図６８Ａ、図６８Ｂ、図７０Ａ、図７０Ｂ、図７２Ａ、図７２Ｂ、及び図７４は、図６３、図６５、図６７、図６９、図７１、及び図７３に描かれたイメージセンサに含まれる部品の相対位置を示す水平（又は平面）模式図である。 図６３、図６５、図６７、図６９、図７１、図７３、及び図７５は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを製造する方法を示す垂直（又は横断面）模式図である。 図７６は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示す垂直（又は横断面）模式図である。 図７７～図７９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の製造方法を示すフローチャートである。 図７７～図７９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の製造方法を示すフローチャートである。 図７７～図７９は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサの種々の製造方法を示すフローチャートである。
詳細な説明
以下の開示では、提供する主題の異なる特徴を実現するために、多数の異なる実施形態又は例を提供する。本開示を簡易化するために、部品、値、動作、材料、配置等の具体例を以下に説明する。当然のことながら、これらは、単なる例示であり、限定を意図するものでない。他の部品、値、動作、材料、配置等が考えられる。例えば、以下の説明の中で、第２の特徴の上方又は上に第１の特徴を形成するとした場合、第１及び第２の特徴が直接接触して形成される実施形態が含まれてもよく、また追加の特徴が第１及び第２の特徴の間に形成されて、第１及び第２の特徴が直接接触しなくてもよい実施形態も含まれてよい。さらに、本開示は、種々の実施形態において、参照数字、及び／又は、文字を反復することがある。この反復は、簡潔さと明確さを目的としたものであり、それ自体が、種々の実施形態間、及び／又は、検討される構成間の関係を指示するものでない。
さらに、図に示される１つの要素又はと特徴の、他の要素又は特徴に対する関係を説明する際に、その説明を簡単にするため、「～の下」「～の下側」「下方」「～の上」「上方」等、空間的に相対的な用語が本明細書中で使用されることがある。空間的に相対的な用語は、図に描かれた向きに加え、使用中又は動作中の装置の異なる向きも包含することが意図されている。装置は、それ以外の向きであってもよく（９０度回転されるか、又は他の向き）、本明細書中で使用される空間的に相対的な記述は、それに応じて同様に解釈されてもよい。
さらに、図に示される同様又は異なる要素又は特徴を説明する際にその説明を簡単にするため、本明細書中では「第１の」「第２の」「第３の」等の用語が使用されることがあり、またこれらの用語は、説明の有無又は文脈の順に応じて、相互に変更可能に使用されることがある。
ＣＭＯＳイメージセンサは、感光絵素（画素）のアレイを備え、各々、トランジスタ、キャパシタ、及び感光要素を備えてもよい。ＣＭＯＳイメージセンサは、感光ＣＭＯＳ回路を利用して、フォトンを電子に変換する。感光ＣＭＯＳ回路は、基板内に形成されたフォトダイオードを備える。フォトダイオードが露光されると、電荷がフォトダイオード内に誘発される。各画素は、光が対象シーンから画素に入射するとき画素上に落ちる光の量に応じて、電子を生成できる。さらに、電子は、画素内で電圧信号に変換され、さらに、Ａ／Ｄコンバータによってデジタル信号に転換される。複数の周辺回路が、デジタル信号を受信し、これらを処理して対象シーンの画像を表示する。結果として、ＣＭＯＳイメージセンサ装置（例えば、ＣＭＯＳイメージセンサを備えた半導体チップ又はダイ）は、イメージセンサと、増幅器、Ａ／Ｄコンバータ等、任意の必要な論理回路と、の双方を備えてもよい。
ＣＭＯＳイメージセンサは、基板の頂上部に形成された、誘電層及び相互接続金属層等、複数の追加層を備えてもよく、相互接続層を使用して、フォトダイオードを周辺回路に連結する。ＣＭＯＳイメージセンサの追加層を有する側は、一般的に、表面側と称され、基板を有する側は、背面側と称される。光路の差異に応じて、ＣＭＯＳイメージセンサは、さらに、２つの主なカテゴリー、すなわち、表面側照明（ＦＳＩ）イメージセンサと、背面側照明（ＢＳＩ）イメージセンサと、に分割可能である。
以上のことを鑑みると、イメージセンサと、その製造方法とを、種々の例示的な実施形態に応じて提供する。種々の実施形態を具体的に扱うのに先立って、本開示の実施形態の或る効果的特徴及び態様全般について取り扱う。イメージセンサは、イメージセンサの性能を向上するために、量子効率（ＱＥ）を向上し、クロストーク（Ｘｔａｌｋ）を抑制するように適合されてもよい、導電格子を有する隔離構造を備えている。以下、半導体基板とともに、その上に重ねられた相互接続と、その内部に配置されたフォトダイオードと、基板上に重なってフォトダイオードを包囲する導電格子を有した隔離構造と、を有する集積回路を備えたイメージセンサについて説明する。ここで導電格子及び相互接続は、半導体基板の反対の２つの側方に配置され、互いに電気的に接続される。加えて、カラーフィルタと、マイクロレンズとがさらに、導電格子上方に配置され、フォトダイオードに重なる。導電格子は、光を反射することができ、１つの画素に入った入射光が、それに隣接する画素には確実に入らないようにし、隣接する画素間の隔離を提供するもので、両者間の潜在的なクロストークを抑制する。さらに、導電格子は、高い反射率を有するため、画素に戻すように（導電格子に当たった）光を反射することにより、光が画素に入射したときにその画素に落ちる光の量が向上されてもよく、これにより、画素の量子効率を向上する。このような導電格子により、イメージセンサの性能が向上する。いくつかの実施形態に係る、導電格子を備えたイメージセンサを形成する中間段階が示されている。いくつかの実施形態のいくつかのバリエーションについて検討する。種々の図面と例示的な実施形態を通じて、同様の参照符号を使用して同様の要素を示す。
図１は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサにおける、回路に接続された画素の列を含むイメージセンサを有した半導体構造（(半導体)イメージセンサ装置、ダイ、又はチップ等）のブロック図である。
図１を参照すると、いくつかの実施形態において、イメージセンサ１０と、集積回路２０と、を備えたイメージセンサダイの例示的な機能が示されている。いくつかの実施形態において、イメージセンサ１０は、画素１１の格子又はアレイを備える。画素１１は、Ｎ×Ｎ又はＮ×Ｍのアレイ（Ｎ、Ｍ＞０、Ｎは、Ｍと等しくてもよく、等しくなくてもよい）等、マトリックス形態に配置されてもよい。画素１１のアレイのサイズは、要求に応じて設計及び選択可能であり、本開示のものに限定されない。例えば、画素１１は、図１に描かれた５×５アレイに配置されてもよい。画素１１は、本開示において、センサ要素と称されてもよい。イメージセンサ１０における画素１１の各列は、集積回路２０に電気的に接続された相互接続又は金属間ライン１３を共有してもよく、画素出力を集積回路２０に移送するようにしてもよい。例えば、イメージセンサ１０は、各画素１１における電圧信号を生成し、これがさらに、集積回路２０に処理されるデジタル信号に転換される。
いくつかの実施形態において、集積回路２０は、読み出し回路部品２１と、信号処理回路部品２２と、出力回路部品２３と、を備える。画素１１のアレイから出力された信号は、読み出し回路部品２１によって読み取られる。読み出し回路部品２１によって読み出された信号は、信号処理回路部品２２によって処理される。信号処理回路部品２２からの処理済みの信号は、出力回路部品２３によってなされた、イメージセンサ用途のための出力を生成する。要求やレイアウト設計に基づき、より多くの回路部品、又はより少ない回路部品が集積回路２０に含まれてもよく、本開示はこれに限定されるものでない。
いくつかの実施形態において、アクセス回路１２等、他の回路もイメージセンサ１０上に形成され、動作中に画素を有効にする。例えば、アクセス回路１２は、ローリングシャッタ回路又はグローバルシャッタ回路を備える。代替の実施形態において、アクセス回路１２は、各画素１１内に一体化されてもよい。
図２～図３は、本開示のいくつかの実施形態に係る、(半導体)イメージセンサダイにおける、回路と接続された画素の列を含むイメージセンサを示す模式図である。図２及び図３において、簡潔に示すため、イメージセンサ１０に含まれる画素１１のうちの1つのみが、代表として示されている。図２を参照すると、いくつかの実施形態において、画素１１は、感光素子ＰＤ、第１のトランスファゲートトランジスタＴＧ１、記憶素子ＳＤ、及び駆動回路ＤＣを備え、アクセス回路１２に含まれるシャッタゲートトランジスタＳＨＧに電気的に接続される。
いくつかの実施形態において、感光素子ＰＤは、第１のドープ領域１０２ａと、第２のドープ領域１０４ａとによって形成されたＰ－Ｎ接合からなる。いくつかの実施形態において、第１のドープ領域１０２ａは、ｎ型ドーパントでドープされ、第２のドープ領域１０４ａは、ｐ型ドーパントでドープされる。しかしながら、本開示に限定されるものでないと解釈される。イメージセンサ１０を構成する半導体基板の導電種別に応じて、第１のドープ領域１０２ａと第２のドープ領域１０４ａ内のドーパントは、相互に変更可能である。入射光を放射すると、感光素子ＰＤは、入射光に応じて、画像電荷を蓄積することができる。例えば、感光素子ＰＤは、フォトダイオードを備える。なお、フォトダイオードは、単に、感光素子ＰＤの例示としての機能を果たすものであり、本開示はこれに限定されるものでない。入射光の放射に際して画像電荷を蓄積することのできる限り、他の好適な感光素子が適合されてもよい。例えば、感光素子ＰＤには、電荷ストレージを備えたメモリ素子が含まれてもよい。
いくつかの実施形態において、シャッタゲートトランジスタＳＨＧが、感光素子ＰＤに連結される。例えば、シャッタゲートトランジスタＳＨＧのソース又はドレインが、電圧Ｖａａに連結され、感光素子ＰＤに蓄積された画像電荷を選択的に枯渇させる。いくつかの実施形態において、第１のトランスファゲートトランジスタＴＧ１は、感光素子ＰＤと記憶素子ＳＤとの間に配置される。いくつかの実施形態において、第１のトランスファゲートトランジスタＴＧ１は、感光素子ＰＤに蓄積された画像電荷の記憶素子ＳＤへの移送を制御することができる。例えば、イメージセンサ１０の動作中、第１のトランスファゲートトランジスタＴＧ１は、移送信号を受信し、この移送信号に基づき、感光素子ＰＤに蓄積された画像電荷の記憶素子ＳＤへの移送を実施することができる。
いくつかの実施形態において、記憶素子ＳＤは、第１のトランスファゲートトランジスタＴＧ１と感光素子ＰＤに連結され、感光素子ＰＤに蓄積された画像電荷を受け取り、受け取った画像電荷を枯渇領域内に溜める。図２に示されるとおり、記憶素子ＳＤは、感光素子ＰＤに隣接してもよい。いくつかの実施形態において、記憶素子ＳＤは、第１のドープ領域１０２ｂと、第２のドープ領域１０４ｂと、記憶ゲート電極ＳＧと、を備える。いくつかの実施形態において、画像電荷は、第１のドープ領域１０２ｂと、第２のドープ領域１０４ｂと、第２のドープ領域１０４ｂ下方の半導体基板（例えば、図４～図２４に示される半導体基板１００ａ／１００）に溜められる。記憶素子ＳＤの第１のドープ領域１０２ｂと、感光素子ＰＤの第１のドープ領域１０２ａは、同一のステップで同時に形成されてもよい。同様に、記憶素子ＳＤの第２のドープ領域１０４ｂと、感光素子ＰＤの第２のドープ領域１０４ａとは、これらもまた、同一のステップで同時に形成可能である。しかしながら、本開示はこれに限定されるものでない。いくつかの他の実施形態において、第１のドープ領域１０２ａ、１０２ｂと、第２のドープ領域１０４ａ、１０４ｂとは、異なるステップで個別に形成されてもよい。感光素子ＰＤの構造については、図４～図２４と併せて、後にさらに詳細に検討する。
いくつかの実施形態において、駆動回路ＤＣが、記憶素子ＳＤに隣接して配置される。駆動回路ＤＣは、第２のトランスファゲートトランジスタＴＧ２と、浮遊拡散ＦＤと、リセットトランジスタＲＳＴと、ソースフォロワトランジスタＳＦと、行選択トランジスタＲＳと、を備える。いくつかの実施形態において、第２のトランスファゲートトランジスタＴＧ２は、記憶素子ＳＤの出力に連結される。第１のトランスファゲートトランジスタＴＧ１と同様に、第２のトランスファゲートトランジスタＴＧ２も、記憶素子ＳＤに蓄積された画像電荷を選択的に浮遊拡散ＦＤに移送する機能を提供する。いくつかの実施形態において、第２のトランスファゲートトランジスタＴＧ２と、記憶ゲート電極ＳＧとは、協働して、記憶素子ＳＤに溜められた画像電荷を浮遊拡散ＦＤに移送してもよい。例えば、バイアスが、記憶ゲート電極ＳＧと、第２のトランスファゲートトランジスタＴＧ２のゲートとに付与され、電荷の移動のためのチャンネルが生成されるように、電界を生成してもよい。いくつかの実施形態において、生成された電界により、第１のドープ領域１０２ｂ、第２のドープ領域１０４ｂ、第２のドープ領域１０４ｂの下方の半導体基板に溜められた電荷は、第１のドープ領域１０２ｂ及び第２のドープ領域１０４ｂから引き抜かれ、記憶素子ＳＤに隣接した第２のトランスファゲートトランジスタＴＧ２のチャンネルに入る。その後、これらの電荷は、第２のトランスファゲートトランジスタＴＧ２のチャンネルを通じて進行し、浮遊拡散ＦＤに到達してもよい。いくつかの実施形態において、第２のトランスファゲートトランジスタＴＧ２のドレインは、記憶素子ＳＤのドレインとして機能してもよい。
いくつかの実施形態において、浮遊拡散ＦＤは、読み出しノードと称される。浮遊拡散ＦＤは、例えば、少なくとも部分的にｐウェル内に形成された、低濃度ドープｎ型領域である。いくつかの実施形態において、浮遊拡散ＦＤは、画像電荷を溜めるためのキャパシタとして機能してもよい。
図２に示されるとおり、いくつかの実施形態において、リセットトランジスタＲＳＴは、浮遊拡散ＦＤ及び電圧Ｖｐｉｘに連結され、浮遊拡散ＦＤ内の画像電荷を選択的にリセットする。例えば、リセットトランジスタＲＳＴは、浮遊拡散ＦＤの放電及び充電を行い、リセット信号に応じて電圧を事前設定してもよい。いくつかの実施形態において、ソースフォロワトランジスタＳＦは、浮遊拡散ＦＤと電圧Ｖａａに連結される。例えば、ソースフォロワトランジスタＳＦは、高インピーダンスの出力を提供することができる。ソースフォロワトランジスタＳＦは、読み出し動作のために、浮遊拡散ＦＤの信号を増幅することのできる増幅器トランジスタであってもよい。いくつかの実施形態において、行選択トランジスタＲＳは、ソースフォロワトランジスタＳＦに連結される。いくつかの実施形態において、行選択トランジスタＲＳの他の端部は、読み出し列ライン（例えば、相互接続又は金属間ライン１３）に連結されて、画像データＰｉｘоｕｔを選択的に出力する。
いくつかの実施形態において、駆動回路ＤＣは、読み出し機能を実施するため、駆動回路ＤＣは、集積回路２０に含まれる読み出し回路２１に加えて、読み出し回路と称される。さらに、図２に示されたイメージセンサ１０の模式図（又は図面）は単なる例であり、本開示はこれに限定されるものでない。いくつかの他の実施形態において、イメージセンサ１０は、異なる回路設計を有してもよい。例えば、第１のトランスファゲートトランジスタＴＧ１が省略されてもよい。いくつかの他の実施形態において、駆動回路ＤＣの部品のレイアウトは、回路の要件に応じて変更されてもよい。例えば、駆動回路ＤＣが、図２の４トランジスタ（４Ｔ）回路に描かれている。しかしながら、いくつかの代替の実施形態において、駆動回路ＤＣは、３Ｔ回路であってもよく、５Ｔ回路であってもよく、又はその他任意の好適な回路であってもよい。
しかしながら、本開示は、これに限定されるものでない。さらに他の実施形態において、第１のトランスファゲートトランジスタＴＧ１は、感光素子ＰＤ内に組み込まれ、第２のトランスファゲートトランジスタＴＧ２は、記憶素子ＳＤに組み込まれることで、駆動回路ＤＣが、リセットトランジスタＲＳＴと、ソースフォロワトランジスタＳＦと、行選択トランジスタＲＳとを備えた３トランジスタ（３Ｔ）回路となるようにする。
イメージセンサ１０の動作について、以下に簡単に説明する。受信する信号が、以前に受信した信号と混同するのを防ぐため、リセットプロセスを最初に実施する。リセットプロセス中、参照電圧ＶｃｃをリセットトランジスタＲＳＴに付与し、リセットトランジスタＲＳＴをオンにし、電圧Ｖｐｉｘを参照電圧Ｖｃｃに変化させる。いくつかの実施形態において、参照電圧Ｖｃｃは、３．３Ｖであってもよい。その後、浮遊拡散ＦＤの電位を、リセットトランジスタＲＳＴ及び電圧Ｖｐｉｘによって参照電圧Ｖｃｃに引き寄せる。一方、記憶ゲート電極ＳＧ及び第２のトランスファゲートトランジスタＴＧ２をオンにし、高い基準電圧Ｖｃｃで、記憶素子ＳＤに以前に溜められた電荷を枯渇させることで、記憶素子ＳＤをリセットできるようにする。いくつかの実施形態において、感光素子ＰＤは、記憶素子ＳＤと併せて枯渇させられる。例えば、電圧Ｖａａは、基準電圧Ｖｃｃに設定されてもよく、シャッタゲートトランジスタＳＨＧがオンにされ、感光素子ＰＤに以前に蓄積された電荷を枯渇させるようにしてもよい。なお、この段階において、第１のトランスファゲートトランジスタＴＧ１はオフである。記憶素子がリセットされており、感光素子ＰＤが枯渇させられていることを確認した後、シャッタゲートトランジスタＳＨＧと、第１のトランスファゲートトランジスタＴＧ１と、第２のトランスファゲートトランジスタＴＧ２とがオフにされる。入射光の放射時、画像電荷が感光素子ＰＤに捕捉される。感光素子ＰＤに蓄積された画像電荷にアクセスするため、第１のトランスファゲートトランジスタＴＧ１と、記憶ゲート電極ＳＧとが、オンにされて、感光素子ＰＤ内に蓄積された画像電荷が記憶素子内に移送されるようにする。記憶素子ＳＤ内に溜められた画像電荷にアクセスするために、記憶ゲート電極ＳＧと、第２のトランスファゲートトランジスタＴＧ２とがオンにされ、記憶素子ＳＤの空乏領域から浮遊拡散ＦＤ内に画像電荷を移送する。続いて、ソースフォロワトランジスタＳＦがオンにされ、読み出し動作のために、浮遊拡散ＦＤの信号を増幅し、行選択トランジスタＲＳがオンにされ、画像データＰｉｘоｕｔを選択的に出力する。
いくつかの実施形態において、図３に示されるとおり、図１及び図２に描かれているイメージセンサ１０の１つの画素１１の或る特徴の配置について、説明のために強調して示す。例えば、簡単な図示のため、感光素子ＰＤ、記憶素子ＳＤ、及び駆動回路ＤＣの位置決め箇所（又は領域）が図３に示されている。例えば、図３に示されるとおり、感光素子ＰＤは、感光領域１１Ａ内に位置決めされ、記憶素子ＳＤは、記憶素子領域１１Ｂ内に位置決めされ、駆動回路ＤＣは、回路領域１１Ｃ内に位置決めされる。いくつかの実施形態において、記憶素子ＳＤ及び駆動回路ＤＣは、Ｙ方向に沿って互いに隣に配置され、記憶素子ＳＤと駆動回路ＤＣとの電気的連結を促進し、記憶素子ＳＤ及び駆動回路ＤＣは、Ｘ方向に沿って感光素子ＰＤの隣に配置され、記憶素子ＳＤと感光素子ＰＤとの電気的連結を促進するが、ここでＸ方向は、Ｙ方向とは異なる。Ｘ方向は、Ｙ方向に直交してもよい。しかしながら、本開示は、これに限定されるものでない。画像電荷の移送中、画像電荷の減損が許容可能な範囲でこれら上述の電気的連結が達成可能である限り、他の好適な配置が適合されてもよい。例えば、感光素子ＰＤ、記憶素子ＳＤ、及び駆動回路ＤＣの部品は、明確な境界ではっきりとした位置決め箇所（又は領域）を伴うことなく、半導体基板上、及び／又は、半導体基板内に形成可能である。
図４～図２４は、本開示のいくつかの実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置１０００ａ）に含まれるイメージセンサを製造する方法を示す、垂直及び水平模式図であり、図４、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２４は、図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２に描かれたＡ－Ａ線及びＢ－Ｂ線に沿った横断面図である。実施形態において、製造方法は、ウェハレベルプロセスの一部である。なお、本明細書に記載のプロセスステップは、導電格子を有する隔離構造を備えたイメージセンサを含む半導体構造の製造に使用される製造プロセスの一部を網羅するものである。このような半導体構造は、(半導体)イメージセンサダイ、又はチップ、又は(半導体)イメージセンサ装置と称されることもある。実施形態は、さらなる説明を提供することが意図されてものであり、本開示の範囲を限定するために使用されるものでない。例えば、いくつかの工程が異なる順に発生してもよく、及び／又は、図示、及び／又は、本明細書に記載のものとは別の他の工程又はイベントと同時に発生してもよい。さらに、すべては示されていないが、本明細書に記載の１つ以上の態様又は実施形態を実施するのに、すべてが図示されない工程が要求されてもよく、本明細書中に描かれた工程のうちの１つ以上が、１つ以上の別の工程、及び／又は、フェーズにおいて実施されてもよい。いくつかの実施形態において、(半導体)イメージセンサ装置１０００ａは、ＢＳＩイメージセンサ装置であり、入射光（図２４中では「Ｌ」で示される）の放射が半導体基板１００の背面側に向かって、感光素子ＰＤ内に投射される。
図４及び図５をともに参照すると、いくつかの実施形態において、初期集積回路構造ＩＣＳが提供され、初期集積回路構造ＩＣＳは、半導体基板１００ａと、素子領域（図示せず）と、相互接続１２０と、を備える。いくつかの実施形態において、初期集積回路構造ＩＣＳは、アクティブ領域ＡＲ１（例えば、図２及び図３中の画素１１の箇所）と、周辺領域ＰＲ（例えば、図１の回路の箇所）と、を備える。初期集積回路構造ＩＣＳは、必要に応じて、イメージセンサ装置１０００ａの他の部品を収容するために、他の領域を備えてもよい。例えば、図５に示されるとおり、周辺領域ＰＲは、アクティブ領域の一方側に配置される。しかしながら、本開示はこれに限定されるものでなく、周辺領域ＰＲは、アクティブ領域ＡＲの一方側、一を超える数の側、又はすべての側に配置されてもよい。
図４において、半導体基板１００ａは、例えば、ホウ素等、ｐ型ドーパントでドープされたシリコン基板であるため、ｐ型基板である。或いは、半導体基板１００ａは、他の好適な半導体材料であり得る。例えば、半導体基板１００ａは、リン又は砒素等、ｎ型ドーパントでドープされたシリコン基板であってもよく、ｎ型基板である。半導体基板１００ａは、設計要件（例えば、ｐ型ウェル又はｎ型ウェル）に応じて、種々のドープ領域を備えてもよい。いくつかの実施形態において、ドープ領域は、ホウ素又はＢＦ２等のｐ型ドーパント、及び／又は、リン又は砒素等、ｎ型ドーパントでドープされる。さらに、ドープ領域は、Ｐウェル構造、Ｎウェル構造、デュアルウェル構造において、又は上昇構造を使用して、半導体基板１００ａ上に直接形成されてもよい。他の実施形態において、半導体基板１００ａは、ダイアモンド又はゲルマニウム等、他の何らかの好適な元素半導体、砒化ガリウム、炭化シリコン、砒化インジウム、リン化インジウム等、好適な化合物半導体、又は炭化シリコンゲルマニウム、砒化リン化ガリウム、又はリン化ガリウムインジウム等、好適な合金半導体で作成されてもよい。さらに、半導体基板１００ａは、エピタキシャル層（エピ層）を備えることができ、性能向上のために歪められてもよい。或いは、半導体基板１００ａは、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイア等、絶縁体上の半導体であってもよい。
例えば、図４に示されるとおり、半導体基板１００ａは、Ｚ方向に沿って、上面Ｓ１００ｔと、上面Ｓ１００ｔの反対の底面Ｓ１００ｂと、を有してもよい。Ｚ方向は、Ｘ－Ｙ面、例えば、Ｘ方向及びＹ方向に直交してもよい。いくつかの実施形態において、半導体基板１００ａの厚さＴ１００ａは、おおよそ５００μｍ～９００μｍの範囲である。
いくつかの実施形態において、半導体基板１００ａはまた、アクティブ領域ＡＲ内の複数の第１の隔離体（図示せず）と、周辺領域ＰＲ内の複数の第２の隔離体１１０と、を備え、これらは、感光素子ＰＤ、記憶素子ＳＤ、駆動回路ＤＣ中のトランジスタ（ＲＳＴ、ＳＦ、ＲＳ、ＴＧ１、及び／又は、ＴＧ２等）、及び／又は、回路（例えば、１２、２１、２２、２３）の部品等、異なる素子を隔離するように形成される。第１の隔離体及び第２の隔離体１１０は、各々、シリコン局所酸化（ＬＯＣＯＳ）又はシャロートレンチ隔離（ＳＴＩ）等の隔離技術を利用して、種々の領域を電気的に隔離してもよい。第１の隔離体と第２の隔離体１１０とが、ＳＴＩで作成された場合、ＳＴＩには、酸化シリコン、窒化シリコン、酸窒化シリコン、その他の好適な材料、又はこれらの組み合わせが含まれてもよい。いくつかの実施形態において、埋められたトレンチは、窒化シリコン又は酸化シリコンで埋められた熱酸化物ライナー層等、多層構造を有する。一実施形態において、第１の隔離体は、第２の隔離体１１０と同一である。他の実施形態において、第１の隔離体は、第２の隔離体１１０とは異なる。例えば、図４に示されるとおり、第２の隔離体１１０は、半導体基板１００ａ内に埋め込まれたＳＴＩであり、第２の隔離体１１０の各々の上面Ｓ１１０ｔは、半導体基板１００ａの上面Ｓ１００ｔと略同一面にあり、第２の隔離体１１０の各々の底面Ｓ１１０ｂは、半導体基板１００ａの底面Ｓ１００ｂによって被覆される（例えば、アクセス可能に開かれない）。
図４に戻ると、いくつかの実施形態において、第１のドープ領域１０２ａ及び第２のドープ領域１０４ａは、半導体基板１００ａ内において、アクティブ領域ＡＲ内部に形成されて、フォトダイオード１０６を形成する。例えば、１つのフォトダイオード１０６、及び当該フォトダイオード１０６（例えば、第１のドープ領域１０２ａ）とそれを包囲する半導体基板１００ａ／１００との間の界面領域とが、ともに、１つの感光素子ＰＤを構成する。なお、本開示に示されるフォトダイオード１０６の構成は、単に感光素子ＰＤの例示として機能するものであり、本開示はこれに限定されるものでない。或いは、感光素子ＰＤは、ドープ領域１０２ａ（半導体基板１００ａの上面Ｓ１００ｔに近接して配置されている）、及びフォトダイオード１０６とそれを包囲する半導体基板１００ａとの間の界面領域のみを備えるフォトダイオードであってもよい。図４に示されるとおり、フォトダイオード１０６は、Ｚ方向に沿って、図示の上面（ラベル無し）と、その反対の図示の底面（ラベル無し）とを有し、例えば、図示の上面は、半導体基板１００ａの上面Ｓ１１０ｔと略同一面にあり、図示の底面は、半導体基板１００ａの底面Ｓ１１０ｂに被覆される。他の実施形態において、フォトダイオード１０６の図示の上面は、半導体基板１００ａの上面Ｓ１１０ｔに近接しているが、これと同一面上にない。
第１のドープ領域１０２ａは、第１の種別のドーパントで半導体基板１００ａをドープすることによって形成されてもよく、第２のドープ領域１０４ａは、第２の種別のドーパントにより、第１のドープ領域１０２ａの上方の半導体基板１００ａをドープすることによって形成されてもよい。いくつかの実施形態において、第１の種別のドーパントは、第２の種別のドーパントとは異なる。例えば、半導体基板１００ａがｐ型基板であるとき、第１のドープ領域１０２ａは、ｎ型ドーパント（リン又は砒素等）でドープされてもよく、第２のドープ領域１０４ａは、ｐ型ドーパント（ホウ素又はＢＦ２等）でドープされてもよく、第１のドープ領域１０２ａと第２のドープ領域１０４ａとの間にＰ－Ｎ接合を形成する。すなわち、半導体基板１００ａ及び第２のドープ領域１０４ａは、第１のドープ領域１０２ａの導電型（例えば、第１の種別）とは異なる、同一の導電型（例えば、第２の種別）を有する。
或いは、半導体基板１００ａがｎ型基板であるとき、第１のドープ領域１０２ａは、ｐ型ドーパントでドープされてもよく、第２のドープ領域１０４ａは、ｎ型ドーパントでドープされてもよく、両者間にＰ－Ｎ接合を形成する。いくつかの実施形態において、ドーパントは、イオン注入プロセスにより、第１のドープ領域１０２ａと第２のドープ領域１０４ａとにドープされてもよい。
上述のとおり、記憶素子ＳＤの第１のドープ領域１０２ｂと第２のドープ領域１０４ｂとは、第１のドープ領域１０２ａ及び第２のドープ領域１０４ａと同様に形成されてもよい。したがって、図示はしないが、記憶素子ＳＤは、半導体基板１００ａ内に配置されると理解されなければならない。
いくつかの実施形態において、素子領域は、半導体基板１００ａの上面Ｓ１００ｔに沿って配置され、半導体基板１００ａ内に向かって延設される。素子領域には、複数の素子（例えば、各画素１１に対応する感光素子ＰＤ（フォトダイオード１０６を含む）、記憶素子ＳＤ（第１のドープ領域１０２ｂ及び第２のドープ領域１０４ｂを含む）、駆動回路ＤＣ（トランジスタＲＳＴ、ＳＦ、ＲＳ、ＴＧ１、又はＴＧ２を含む）と、画素１１を作動するためのアクセス回路１２に対応する論理素子（トランジスタＳＨＧ等）と、感光素子ＰＤの読み出しのための読み出し回路部品２１、信号処理回路部品２２、及び出力回路部品２３に対応する能動素子及び受動素子等）が含まれる。感光素子ＰＤは、半導体基板１００ａ内において、列及び行に配置され、フォトダイオード１０６に入射したフォトンから電荷を蓄積するように構成される。さらに、フォトダイオード１０６は、半導体基板１００ａ内の第１の隔離体（図示せず。ＳＴＩ又はＬＯＣＯＳ等。）によって互いから光学的に隔離されることで、近隣の画素１１間のクロスストークを低減する。
いくつかの実施形態において、素子領域は、フロント・エンド・オブ・ライン（ＦＥＯＬ）プロセスで形成される。素子領域内の素子には、集積回路素子が含まれる。これらの素子は、例えば、トランジスタ、キャパシタ、レジスタ、ダイオード、フォトダイオード、ヒューズ素子、又はその他類似の素子である。一実施形態において、素子領域には、ゲート構造と、ソース及びドレイン領域とが含まれる。素子領域には、トランジスタ又はメモリ等、種々のＮ型金属酸化膜半導体（ＮＭＯＳ）、及び／又は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）素子が形成及び相互接続され、１つ以上の機能を実施してもよい。これらの素子の機能には、メモリ、プロセッサ、センサ、増幅器、電力供給、入出力回路等が含まれてもよい。
図４を続けて参照すると、いくつかの実施形態において、相互接続１２０は、半導体基板１００ａの上面Ｓ１００ｔに沿って、半導体基板１００ａ上に形成される。いくつかの実施形態において、相互接続１２０は、バック－エンド－オブ－ライン（ＢＥＯＬ）プロセスで形成される。相互接続１２０は、素子領域の頂上面であり、素子領域にルーティング機能を提供するために、素子領域の素子に電気的に接続される。いくつかの実施形態において、相互接続１２０、少なくとも１つのパターン誘電層と、半導体基板１００ａ上、及び／又は、半導体基板１００ａ内に形成された素子領域の種々のドープされた特徴、回路、及び入出力間に相互接続（例えば、書き込み）を提供する少なくとも１つの導電層と、を備える。相互接続１２０は、例えば、素子領域の再分配回路構造又は相互接続構造として考慮される。
例えば、相互接続１２０は、多層相互接続（ＭＬＩ）構造を備え、ＭＬＩ構造は、誘電層（又は、多数の誘電層を備えた誘電構造）１２２と、複数の導電ライン１２４と、複数のビア／コンタクト１２６と、を備える。説明のため、図４に示された誘電層１２２、導電ライン１２４、及びビア／コンタクト１２６は、単なる例示であり、誘電層１２２、導電ライン１２４、及びビア／コンタクト１２６の実際の位置決め、層数、及び構成は、設計の要求と製造上の懸念に応じて変更されてもよい。
誘電層１２２は、ポリイミド、ポリベンゾキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）、窒化シリコン等の窒化物、酸化シリコン等の酸化物、リンケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウ素ドープリンケイ酸ガラス（ＢＰＳＧ）、これらの組み合わせ等であってもよく、フォトリソグラフィ、及び／又は、エッチングプロセスを使用してパターニングされてもよい。いくつかの実施形態において、誘電層１２２は、スピン－オンコーティング、化学気相蒸着（ＣＶＤ）、プラズマ化学気相蒸着（ＰＥＣＶＤ）等、好適な製造技術で形成される。
導電ライン１２４及びビア／コンタクト１２６は、銅、銅合金、アルミニウム、アルミニウム合金、又はこれらの組み合わせ等、電気メッキ又は蒸着によって形成された導電材料によって作成されてもよく、フォトリソグラフィ及びエッチングプロセスを使用してパターニングされてもよい。いくつかの実施形態において、導電ライン１２４は、金属ライン、金属パッド、金属トレース等であってもよい。例えば、ビア／コンタクト１２６は、金属ビア等であってもよい。例えば、導電ライン１２４及びビア／コンタクト１２６は、パターニングされた銅の層／ビアである。いくつかの実施形態において、導電ライン１２４及びビア／コンタクト１２６は、デュアルダマシンプロセスによって形成される。すなわち、導電ライン１２４及びビア／コンタクト１２６は、同時に形成されてもよい。説明全体を通じて、「銅」という用語は、実質的に純粋な元素としての銅、不可避の不純物を含有した銅、及びタンタル、インジウム、錫、亜鉛、マンガン、クロム、チタン、ゲルマニウム、ストロンチウム、白金、マグネシウム、アルミニウム、又はジルコニウム等、少量の元素を含有した銅合金が含まれることが意図される。
いくつかの実施形態において、導電ライン１２４及びビア／コンタクト１２６は、ともに、金属化層と称される。相互接続１２０は、ＢＥＯＬ金属化積層と称されてもよい。例えば、図４に示されるとおり、相互接続１２０の金属化層のうち、最上層（例えば、１２４）が、誘電層１２２の上面Ｓ１２２ｔによって露出される。換言すると、相互接続１２０の金属化層のうち、最上層（例えば、１２４）の上面Ｓ１２４ｔは、誘電層１２２の上面Ｓ１２２ｔと略同一面にある。いくつかの実施形態において、図４に示されるとおり、誘電層１２２の上面Ｓ１２２ｔと、誘電層１２２の上面Ｓ１２２ｔによって露出された上面Ｓ１２４ｔとは、ともに、相互接続１２０の上面Ｓ１２０ｔと称される。
いくつかの実施形態において、素子領域を形成した後、相互接続１２０を形成するのに先立って、エッチング停止層（図示せず）が、素子領域の上方に、その素子を被覆するように、共形に形成され、高い程度の平面性及び平坦性を備えた最上面を得るまで、層間誘電（ＩＬＤ）層（図示せず）が、エッチング停止層の上方に形成されるが、これは、後に形成される層／要素（例えば、相互接続１２０）にとって有利となる。例えば、相互接続１２０の金属層のうち、最下層（例えば、１２６）は、ＩＬＤ層と、エッチング停止層とを貫通して、素子領域の装置に電気的に接続される。いくつかの実施形態において、エッチング停止層は、素子領域と相互接続１２０との間に電気的接続を成立させている間、素子領域に保護を与える。エッチング停止層は、コンタクトエッチング停止層（ＣＥＳＬ）と称されてもよい。
エッチング停止層には、窒化シリコン、炭素ドープ窒化シリコン、又はこれらの組み合わせが含まれてもよく、これらは、ＣＶＤ（例えば、高密度プラズマＣＶＤ（ＨＤＣＶＤ）、準常圧ＣＶＤ（ＳＡＣＶＤ））、分子層蒸着（ＭＬＤ）、又はその他の好適な方法等のプロセスを使用して蒸着されてもよい。いくつかの実施形態において、エッチング停止層が形成されるのに先立って、半導体基板１００ａの上方、且つ、素子領域上に、バッファ層（図示せず）がさらに形成される。一実施形態において、バッファ層は、酸化シリコン等の酸化物であるが、本開示は、これに限定されるものでなく、他の組成物が利用されてもよい。いくつかの実施形態において、バッファ層は、ＣＶＤ（例えば、ＨＤＰＣＶＤ、ＳＡＣＶＤ）、ＭＬＤ、又はその他の好適な方法等のプロセスによって蒸着される。
ＩＬＤ層には、酸化シリコン、窒化シリコン、酸窒化シリコン、炭窒化シリコン、酸窒化炭化シリコン、スピン－オンガラス（ＳＯＧ）、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、炭素ドープ酸化シリコン（例えば、ＳｉＯＣ（－Ｈ）、ポリイミド、及び／又は、これらの組み合わせが含まれてもよい。いくつかの他の実施形態において、ＩＬＤ層には、低誘電率材料が含まれてもよい。低誘電率材料の例として、キセロゲル、エアロゲル、アモルファスフッ素化炭素、パリレン、ＢＣＢ、水素シルセスキオキサン（ＨＳＱ）、フッ素化酸化シリコン（ＳｉＯＦ）、及び／又は、これらの組み合わせが挙げられる。ＩＬＤ層には、１つ以上の誘電材料が含まれてよいことが理解される。いくつかの実施形態において、ＩＬＤ層は、ＣＶＤ（例えば、流動化学気相蒸着（ＦＣＶＤ）、ＨＤＰＣＶＤ、ＳＡＣＶＤ）、スピン－オンコーティング、スパッタリング、又はその他の好適な方法により、好適な厚さに形成される。
図６を参照すると、いくつかの実施形態において、初期集積回路構造ＩＣＳは、剥離層５２によってキャリア５０上に載置される。例えば、相互接続１２０の上面Ｓ１２０ｔは、剥離層５２と接触し、剥離層５２は、キャリア５０と初期集積回路構造ＩＣＳとの間に配置される。キャリア５０の材料には、ガラス、金属、セラミック、シリコン、プラスチック、これらの組み合わせ、これらの多層、又は、次の処理で初期集積回路構造ＩＣＳに構造的支持を与え得る、その他の好適な材料が含まれてもよい。いくつかの実施形態において、キャリア５０は、ガラスで作成され、剥離層５２が、初期集積回路構造ＩＣＳをキャリア５０に接着するのに使用される。剥離層５２の材料は、キャリア５０を以上の層（例えば、相互接続１２０）、又はその上に配置される任意のウェハ（例えば、初期集積回路構造ＩＣＳ）に対して接着したり、剥離するのに好適な任意の材料であってもよい。いくつかの実施形態において、剥離層５２には、離型層（光－熱変換（「ＬＴＨＣ」層）又は接着層（紫外線硬化接着剤または熱硬化接着剤等）が含まれてもよい。他の好適な一時的接着剤が剥離層５２に使用されてもよい。
その後、いくつかの実施形態において、平坦化プロセスが、半導体基板１００ａの底面Ｓ１００ｂに施され、(薄型)半導体基板１００を形成する。いくつかの実施形態において、半導体基板１００の厚さＴ１００は、おおよそ１．５μｍ～２１μｍの範囲である。薄型半導体基板１００の厚さＴ１００は、例えば、半導体基板１００ａの厚さＴ１００ａ未満である。換言すると、平坦化処理は、所望の厚さを有する薄型半導体基板１００が達成されるまで、半導体基板１００ａの底面Ｓ１００ｂに適用される。このような薄型半導体基板１００は、フォトダイオード１０６の底面と、半導体基板１００の底面Ｓ１００ｂとの間のギャップ（又は距離）を低減し、これにより、光が、半導体基板１００を通過できるようにし、半導体基板１００に吸収されることなく、半導体基板１００に埋め込まれた感光素子ＰＤのフォトダイオード１０６にヒットできるようする。例えば、図６に示されるとおり、感光素子ＰＤ、第１の隔離体、第２の隔離体１１０は、半導体基板１００の底面Ｓ１００ｂにより、アクセス可能に開放されていない。
いくつかの実施形態において、平坦化プロセスには、研削プロセス、化学－機械研磨（ＣＭＰ）プロセス、エッチングプロセス、又はこれらの組み合わせが含まれてもよい。エッチングプロセスには、異方性エッチング、又は等方性エッチングが含まれてもよい。平坦化の後、洗浄プロセスが任意で実施されてもよく、例えば、平坦化プロセスで生成された残余物を洗浄及び除去してもよい。しかしながら、本開示は、これに限定されるものでなく、平坦化プロセスは、その他任意の好適な方法で実施されてもよい。
図７及び図８を参照すると、いくつかの実施形態において、パターニングプロセスＰＥ１を実施して、半導体基板１００内に複数のトレンチＯＰ１を形成する。トレンチＯＰ１には、部分的に深いトレンチ（ＰＤＴ）が含まれてもよい。例えば、図８に示されるとおり、トレンチＯＰ１は、アクティブ領域ＡＲ内部に配置され、トレンチＯＰ１は、各画素１１の感光素子ＰＤのフォトダイオード１０６を包囲する。換言すると、トレンチＯＰ１は、互いに空間的に接続され、感光素子ＰＤ周辺に連続的に延設される。例えば図６及び図７に示されるとおり、感光素子ＰＤは、トレンチＯＰ１に限定された複数の領域１６６内に位置決めされる。いくつかの実施形態において、図８に示されるとおり、Ｚ方向に沿った半導体基板１００上への垂直投射において、トレンチＯＰ１は、感光素子ＰＤとは重ならない。例えば、トレンチＯＰ１は、連続トレンチであってもよく、格子形状（例えば、格子メッシュの形態）として構成されてもよい。すなわち、トレンチＯＰ１は、ともに、半導体基板１００に形成された格子（メッシュ）空洞と称されてもよい。いくつかの実施形態において、トレンチＯＰ１の少なくとも一部はさらに、図８に示されるとおり、周辺領域ＰＲに延設される。例えば、トレンチＯＰ１の高さＴ１は、おおよそ０．３μｍ～２０μｍの範囲である。一実施形態において、トレンチＯＰ１の高さＴ１は、半導体基板１００の厚さＴ１００未満であり、トレンチＯＰ１の下の半導体基板１００の一部は、記憶素子ＳＤ及び駆動回路ＤＣ等、他の装置がトレンチＯＰ１の下方に形成できるように、十分な厚さを有する。例えば、トレンチＯＰ１の幅Ｄ１は、おおよそ０．０１μｍ～５μｍの範囲であり、この幅Ｄ１は、図７及び図８に示されるとおり、トレンチＯＰ１の延設方向に直交する方向に沿って測定される。
しかしながら、本開示は、これに限定されるものでなく、代替として、トレンチＯＰ１の高さＴ１は、半導体基板１００の厚さＴ１００と略同等であってもよく、トレンチＯＰ１は、記憶素子ＳＤ及び駆動回路ＤＣと重ならない。トレンチＯＰ１の高さＴ１が半導体基板１００の厚さＴ１００と略同等である実施形態において、感光素子ＰＤ、トレンチＯＰは、完全に深いトレンチ（ＦＤＴ）を備え、記憶素子ＳＤ及び駆動回路ＤＣは、トレンチＯＰ１の隣に配置される。
パターニングプロセスＰＥ１には、フォトリソグラフィ及びエッチングプロセスが含まれてもよい。例えば、パターンマスク層（図示せず）は、半導体基板１００の底面Ｓ１００ｂ上に形成される。パターンマスク層には、フォトレジスト、及び／又は、１つ以上の硬質マスク層が含まれてもよい。パターンマスク層は、感光素子ＰＤを有さない半導体基板１００の一部を露出し、感光素子ＰＤを有する半導体基板１００の一部を被覆する開口（図示せず）を有する。その後、エッチングマスクとしてパターンマスク層を使用したエッチングプロセスを実施して、パターンマスク層によって露出された半導体基板１００の少なくとも一部を除去し、トレンチＯＰ１が形成されるようにする。例示の目的で、図８に示されたトレンチＯＰ１の数は、本開示を限定するものでなく、要求及びレイアウト設計（例えば、画素１１の位置）に基づき、設計及び選択されてもよい。
図９及び図１０を参照すると、いくつかの実施形態において、誘電層１５０、誘電層１５２、誘電層１５４、及び導電材料１６０ｍは、底面Ｓ１００ｂに沿って、半導体基板１００の上方に形成される。いくつかの実施形態において、誘電層１５０は、半導体基板１００上に形成され、トレンチＯＰ１内に延設される。誘電層１５０は、半導体基板１００の底面Ｓ１００ｂの上方に共形に形成され、さらにトレンチＯＰ１の側壁（ラベル無し）と底面（ラベル無し）とを被覆する。誘電層１５０は、(トレンチＯＰ１の)誘電ライナとも称されてよい。誘電層１５０には、酸化シリコン、窒化シリコン、酸窒化シリコン、又は高誘電率材料等、好適な誘電材料が含まれてもよい。なお、高誘電率材料には、約４超、さらには約１０超の誘電率を有する誘電材料が含まれてもよい。高誘電率材料には、金属酸化膜が含まれてもよい。高誘電率材料に使用される金属酸化膜の例として、Ｌｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｓｃ、Ｙ、Ｚｒ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈо、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｔａ、及び／又は、これらの組み合わせが挙げられる。例えば、誘電層１５０には、例えば、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、ハフニウム酸化シリコン（ＨｆＳｉＯ）、ハフニウム酸化アルミニウム（ＨｆＡｌＯ）、又は、ハフニウム酸化タンタル（ＨｆＴａＯ）等が含まれる。いくつかの実施形態において、誘電層１５０の厚さＴ１５０は、おおよそ５Å（オングストローム）～１０００Åの範囲である。誘電層１５０は、原子層蒸着（ＡＬＤ）等、良好なギャップ埋め能力を有する好適なプロセスを使用して形成されてもよい。ここでは、層が共形である、又は共形に形成されると記載されるとき、この層が、層の形成される領域に沿って、略同等の厚さで延設されることを示す。
一実施形態において、誘電層１５０は、単層構造を備える。他の実施形態において、誘電層１５０は、２つ以上の異なる材料の多層構造を備える。さらに他の実施形態において、誘電層１５０は、同一材料の多層構造を備える。本開示は、これに限定されるものでない。
いくつかの実施形態において、その後、誘電層１５２は、半導体基板１００の底面Ｓ１００ｂに配置された誘電層１５０上に形成される。図９に示されるとおり、誘電層１５２は、例えば、トレンチＯＰ１内に向かって延設されない。換言すると、いくつかの実施形態において、誘電層１５２は、トレンチＯＰ１に対応する（例えば、露出する）複数の孔（ラベル無し）を備えたパターン誘電層である。誘電層１５２には、上述のとおり、酸化シリコン、窒化シリコン、酸窒化シリコン、又は高誘電率材料等、好適な誘電材料が含まれてもよい。誘電層１５２は、単層構造、又は多層構造を備えてもよい。いくつかの実施形態において、誘電層１５２は、第１の誘電層と、第１の誘電層上の第２の誘電層と、を備えてもよい。第１の誘電層には、酸化物（酸化シリコン等）が含まれてもよく、第２の誘電層には、窒化物（窒化シリコン等）が含まれてもよい。いくつかの実施形態において、誘電層１５２の厚さＴ１５２は、おおよそ５０Å～６０００Åの範囲である。誘電層１５２は、ギャップ埋め能力の乏しい好適なプロセスを使用して形成されてもよく、誘電層１５２がトレンチＯＰ１内部に形成されないようにする。蒸着プロセスには、ＣＶＤ（ＰＥＣＶＤ等）、物理気相蒸着（ＰＶＤ）、熱酸化、ＵＶオゾン酸化、又はこれらの組み合わせが含まれてもよい。トレンチＯＰ１の頂上部開口は、誘電層１５２によって被覆されてもよく、被覆されなくてもよい。トレンチＯＰ１の頂上部開口が誘電層１５２で被覆されることを考慮した場合、エッチングプロセスはさらに、その中に形成されたトレンチＯＰ１及び誘電層１５０をアクセス可能に開放するよう適合される。エッチングプロセスは、異方性エッチングであってもよい。一実施形態において、誘電層１５０の材料は、誘電層１５２の材料と異なり、誘電層１５０と１５２との間に界面が存在する。或いは、誘電層１５０の材料は、誘電層１５２の材料と同一であってもよく、誘電層１５０と１５２との間にははっきりした界面が存在しない。
その後、誘電層１５４は、誘電層１５２及び誘電層１５０の上に形成され、トレンチＯＰ１内に向かって延設される。誘電層１５４は、半導体基板１００の底面Ｓ１００ｂの上方に共形に形成され、さらに誘電層１５２及び１５０を被覆する。誘電層１５４は、(トレンチＯＰ１の)誘電ライナとも称されてよい。誘電層１５４は、酸化シリコン、窒化シリコン、又は酸窒化シリコン等、好適な誘電材料を含んでもよい。いくつかの実施形態において、誘電層１５４の厚さＴ１５４は、おおよそ５０Å～５０００Åの範囲である。誘電層１５４は、原子層蒸着ＡＬＤ等、良好なギャップ埋め能力を有する好適なプロセスを使用して形成されてもよい。図９に示されるとおり、誘電層１５０の厚さＴ１５０及び誘電層１５４の厚さＴ１５４は、例えば、誘電層１５２の厚さＴ１５２未満である。
いくつかの実施形態において、誘電層１５４を形成した後、導電材料１６０ｍは、半導体基板１００の上方に形成され、誘電層１５４の上面Ｓ１５４を被覆し、トレンチＯＰ１及び誘電層１５２の孔を埋める。いくつかの実施形態において、導電材料１６０ｍの材料には、金属、及び／又は、金属合金等、好適な導電材料が含まれる。例えば、導電材料１６０ｍは、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、銅合金、又はこれらの組み合わせ（例えば、ＡｌＣｕ）等であり得る。ある実施形態において、導電材料１６０ｍの材料には、約４００ｎｍ～約５μｍの波長範囲において、８０％以上、９５％以上、又は９９％以上の反射率を有する好適な導電材料が含まれる。換言すると、導電材料１６０ｍの材料は、約４００ｎｍ～約５μｍの範囲の波長を有する入射光の量の８０％以上、９５％以上、又は９９％以上を反射することができる。例えば、図９に示されるとおり、導電材料１６０ｍは、Ａｌである。いくつかの実施形態において、導電材料１６０ｍの形成には、ＣＶＤ、ＰＶＤ等の蒸着プロセス、めっきプロセス、又はこれらの組み合わせ等が含まれてもよい。
図１１及び図１２を参照すると、いくつかの実施形態において、平坦化プロセスを、導電材料１６０ｍに施して、トレンチＯＰ１内部に導電特徴１６０を形成する。本開示において、例えば、導電特徴１６０は、(トレンチＯＰ１によって構成される)格子メッシュ空洞の内部に形成される導電格子（又は、金属格子、金属化格子）１６０と称される。例えば、図１１に示されるとおり、導電格子１６０の上面Ｓ１６０は、誘電層１５４の上面Ｓ１５４と略同一面にあり、これと平準化される。例えば、トレンチＯＰ１内の導電格子１６０、誘電層１５０（誘電ライナとして機能する）と、トレンチＯＰ１内の誘電層１５４（誘電ライナとして機能する）は、本開示において、格子メッシュ形態の隔離構造ＧＳと称される。いくつかの実施形態において、トレンチＯＰ１内に配置された誘電層１５０の一部と誘電層１５４の一部とは、ともに、隔離構造ＧＳの誘電構造ＤＩ１と称する。このような隔離構造ＧＳを有する効果的な特徴のうちの１つとして、バイアス（例えば、図２４内の負のバイアスＮｂ）が導電格子１６０に付与され、隔離構造ＧＳの側壁に沿って正孔蓄積を生成し、電子が付近の隔離構造ＧＳに捕捉されることを防ぎ、漏洩電流と、イメージセンサ１０内の隣接する画素１１間のクロストークを低減するようにする。したがって、イメージセンサ１０の性能が向上される。図１１及び図１２に示されるとおり、アクティブ領域ＡＲ内の隔離構造ＧＳは、画素１１の駆動回路ＤＣ及び記憶素子ＳＤと、領域１６６内に位置決めされた感光素子ＰＤの近傍とを被覆する。領域１６６は、感光素子ＰＤを包囲し、これを露出する隔離構造ＧＳの開口１６６と称されてもよい。トレンチＯＰ１がＦＤＴである他の実施形態において、アクティブ領域ＡＲ内部の隔離構造ＧＳが、駆動回路ＤＣ、記憶素子ＳＤ、及び感光素子ＰＤの隣にある。
平坦化プロセスには、研削プロセス、ＣＭＰプロセス、エッチングプロセス等、又はこれらの組み合わせが含まれてもよい。平坦化プロセス中、誘電層１５４も平坦化されてもよい。平坦化の後、洗浄プロセスが任意で実施されてもよく、例えば、平坦化プロセスで生じた残余物を洗浄及び除去してもよい。しかしながら、本開示は、これに限定されるものでなく、平坦化プロセスは、その他任意の好適な方法を通じて実施されてもよい。
図１３及び図１４を参照すると、いくつかの実施形態において、パターニングプロセスＰＥ２を実施して、半導体基板１００内に複数の開口ＯＰ２を形成する。例えば、開口ＯＰ２は、周辺領域ＰＲ内部に配置され、開口ＯＰ２は、少なくとも導電格子１６０の側に形成され、互いに分離されている。換言すると、開口ＯＰ２は、導電格子１６０から離間している。代替として、開口ＯＰ２は、導電格子１６０の２つの側方、又は２超の側方に形成されてもよいが、本開示は、これに限定されるものでない。いくつかの実施形態において、方向Ｚに沿った半導体基板１００の垂直投影において、開口ＯＰ２は、第２の隔離体１１０に対応する（例えば、これに重なる）。例えば、開口ＯＰ２はさらに、第２の隔離体１１０の一部内に向かって延設され、第２の隔離体１１０の表面Ｓ１１０をアクセス可能に開放する。開口ＯＰ２の平面図（例えば、Ｘ－Ｙ面）を考慮すると、開口ＯＰ２の形状は、円形状を備えてもよい。しかしながら、本開示は、これに限定されるものでなく、他の実施形態において、平面図における開口ＯＰ２の形状は、例えば、矩形、楕円形、長円形、正方形、八角形、又は任意の好適な多角形である。
いくつかの実施形態において、開口ＯＰ２の高さは、半導体基板１００の厚さＴ１００未満である。いくつかの実施形態において、開口ＯＰ２の幅Ｄ２は、おおよそ０．１μｍ～１５μｍの範囲であり、この幅Ｄ２は、図１３に示されるとおり、開口ＯＰ２の延長方向に直交する方向に沿って測定される。パターニングプロセスＰＥ２は、異なるパターンマスク層を使用する以外、図７及び８に示されるパターニングプロセスＰＥ１と同じ又は同一であってもよく、したがって、ここでは簡潔さのために繰り返さない。例示の目的で、図１４に示される開口ＯＰ２の数は、本開示に限定されるものでなく、要求及びレイアウト設計に基づいて、指定及び選択されてもよい。
図１５及び図１６を参照すると、いくつかの実施形態において、誘電層１５６は、誘電層１５４と導電格子１６０との上に形成され、さらに開口ＯＰ２内に向かって延設される。誘電層１５６は、半導体基板１００の底面Ｓ１００ｂの上方に共形に形成され、開口ＯＰ２の側壁（ラベル無し）及び底面（ラベル無し）、誘電層１５４の上面Ｓ１５４、及び導電格子１６０の上面Ｓ１６０を被覆する。誘電層１５６は、（開口ＯＰ２の）誘電ライナとも称されてよい。誘電層１５６には、酸化シリコン、窒化シリコン、又は酸窒化シリコン等、好適な誘電材料が含まれてもよい。いくつかの実施形態において、誘電層１５６の厚さＴ１５６は、おおよそ５０Å～５０００Åの範囲である。誘電層１５６は、原子層蒸着ＡＬＤ等、良好なギャップ埋め能力を有する好適なプロセスを使用して形成されてもよい。図１５に示されるとおり、誘電層１５６の厚さＴ１５６は、例えば、誘電層１５２の厚さＴ１５２未満である。
図１７及び図１８を参照すると、いくつかの実施形態において、パターニングプロセスＰＥ３を実施して、周辺領域ＰＲ内部に、複数の開口ＯＰ３と複数の開口ＯＰ４とを形成する。パターニングプロセスＰＥ３は、異なるパターンマスク層を使用する以外、図７及び図８に示すパターニングプロセスＰＥ１と同じ又は同一であってもよく、したがって、ここでは簡潔さのために繰り返さない。
いくつかの実施形態において、開口ＯＰ３は、誘電層１５６を貫通するように形成され、周辺領域ＰＲ内の導電格子１６０の一部をアクセス可能に開放するようにする。すなわち、例えば、図１８に示されるとおり、Ｚ方向に沿った半導体基板１００の垂直投影において、開口ＯＰ３は、導電格子１６０に重なり、導電格子１６０の上面Ｓ１６０を露出する。例えば、開口ＯＰ３の幅Ｄ３は、おおよそ０．０１μｍ～５μｍの範囲である。代替として、開口ＯＰ３は、誘電層１５４内に向かって延設されなくてもよい。いくつかの実施形態において、開口ＯＰ３の幅Ｄ３は、図１８に示されるとおり、トレンチＯＰ１の幅Ｄ３と略同等である。或いは、導電格子１６０と後に形成する部品（例えば、図１９の１７０及び／又は１７４）との間の電気的接続が適正に確立される限り、開口ＯＰ３の幅Ｄ３は、トレンチＯＰ１の幅Ｄ１より広くてもよく、又は、開口ＯＰ３の幅Ｄ３は、トレンチＯＰ１の幅Ｄ１未満であってもよい。
一方、開口ＯＰ４は、(開口ＯＰ２の底面に重なる)誘電層１５６と第２の絶縁体１１０の残りの部分とを貫通するように、開口ＯＰ２内に形成され、相互接続１２０の金属化層のうちの一層（例えば、上面Ｓ１２０ｔから最も離間している導電ライン１２４）を露出するようにする。換言すると、導電ライン１２４の表面Ｓ１２４は、開口ＯＰ４によってアクセス可能に開放される。開口ＯＰ２のうちの１つが、開口ＯＰ４の１つずつに空間的に連通する。例えば、開口ＯＰ４の幅Ｄ４は、おおよそ０．０８μｍ～１４．８μｍの範囲であり、この幅Ｄ４は、図１７に示されるとおり、開口ＯＰ４の延長方向の直交方向に沿って測定される。
開口ＯＰ３及びＯＰ４の平面図（例えば、Ｘ－Ｙ面）を考慮すると、開口ＯＰ３の形状には、矩形状が含まれてもよく、開口ＯＰ４の形状には、円形状が含まれてもよい。しかしながら、本開示は、これに限定されるものでなく、他の実施形態において、平面図における開口ＯＰ３及びＯＰ４の形状は、要求及びレイアウト設計に基づき、例えば、円形、矩形、楕円形、長円形、正方形、八角形、又は任意の好適な多角形状である。例示の目的で、図１７に示される開口ＯＰ３及びＯＰ４の数は、本開示に限定されるものれなく、要求及びレイアウト設計に基づき、指定及び選択されてもよい。例えば、開口ＯＰ３及びＯＰ４の数は、独立して、１つであってもよく、１超であってもよい。
図１９及び図２０を参照すると、いくつかの実施形態において、複数の導電特徴１６２と、複数の導電特徴１７０と、複数の導電特徴１７４とを含む導電特徴が、周辺領域ＰＲ内の誘電層１５６上に形成される。いくつかの実施形態において、導電特徴１６２は、導電特徴１７４を通じて、導電特徴１７０に電気的に接続され、導電特徴１６２、１７０、及び１７４は、一体的に形成される。
いくつかの実施形態において、導電特徴１６２は、導電格子１６０に接触するように、開口ＯＰ３内に形成され、導電特徴１６２が導電格子１６０に電気的に接続されるようにする。例えば、図１９に示されるとおり、導電特徴１６２は、開口ＯＰ３に埋められる。例えば、導電特徴１６２の図示の上面（ラベル無し）は、誘電層１５６の上面Ｓ１５６と略同一面の表面と考えられ、導電特徴１６２の図示の底面（ラベル無し）は、導電格子１６０の上面Ｓ１６０と略同一の表面と考えられる。しかしながら、本開示は、これに限定されるものでなく、代替として、導電特徴１６２は、開口ＯＰ３の導電ライナの形態で形成されてもよい。
いくつかの実施形態において、導電特徴１７０は、開口ＯＰ２及び開口ＯＰ４内に形成されて、相互接続１２０の金属化層のうち、露出した層と接触して、導電特徴１７０が相互接続１２０と電気的に接続されるようにする。例えば、図１９に示されるとおり、導電特徴１７０は、開口ＯＰ２の側壁に配置された誘電層１５６の内側壁Ｓ１５６ｉを被覆する導電ライナの形態で形成され、さらに、開口ＯＰ４の内部に向かって延設されて、開口ＯＰ４の側壁（ラベル無し）及び底面（ラベル無し）を被覆する。例えば、導電特徴１７０の図示の上面（ラベル無し）は、誘電層１５６の上面Ｓ１５６と略同一面の表面と考えられる。いくつかの実施形態において、導電特徴１７０は、各々、開口ＯＰ２内に第１の部分１７０ａと、開口ＯＰ４内に第２の部分１７０ｂと、を備える。例えば、図１９に示されるとおり、導電特徴１７０は、第２の部分１７０ｂと、相互接続１２０の金属化層のうちの露出層とを物理的及び電気的に接続することにより、相互接続１２０と電気的に接続され、導電特徴１７０は、第１の部分１７０ａと導電特徴１７４とを物理的及び電気的に接続することにより、導電特徴１７４に電気的に接続される。導電特徴１７０は、導電構造１７０と称されてもよく、各第１の部分１７０ａは、導電体と称されてもよく、各第２の部分１７０ｂは、導電体の導電ビアと称されてもよい。図１９に示されるとおり、導電構造１７０は、各々、ステップ形態の輪郭（又は外形）を有し、横断面図における導電構造１７０の内側壁Ｓ１７０ｉ及び外側壁Ｓ１７０оは、各々、例えば、曲線（例えば、直線ではない）である。
いくつかの実施形態において、導電特徴１７４は、導電特徴１７０及び導電特徴１６２と接触するように、誘電層１５６の上面Ｓ１５６上に形成され、導電特徴１７４が導電特徴１６２及び１７０と電気的に接続されるようにする。換言すると、導電特徴１７４は、導電特徴１６２と導電特徴１７０との間に延設されるパターン導電層であり、両者間に適正な電気的接続を提供する。例えば、導電特徴１７４の図示の底面（ラベル無し）は、誘電層１５６の上面Ｓ１５６と略同一面の表面と考えられる。導電特徴１７４は、導電パターン１７４と称されてもよい。
導電特徴１６２、１７０、及び１７４を含む導電特徴は、これに限定されるものでないが、図１７及び図１８に描かれる構造を被覆するように、底面Ｓ１００ｂに沿って半導体基板１００の上方に導電材層（図示せず）を形成し、導電材層は、開口ＯＰ２、ＯＰ３、及びＯＰ４内に向かって延設され、パターニングプロセスＰＥ４が導電材層に施されて、導電特徴１６２、導電特徴１７０、及び導電特徴１７４を同時に形成することによって形成されてもよい。パターニングプロセスＰＥ４は、異なるパターンマスク層を使用する以外、図７及び図８に示されるパターニングプロセスＰＥ１と同じ又は同一であってもよく、したがって、簡潔さのため、ここでは繰り返さない。導電材層は、図９及び図１０に示されるとおり、導電材層１６０ｍの材料と同一又は同様であってもよく、したがって簡潔さのため、ここでは繰り返さない。例えば、導電格子１６０は、Ａｌ製であり、導電特徴１６２、１７０、及び１７４もまた、Ａｌ製である。他の例として、導電格子１６０は、Ａｌ製であり、導電特徴１６２、１７０、及び１７４は、Ｗ製である。図１９に示されるとおり、導電格子１６０は、例えば、導電特徴１６２、導電構造１７０、及び導電パターン１７４を通じて相互接続１２０に電気的に接続される。
本開示において、複数の導電パターン１７４が導電構造１７０及び導電格子１６０を電気的に接続するように適合されているが、導電構造１７０及び導電格子１６０を電気的に接続するために、導電構造１７０のすべてに亘り、且つ、これに電気的に接続された１つの導電パターン１７４が存在してもよい。換言すると、例えば、１つの導電パターン１７４は、１つの導電構造１７０を導電格子１６０に電気的に接続することができるか、又は、２つ、もしくは２つ超の導電構造１７０を導電格子１６０に電気的に接続することができる。導電パターン１７４の数は、本開示に限定されるものでない。本開示において、２超の導電構造１７０が、相互接続１２０の金属化層のうち、最上層の１つの導電ライン１２４に接続されてもよく、これらは、２超の開口ＯＰ４の各々によって同時に露出される。例えば、２つの導電構造１７０ごとにともに、相互接続１２０の金属化層のうちの最上層の１つの導電ライン１２４に接続され、導電ライン１２４が、２つの開口ＯＰ４で露出される。しかしながら、本開示は、これに限定されるものでなく、代替として、導電構造１７０は各々、各１つの開口ＯＰ４によって露出された相互接続１２０の金属化層のうち最上層の１つの導電ライン１２４に接続されてもよい。換言すると、導電構造１７０は、相互接続１２０の金属化層のうちの最上層の異なる導電ライン１２４に接続される。或いは、導電構造１７０の部分における２以上の導電構造１７０が、相互接続１２０の金属化層のうちの最上層の１つの導電ライン１２４に接続されてもよく、導電構造１７０の残りの各導電構造１７０が、相互接続１２０の金属化層のうちの最上層の１つの導電ライン１２４に接続されてもよい。
図２１及び図２２を参照すると、いくつかの実施形態において、誘電層１５８は、図１９及び図２０に示される構造上に形成され、導電パターン１７４を被覆する。誘電層１５８には、酸化シリコン、窒化シリコン、酸窒化シリコン等、好適な誘電材料が含まれてもよい。いくつかの実施形態において、誘電層１５８の厚さＴ１５８は、おおよそ５０Å～５０００Åの範囲である。誘電層１５８は、ＣＶＤ、物理気相蒸着（ＰＶＤ）、熱酸化、ＵＶオゾン酸化、又はこれらの組み合わせ等、好適なプロセスを使用して形成されてもよい。図２１に示されるとおり、誘電層１５８の厚さＴ１５８は、例えば、誘電層１５６の厚さＴ１５６、誘電層１５４の厚さＴ１５４、及び誘電層１５０の厚さＴ１５０より厚くてもよい。いくつかの実施形態において、誘電層１５８の形成にはさらに、ＣＭＰプロセス等、平坦化プロセスが含まれてもよく、誘電層１５８が略平面的な上面を有するように形成されるようにする。一実施形態において、誘電層１５８の材料は、誘電層１５６の材料と同一であってもよく、この場合、誘電層１５６と１５８との間にはっきりした界面はない。他の実施形態において、誘電層１５８の材料は、誘電層１５６の材料とは異なり、誘電層１５６と１５８との間に界面が存在する。誘電層１５８は、高程度の平面性と平坦性を有する表面安定化層と称されてもよく、これは、後に形成される層／要素（例えば、カラーフィルタ、マイクロレンズ等）に有利である。
図２３を参照すると、いくつかの実施形態において、光フィルタ層１８０（複数のカラーフィルタ１８２、１８４、及び１８６を含む）と、マイクロレンズ１９０とが、アクティブ領域ＡＲ内において、誘電層１５８の上、且つ、隔離構造ＧＳの上方に配置される。例えば、図２３に示されるとおり、各カラーフィルタ１８２、１８４、及び１８６は、隔離構造ＧＳに被覆されない１つの感光素子ＰＤに対応し、マイクロレンズ１９０は各々、カラーフィルタ１８２、１８４、及び１８６のうちの１つに対応する。しかしながら、本開示は、これに限定されるものでない。他の実施形態において、カラーフィルタ１８２、１８４、及び１８６は、各々、隔離構造ＧＳに被覆されない１つ以上の感光素子ＰＤに対応し、マイクロレンズ１９０は、各々、カラーフィルタ１８２、１８４、及び１８６のうちの１つに対応する。
カラーフィルタ１８２、１８４、及び１８６は、誘電層１５８の上面と略平行な上側表面を有し、カラーフィルタ１８２、１８４、及び１８６は、光の色又は波長に対応して割り当てられ、割り当てられた光の色又は波長以外すべてをフィルタで除くように構成されている。カラーフィルタの割り当ては、赤色、緑色、及び青色の光の間で変更され、カラーフィルタ１８２、１８４、及び１８６が、赤色カラーフィルタ１８２、緑色カラーフィルタ１８４、及び青色カラーフィルタ１８６を含むようにする。いくつかの実施形態において、カラーフィルタの割り当ては、ベイヤーフィルターモザイクに応じて、赤色、緑色、及び青色の光の間で変更される。シアン、イエロー、及びマゼンタ等、他の組み合わせも使用されてよい。カラーフィルタ１８２、１８４、及び１８６の異なる色の数も変更されてよい。実施形態によると、光フィルタ層１８０は、顔料又は染料で染めた材料（アクリル等）を備えてもよい。例えば、ポリメチルメタクリレート（ＰＭＭＡ）又はポリグリシジルメタくリレート（ＰＧＭＳ）は、好適な材料で、これにより、顔料又は染料が添加され、光フィルタ層１８０を形成してもよい。しかしながら、その他の材料が使用されてもよい。光フィルタ層１８０は、当分野で既知の任意の好適な方法で形成されてもよい。
マイクロレンズ１９０は、光フィルタ層１８０の上方に配置され、例えば、入射光Ｌ（図２４）を感光素子ＰＤに向かって集光するように構成される。マイクロレンズ１９０は、高透過率のアクリルポリマー等、パターニングされてレンズに形成され得る任意の材料で形成されてもよい。マイクロレンズ１９０は、当分野で既知の任意の好適な方法で形成されてもよい。マイクロレンズ１９０は、図２３に示されるとおり、対応する画素１１の感光素子ＰＤと同心であり、感光素子ＰＤの中心となる垂直軸に関して対称である。さらに、複数のマイクロレンズ１９０の隣接した縁部は、互いに当接する。
図２４を参照すると、いくつかの実施形態において、キャリア５０は、相互接続１２０から剥離し、上面Ｓ１２０ｔを露出する。いくつかの実施形態において、相互接続１２０の上面Ｓ１２０ｔは、剥離層５２のために、キャリア５０から容易に分離される。いくつかの実施形態において、キャリア５０は、剥離プロセスにより、相互接続１２０の上面Ｓ１２０ｔから剥離され、キャリア５０及び剥離層５２が除去される。ある実施形態において、相互接続１２０の金属化層のうち最も外側の層（例えば、１２４）は、図２４に示されるとおり、アクセス可能に開放される。一実施形態において、剥離プロセスは、レーザ剥離プロセスである。ここまでのようにして、イメージセンサ装置１０００ａが製造される。
ダイシング（単体化）プロセスを実施して、相互に接続された複数のイメージセンサ装置１０００ａを、個々の分離した(半導体)イメージセンサ装置１０００ａに切断し、イメージセンサ装置１０００ａがウェハレベルプロセスで完成する。一実施形態において、ダイシング（単体化）プロセスは、機械的ブレードソーイング又はレーザ切断を含むウェハダイシングプロセスであるが、本開示は、これに限定されるものでない。剥離ステップ中、図２３に描かれる構造は、ひっくり返され（上下逆にされ）、キャリア５０と剥離層５２とを剥離するのに先立って、保持装置（図示せず）によって固定される。剥離プロセスとダイシング（単体化）プロセスの後、イメージセンサ装置１０００ａは、保持装置から解放される。
例えば、図２４に示されるとおり、イメージセンサ装置１０００ａは、Ｐ型の半導体基板１００を備え、負のバイアスＮｂが相互接続１２０に付与され、負のバイアスＮｂは、相互接続１２０に電気的に接続された、周辺領域ＰＲに形成された導電構造１７０を通じて、導電格子１６０に伝えられ、隔離構造ＧＳ内の高濃度の負の電荷が、隔離構造ＧＳの側壁に沿って正孔蓄積（「ＨＡ」で示される）を生成し、半導体基板１００内の電子が、隔離構造ＧＳ付近に捕捉されることを防ぎ、漏洩電流と、近隣の画素１１間のクロストークとを低減する。しかしながら、本開示は、これに限定されるものでなく、イメージセンサ装置１０００ａがｎ型の半導体基板１００を備える他の実施形態において、正のバイアスが、相互接続１２０に電気的に接続された、周辺領域ＰＲに形成された導電構造１７０を通じて、導電格子１６０に付与され、隔離構造ＧＳ内の高濃度の正の電荷が、隔離構造ＧＳの側壁に沿って電子蓄積を生成し、半導体基板１００内の正孔が、隔離構造ＧＳ付近に捕捉されることを防ぎ、漏洩電流と、近隣の画素１１間のクロストークを低減する。このような隔離構造ＧＳによると、感光素子ＰＤの絶縁がより良好になるため、イメージセンサ１０の性能が向上する。
他の実施形態において、Ｘ－Ｙ面に沿って延設された誘電層１５６の一部が除去される。図２５は、本開示のいくつかの他の実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置１０００ｂ）に含まれるイメージセンサを示した垂直模式図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。図２５のイメージセンサ装置１０００ｂは、図２４のイメージセンサ装置１０００ａと同様であり、違いは、図２５のイメージセンサ装置１０００ｂにおいて、誘電層１５６が誘電層１５６Ａと置き換えられ、導電特徴１６２が省略された点である。例えば、図２５に示されるとおり、誘電層１５６Ａは、開口ＯＰ２の側壁のみに配置される。
いくつかの実施形態において、Ｚ方向に沿った半導体基板１００における垂直投影では、誘電層１５６Ａが、開口ＯＰ２内部にのみ配置され、誘電層１５６Ａは、導電構造１７０とは重ならない。誘電層１５６Ａは、開口ＯＰ２の誘電ライナと称される。誘電層１５６Ａの材料の形成は、異なるパターンのエッチングマスクを使用する以外は、図１５～図１８に示される誘電層１５６の形成プロセス及び材料と同様であるため、ここでは繰り返さない。代替として、誘電層１５６Ａは、ブランケットエッチングプロセスで形成されてもよく、エッチング中、エッチングマスクを使用しない。これについては、図２９～図３８と併せて、以降にさらに詳細に検討する。このような構成により、隔離構造ＧＳの隔離能力を低下させることなく、イメージセンサ装置（例えば、１０００ｂ）の全体的な厚さがさらに薄型化される。例えば、イメージセンサ装置１０００ｂの（Ｚ方向における）全体的な厚さは、イメージセンサ装置１０００ａの（Ｚ方向における）全体的な厚さ未満である。
代替として、各導電構造は、導電構造１７０Ａのように、非ステップ形態の輪郭（又は外形）を有してもよい。図２６及び図２７は、本開示のいくつかの他の実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置１０００ｃ）に含まれるイメージセンサを示す垂直及び水平模式図である。図２８は、本開示のいくつかの他の実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置１０００ｄ）に含まれるイメージセンサを示す垂直模式図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明は、ここでは繰り返さない。図２６及び図２７のイメージセンサ装置１０００ｃは、図２４のイメージセンサ装置１０００ａと同様であり、違いは、図２６及び図２７のイメージセンサ装置１０００ｃにおいて、導電構造１７０が導電構造１７０Ａに置き換えられる点である。例えば、図２６の横断面図に示されるとおり、導電構造１７０Ａの内側壁Ｓ１７０Ａｉと外側壁Ｓ１７０Ａоとは、直線である（例えば、曲線でない）。換言すると、導電構造１７０Ａの内側壁Ｓ１７０Ａｉと外側壁Ｓ１７０Ａоには屈曲がない。
いくつかの実施形態において、図２６及び図２７に示されるとおり、開口ＯＰ４を形成する代わりに、複数の開口ＯＰ５が第２の絶縁体１１０を貫通するように形成され、開口ＯＰ５の側壁は、誘電層１５６の内側壁Ｓ１５６ｉと並べられる。例えば、開口ＯＰ５の幅Ｄ５は、おおよそ、０．０８μｍ～１４．８μｍの範囲であり、この幅Ｄ５は、図２６に示されるとおり、開口ＯＰ５の延設方向の直交方向に沿って測定される。いくつかの実施形態において、開口ＯＰ５のサイズ（例えば、Ｄ５）は、開口ＯＰ４のサイズ（例えば、Ｄ４）より大きい。開口ＯＰ５の形成及び材料は、異なるパターンのエッチングマスクを使用する以外は、図１７～図１８に示される開口ＯＰ４の形成プロセス及び材料と同様であるため、ここでは繰り返さない。いくつかの実施形態において、導電構造１７０Ａ内部の誘電層１５６の幅は、Ｚ方向に直交する方向（例えば、Ｘ方向、及び／又は、Ｙ方向）に沿って測定すると、一定である。導電構造１７０Ａの形状により、導電構造１７０Ａと相互接続１２０の接触面積が増え、これにより、両者間の接触抵抗が低下するため、隔離構造ＧＳの隔離能力を向上し、イメージセンサ１０の性能をさらに向上させる。
或いは、イメージセンサ装置１０００ｂと同様に、イメージセンサ装置１０００ｃの誘電層１５６は、誘電層１５６Ａに置き換えられてもよく、これにより、導電特徴１６２の存在を省略してもよい。図２８に示されるイメージセンサ装置１０００ｄを参照のこと。
図２９～図３８は、本開示のいくつかの実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置２０００ａ）に含まれるイメージセンサの製造方法を示す垂直及び水平模式図であり、図２９、図３１、図３３、図３５、及び図３７は、図３０、図３２、図３４、図３６、及び図３８に描かれたＡ－Ａ線及びＢ－Ｂ線に沿った横断面図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。
図２９及び図３０を参照すると、いくつかの実施形態において、誘電層１５６Ｂは、図１３及び図１４に示されるプロセスに従って、誘電層１５４及び導電格子１６０の上に形成され、開口ＯＰ２内に向かってさらに延設される。例えば、図２９に示されるとおり、誘電層１５６Ｂは、開口ＯＰ２の側壁及び底面と、誘電層１５４の上面Ｓ１５４と、導電格子１６０の上面Ｓ１６０と、を被覆する。いくつかの実施形態において、誘電層１５６Ｂは、開口ＯＰ２の外側のＸ－Ｙ面に沿って延設された第１の部分（ラベル無し）と、開口ＯＰ２の内側のＺ方向に沿って延設された複数の第２の部分（ラベル無し）と、開口ＯＰ２の内側のＸ－Ｙ面に沿って延設された複数の第３の部分（ラベル無し）と、を有し、第３の部分は、各々、第２の部分により、第１の部分に接続される。いくつかの実施形態において、誘電層１５６Ｂの第１の部分及び第３の部分は、各々、Ｚ方向に沿って測定すると、おおよそ５０Å～５０００Åの範囲の厚さＴ１５６ｈを有する。いくつかの実施形態において、誘電層１５６Ｂの第２の部分は、各々、Ｚ方向に直交する方向（例えば、Ｘ及び／又はＹ）に沿って測定すると、おおよそ５０Å～５０００Åの範囲の厚さＴ１５６ｖを有する。例えば、厚さＴ１５６ｈは、厚さＴ１５６ｖ未満である。或いは、厚さＴ１５６ｈは、厚さＴ１５６ｖと略同等である。図２９に示されるとおり、厚さＴ１５６ｈは一定であり、厚さＴ１５６ｖは、例えば、頂上部の開口から開口ＯＰ２の底面に向かって徐々に増加する。すなわち、厚さＴ１５６ｖは、一定でない。誘電層１５６Ｂの形成及び材料は、図１５及び図１８に示した誘電層１５６のプロセス及び材料と同様又は同一であるため、簡潔さのため、ここでは繰り返さない。
図３１及び図３２を参照すると、いくつかの実施形態において、パターニングプロセスＢＥ１が、図２９及び図３０に描かれた構造に施され、複数の開口ＯＰ４を形成する。例えば、開口ＯＰ４は、誘電層１５６Ｂと、第２の絶縁体１１０の残りの部分を貫通するように、開口ＯＰ２内に形成され、相互接続１２０の金属化層のうちの１つの層（例えば、上面Ｓ１２０ｔから最も離間した導電ライン１２４）を露出するようにする。換言すると、導電ライン１２４の表面Ｓ１２４は、開口ＯＰ４によってアクセス可能に開放される。開口ＯＰ２のうちの１つは、開口ＯＰ４の１つずつと空間的に連通する。パターニングプロセスＢＥ１は、例えば、エッチング中、フォトマスクを使用しないブランケットエッチングプロセスである。いくつかの実施形態において、ブランケットエッチングプロセスＢＥ１は、誘電層１５６Ｂの第１の部分、第２の部分、及び第３の部分を同時にパターニングするように、半導体基板１００の底面Ｓ１００ｂ（例えば、アクティブ領域ＡＲ及び周辺領域ＰＲの双方に）全体的に実施される異方性エッチングであり、誘電層１５６Ｂの第１の部分及び第３の部分は、完全に除去され、第２の部分の各々は、一部、開口ＯＰ２の側壁に配置された残り部分としてそのまま残される。誘電層１５６Ｂ（例えば、残りの第２の部分）は、(開口ＯＰ２の)誘電ライナとも称されてよく、これは、一定でない厚さＴ１５６ｖを有する。例えば、図３１及び図３２に示されるとおり、誘電層１５６Ｂの第２の部分の上面Ｓ１５６Ｂと、誘電層１５４の上面Ｓ１５４と、導電格子１６０の上面Ｓ１６０とは、アクセス可能に開放される。
図３３及び図３４を参照すると、いくつかの実施形態において、複数の導電特徴１７２及び複数の導電特徴１７４を含む導電特徴が、周辺領域ＰＲ内の誘電層１５４及び１５６Ｂ上に形成される。いくつかの実施形態において、導電特徴１７０は、直接接触により、導電特徴１７４と電気的に接続される。例えば、導電特徴１７０及び１７４は、一体的に形成される。
いくつかの実施形態において、導電特徴１７２は、相互接続１２０の金属化層のうちの露出層と接触するように、開口ＯＰ２及び開口ＯＰ４内に形成され、導電特徴１７２が、相互接続１２０に電気的に接続されるようにする。例えば、図３３に示されるとおり、導電特徴１７２は、開口ＯＰ２の側壁に配置された誘電層１５６Ｂの内側壁Ｓ１５６Ｂｉと接触する導電柱体の形態で形成され、開口ＯＰ４の側壁（ラベル無し）及び底面（ラベル無し）と接触するように、開口ＯＰ４内に向かってさらに延設される。例えば、導電特徴１７２の図示の上面（ラベル無し）は、誘電層１５４の上面Ｓ１５４及び誘電層１５６Ｂの上面Ｓ１５６Ｂと略同一面の表面と考えられる。いくつかの実施形態において、導電特徴１７２は、各々、開口ＯＰ２内に第１の部分１７２ａと、開口ＯＰ４内に第２の部分１７２ｂとを備える。例えば、図３３に示されるとおり、導電特徴１７２は、第２の部分１７２ｂと、相互接続１２０の金属化層のうちの露出層とを物理的及び電気的に接続することにより、相互接続１２０に電気的に接続され、導電特徴１７２は、第１の部分１７２ａと導電特徴１７４とを物理的及び電気的に接続することにより、導電特徴１７４に電気的に接続される。導電特徴１７２は、導電構造１７２と称されてもよく、各第１の部分１７２ａは、導電体と称されてもよく、各第２の部分１７２ｂは、導電体の導電ビアと称されてもよい。図３３に示されるとおり、導電構造１７２は、各々、ステップ形状の輪郭（又は外形）を有し、横断面図における導電構造１７２の側壁Ｓ１７２は、各々、例えば、曲線である（例えば、直線ではない）。
いくつかの実施形態において、導電特徴１７４は、導電特徴１７２と、隔離構造ＧＳの導電格子１６０とに接触するように、誘電層１５４の上面Ｓ１５４と、誘電層１５６Ｂの上面Ｓ１５６Ｂとの上に形成され、導電特徴１７４が、導電特徴１７２と、隔離構造ＧＳの導電格子１６０と電気的に接続されるようにする。換言すると、導電特徴１７４は、隔離構造ＧＳの導電格子１６０と導電特徴１７２との間に延設された平面的導電層であり、両者間に適正な電気的接続を提供する。例えば、導電特徴１７４の図示の底面（ラベル無し）は、誘電層１５４の上面Ｓ１５４と略同一面の表面と考えられる。導電特徴１７４は、導電パターン１７４と称されてもよい。
導電特徴１７２及び１７４を含む導電特徴は、これに限定されるものでないが、図３１に描かれた構造を被覆するように、底面Ｓ１００ｂに沿って、半導体基板１００の上方に導電材層（図示せず）を形成し、導電材層が、開口ＯＰ２及びＯＰ４を埋め、パターニングプロセスＰＥ５が導電材層に施されて、導電特徴１７２と導電特徴１７４とを同時に形成することによって形成されてもよい。パターニングプロセスＰＥ５は、異なるパターンマスク層を使用する以外、図７及び図８に示されるパターニングプロセスＰＥ１と同じ又は同一であってもよいので、簡潔さのため、ここでは繰り返さない。導電材層は、図９及び図１０に示された導電材層１６０ｍの材料と同一又は同様であってもよいので、簡潔さのため、ここでは繰り返さない。例えば、導電格子１６０は、Ａｌ製であり、導電特徴１７０及び１７４もＡｌ製である。他の例として、導電格子１６０は、Ａｌ製であり、導電特徴１７０及び１７４は、Ｗ製である。図３３に示されるとおり、導電格子１６０は、例えば、導電構造１７２及び導電パターン１７４を通じて、相互接続１２０に電気的に接続される。導電構造１７２が存在すると、隔離構造ＧＳと相互接続１２０との間の電気的接続を確実にすることができる。
いくつかの実施形態において、導電材層の形成には、ＣＭＰプロセス等の平坦化プロセスがさらに含まれてもよく、導電材層に略平面的な上面を持たせるように形成する。加えて、複数の導電パターン１７４が、導電構造１７２及び導電格子１６０を電気的に接続するように適合されたが、導電構造１７２と導電格子１６０とを電気的に接続するために、導電構造１７２のすべてに亘り、且つ、これに電気的に接続された導電パターン１７４は１つであってもよい。例えば、１つの導電パターン１７４が、導電構造１７２を導電格子１６０に電気的に接続することができ、又は２つもしくは２超の導電構造１７２を導電格子１６０に電気的に接続することができる。導電パターン１７４の数は、本開示に限定されるものでない。
図３５及び図３６を参照すると、いくつかの実施形態において、誘電層１５８は、図３３及び図３４に描かれる構造上に形成され、導電パターン１７４を被覆する。誘電層１５８は、高程度の平面性及び平坦性を有する保護層と称されてもよく、これは、後に形成される層／要素（例えば、カラーフィルタ、マイクロレンズ等）にとって有利である。誘電層１５８の詳細については、図２１及び図２２で説明したので、簡潔さのため、ここでは繰り返さない。図３７を参照すると、いくつかの実施形態において光フィルタ層１８０（複数のカラーフィルタ１８２、１８４、及び１８６を含む）と、マイクロレンズ１９０とが、アクティブ領域ＡＲ内において、誘電層１５８の上、且つ、隔離構造ＧＳの上方に配置される。光フィルタ層１８０及びマイクロレンズ１９０の詳細については、図２３で説明したので、簡潔さのため、ここでは繰り返さない。図３８を参照すると、いくつかの実施形態において、上述の図２４において説明した上述の製造方法を、図３７に描かれた構造に施し、図３８に描かれるイメージセンサ装置２０００ａを得ることができる。隔離構造ＧＳによると、感光素子ＰＤの隔離がより良好になるため、イメージセンサ１０の性能を向上することができる。さらに、イメージセンサ２０００ａの（Ｚ方向の）全体的な厚さが、さらに薄型化される。
図３９は、本開示のいくつかの他の実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置２０００ｂ）に含まれるイメージセンサを示した垂直模式図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。図３９のイメージセンサ装置２０００ｂは、図３８のイメージセンサ装置２０００ａと同様であり、違いは、図３８のイメージセンサ装置２０００ｂにおいて、誘電層１５６Ｂの第１の部分が誘電層１５４の上面Ｓ１５４に残される点である。換言すると、上述の図３３及び図３４に示した上述の製造プロセスにおける(フォトマスクを伴わない)パターニングプロセスＢＥ１を使用する代わりに、他のパターニングプロセス（フォトマスクを伴う）を開口ＯＰ４の形成に適合する。他のパターニングプロセスとは、異なるパターンマスク層を使用すること以外、図７及び図８に示されるパターニングプロセスＰＥ１と同じ又は同一であってもよいので、簡潔さのため、ここでは繰り返さない。
図４０及び図４１は、本開示のいくつかの他の実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置２０００ｃ）に含まれるイメージセンサを示す垂直及び水平模式図である。図４２は、本開示のいくつかの他の実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置２０００ｄ）に含まれるイメージセンサを示す垂直模式図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。図４０及び図４１のイメージセンサ装置２０００ｃは、図３８のイメージセンサ装置２０００ａと同様であり、違いは、図４０及び図４１のイメージセンサ２０００ｃにおいて、導電構造１７２が導電構造１７２Ａに置き換えられる点である。例えば、図４０の横断面図に示されるとおり、導電構造１７２Ａの側壁Ｓ１７２Ａは、直線である（例えば、曲線ではない）。換言すると、導電構造１７２Ａの側壁Ｓ１７２Ａには屈曲がない。すなわち、導電構造１７２Ａは、各々、非ステップ形状の輪郭（又は外形）を有する。導電構造１７２Ａの形成及び材料は、図２６及び図２７に示される開口ＯＰ５の形成プロセスと、図３３及び図３４に示される導電構造１７２を形成するプロセス及び材料と同様であるので、簡潔さのため、ここでは繰り返さない。導電構造１７２Ａのおかげで、導電構造１７０Ａと相互接続１２０との間の接触面積が増え、両者間の接触抵抗が低下するため、隔離構造ＧＳの隔離能力を向上し、イメージセンサ１０の性能をさらに向上させることができる。
或いは、イメージセンサ装置２０００ｂと同様に、イメージセンサ装置２０００ｃの誘電層１５６Ｂの第１の部分が除去されてもよい。図４２に示されるイメージセンサ装置２０００ｄを参照のこと。
他の実施形態において、アクティブ領域ＡＲ内に第１の隔離体として、及び／又は、周辺領域ＰＲに第２の隔離体として、ＳＴＩを有する代わりに、複数のドープ領域の積層構造を有するドープ隔離特徴の形態で、第１の隔離体及び第２の隔離体が、ここに形成されてもよい。イメージセンサを構成する半導体基板の導電型により、複数のドープ領域におけるドーパントが変更されてもよい。いくつかの実施形態において、複数のドープ領域におけるドーパントと、内部に複数のドープ領域とが形成された半導体基板のドーパントとは、同一種別であってもよい。
図４３～図５０は、本開示のいくつかの実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ３０００ａ）に含まれるイメージセンサの製造方法を示す垂直及び水平模式図であり、図４３、図４５、図４７、及び図４９は、図４４、図４６、図４８、及び図５０に描かれるＡ－Ａ線及びＢ－Ｂ線に沿った横断面図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。
図４３及び図４４を参照すると、いくつかの実施形態において、初期集積回路構造ＩＣＳ’は、剥離層５２を通じてキャリア５０上に設けられ、またこの上に載置された後、初期集積回路構造ＩＣＳ’は、図６で上述したプロセスによって薄型化される。いくつかの実施形態において、図４３に示されるとおり、初期集積回路構造ＩＣＳ’は、半導体基板１００Ａと、素子領域（図示せず）と、相互接続１２０とを備える。キャリア５０、剥離層５２、素子領域、相互接続１２０の詳細については、図４及び図５で説明したので、簡潔さのため、ここでは繰り返さない。本開示において、図４３の半導体基板１００Ａは、図６の半導体基板１００と同様であり、違いは、図４３の半導体基板１００Ａにおいて、第２の隔離体１１０が、複数の第２の隔離体１１０Ａに置き換えられる点である。いくつかの実施形態において、第２の隔離体１１０Ａには、各々、ドープ領域の積層構造を有するドープ隔離体が含まれる。第２の隔離体１１０Ａは、ドープ隔離特徴１１０Ａと称されてもよい。例えば、図４３に示されるとおり、ドープ隔離特徴１１０Ａには、各々、Ｚ方向に積層された、ドープ領域１１２、ドープ領域１１４、及びドープ領域１１６が含まれる。いくつかの実施形態において、Ｚ方向に沿って、ドープ領域１１２は、相互接続１２０とドープ領域１１４との間に配置され、ドープ領域１１４は、ドープ領域１１２とドープ領域１１６との間に配置される。いくつかの実施形態において、第２の絶縁体１１０Ａの厚さＴ１１０Ａは、おおよそ０．０１μｍ～１０μｍの範囲であり、この厚さＴ１１０Ａは、図４３に示されるとおり、ドープ領域１１２～１１６の積層方向に沿って測定される。
例えば、ドープ領域１１２の表面は、半導体基板１００Ａの上面Ｓ１００ｔと略同一面であり、ドープ領域１１６は、半導体基板１００Ａの底面によってアクセス可能に開放されない。いくつかの実施形態において、ドープ隔離特徴１１０Ａは、相互接続１２０の金属化層のうち、１つの層（例えば、上面Ｓ１２０ｔから最も離間した１つ、又は１超のビア１２６）を通じて、相互接続１２０に電気的に接続される。半導体基板１００Ａの構成は、図４及び図５に示される半導体基板１００の構成と同様であるので、簡潔さのため、ここでは繰り返さない。
いくつかの実施形態において、半導体基板１００Ａ及びドープ領域１１２、１１４、及び１１６は、同一の導電型を有する。例えば、半導体基板１００Ａは、ｐ型基板であり、ドープ領域１１２、１１４、及び１１６は、ｐ型ドーパント（ホウ素又はＢＦ２等）でドープされる。ドープ領域１１２、１１４、及び１１６の形成は、これに限定されるものでないが、相互接続１２０の形成に先立って、半導体基板１００Ａの上面Ｓ１００ｔを通じて、ホウ素等、ｐ型ドーパントを注入することにより、形成されてもよい。いくつかの実施形態において、ドープ領域１１４のｐ型ドープ濃度は、ドープ領域１１２のｐ型ドープ濃度より高く、ドープ領域１１６のｐ型ドープ濃度は、ドープ領域１１４のｐ型ドープ濃度より高い。また、ドープ領域１１６のｐ型ドープ濃度は、半導体基板１００Ａのｐ型ドープ濃度より高い。ドープ領域１１２は、約１０１５／ｃｍ３～約１０２１／ｃｍ３の範囲のドープ濃度を有してもよい。ドープ領域１１４は、約１０１５／ｃｍ３～約１０１９／ｃｍ３の範囲のドープ濃度を有し得る。ドープ領域１１６は、約１０１３／ｃｍ３～約１０１８／ｃｍ３の範囲のドープ濃度を有し得る。いくつかの実施形態においては、各ドープ隔離構造１１０Ａに対して、ドープ領域１１２が、ｐ＋ドープ領域又はｐ＋ウェルと称されてもよく、ドープ領域１１４が、高濃度ドープ領域又はセルｐ－ウェル（ＣＰＷ）と称されてもよく、ドープ領域１１６が、高濃度ドープ領域又はディープｐ－ウェル（ＤＰＷ）と称されてもよい。
一方、半導体基板１００Ａがｎ型基板である場合、ドープ領域１１２、１１４、１１６は、ｎ型ドーパント（リン又は砒素等）でドープされる。ドープ領域１１２、１１４、及び１１６の形成は、これに限定されるものでないが、相互接続１２０の形成に先立って、半導体基板１００Ａの上面Ｓ１００ｔを通じてｎ型ドーパントを注入することにより、形成されてもよい。いくつかの実施形態において、ドープ領域１１４のｎ型ドープ濃度は、ドープ領域１１２のｎ型ドープ濃度より高く、ドープ領域１１６のｎ型ドープ濃度は、ドープ領域１１４のｎ型ドープ濃度より高い。また、ドープ領域１１６のｎ型ドープ濃度は、半導体基板１００Ａのｎ型ドープ濃度より高い。ドープ領域１１２は、約１０１５／ｃｍ３～約１０２１／ｃｍ３の範囲のドープ濃度を有してもよい。ドープ領域１１４は、約１０１５／ｃｍ３～約１０１９／ｃｍ３の範囲のドープ濃度を有し得る。ドープ領域１１６は、約１０１３／ｃｍ３～１０１８／ｃｍ３の範囲のドープ濃度を有し得る。いくつかの実施形態においては、各ドープ隔離構造１１０Ａについて、ドープ領域１１２が、ｎ＋ドープ領域又はｎ＋ウェルと称されてもよく、ドープ領域１１４は、高濃度ドープ領域又はセルｎ－ウェル（ＣＮＷ）と称されてもよく、ドープ領域１１６は、高濃度ドープ領域又はディープｎ－ウェル（ＤＮＷ）と称されてもよい。
第１の隔離体（図示せず）は、ドープ隔離特徴１１０Ａと同一の構造を有してもよい。或いは、第１の隔離体は、ドープ隔離特徴１１０Ａと同一の構造を有さなくてもよい。本開示は、これに限定されるものでない。
図４５及び図４６を参照すると、いくつかの実施形態において、複数のトレンチＯＰ１が半導体基板１００Ａ内に形成され、導電格子１６０を有する隔離構造ＧＳが、トレンチＯＰ１内に形成され、トレンチＯＰ１は、ともに、格子（メッシュ）空洞を構成している。トレンチＯＰ１の詳細は、図７及び図８に示した上述の製造プロセスにおいて説明しており、隔離構造ＧＳの詳細については、図９及び図１２に示した上述の製造プロセスにおいて説明したので、簡潔さのため、ここでは繰り返さない。
図４７及び図４８を参照すると、いくつかの実施形態において、パターニングプロセスＰＥ２が施され、半導体基板１００Ａ内に複数の開口ＯＰ２を形成して、ドープ隔離特徴１１０Ａを露出する。例えば、ドープ隔離特徴１１０Ａの表面Ｓ１１６は、周辺領域ＰＲに形成された開口ＯＰ２によってアクセス可能に露出される。パターニングプロセスＰＥ２の詳細と、開口ＯＰ２の詳細とは、図１３及び図１４に示される上述の製造プロセスにおいて説明したので、簡潔さのため、ここでは繰り返さない。いくつかの実施形態において、ドープ隔離特徴１１０Ａの表面Ｓ１１６を露出する開口ＯＰ２を形成した後、上述の図１９～図２４で示した上述の製造プロセスを、図４７及び図４８に描かれる構造に施すことで、図４９及び図５０に描かれるイメージセンサ装置３０００ａを得ることができる。イメージセンサ装置３０００ａでは、複数の導電特徴（又は、導電パターン）１７４が、複数の導電特徴（又は、導電構造）１７０Ａを、隔離構造ＧＳの導電格子１６０に電気的に接続し、隔離構造ＧＳは、ドープ隔離特徴１１０Ａ、導電構造１７０Ａ、及び導電パターン１７４を通じて、相互接続構造１２０（例えば、ビア１２６）に電気的に接続される。このような隔離構造ＧＳにより、感光素子ＰＤの隔離がより良好になるため、イメージセンサ１０の性能が向上される。
他の実施形態において、イメージセンサ装置３０００ａにおいて誘電層１５４の上方でＸ－Ｙ面に沿って延設された誘電層１５６の一部が除去される。図５１の(半導体)イメージセンサ装置３０００ｂを参照のこと。誘電層１５６のこの部分の除去は、図２５において上述したプロセス、又は図３３～図３６において上述したプロセスと同様又は同一のプロセスで行われてもよい。このような構成により、隔離構造ＧＳの隔離能力を低下させることなく、イメージセンサ装置（例えば、３０００ｂ）の全体的な厚さがさらに薄型化される。
図４９のイメージセンサ装置３０００ａと、図５１のイメージセンサ装置３０００ｂとに示されるとおり、導電構造１７０Ａは、各々、例えば、非ステップ形態の輪郭（又は外形）を有する。しかしながら、本開示は、これに限定されるものでなく、代替として、図４９のイメージセンサ装置３０００ａと、図５１のイメージセンサ装置３０００ｂとの導電構造１７０Ａは、図５９に示されるとおり、各々が、ステップ形態の輪郭（又は外形）を有した導電構造１７０で置き換えられてもよい。
さらに他の実施形態において、イメージセンサ装置３０００ａの導電構造１７０Ａは、導電構造１７２Ａに置き換えられる。図５２及び図５３の(半導体)イメージセンサ装置３０００ｃを参照のこと。導電構造１７２Ａが存在すると、隔離構造ＧＳと相互接続１２０との間の電気的接続を確実にすることができる。導電構造１７２Ａの形成は、図４０～図４１において上述したプロセスと同様又は同一のプロセスで行われてもよい。さらに他の実施形態において、イメージセンサ装置３０００ｂと同様に、イメージセンサ装置３０００ｃの誘電層１５４の上方においてＸ－Ｙ面に沿って延設される誘電層１５６の一部が除去される。図５４の(半導体)イメージセンサ装置３０００ｄを参照こと。このような構成によると、隔離構造ＧＳの隔離能力を低下させることなく、イメージセンサ装置（例えば、３０００ｄ）の全体的な厚さがさらに薄型化される。
図５２のイメージセンサ装置３０００ｃと、図５４のイメージセンサ装置３０００ｄとに示されるとおり、導電構造１７２Ａは、各々、例えば、非ステップ形態の輪郭（又は外形）を有する。しかしながら、本開示はこれに限定されるものでなく、代替として、図５２のイメージセンサ装置３０００ｃと図５４のイメージセンサ装置３０００ｄとの導電構造１７２Ａは、図６０に示されるとおり、各々、ステップ形態の輪郭（又は外形）を有する導電構造１７２に置き換えられてもよい。
図５５～図５８は、本開示のいくつかの実施形態に係る、半導体構造（例えば、(半導体)イメージセンサ装置）に含まれるイメージセンサの種々の実施形態を示す垂直（又は横断面）模式図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。
例えば、図５５の(半導体)イメージセンサ装置４０００ａと、図４９のイメージセンサ装置３０００ａとは、同様であり、違いは、図５５に描かれたイメージセンサ装置４０００ａにおいて、複数の第２の隔離体（ドープ隔離構造と称される）１１０Ｂが第２の隔離体（ドープ隔離構造と称される）１１０Ａと置き換えられるように適合される。ドープ隔離構造１１０Ｂ以外に、イメージセンサ装置４０００ａの詳細及び他の部品は、図４３～図５０において説明したイメージセンサ装置３０００ａの詳細及び他の部品と同様であるので、簡潔さのため、ここでは繰り返さない。
いくつかの実施形態において、ドープ隔離構造１１０Ｂは、各々、Ｚ方向に積層されたドープ領域１１２と、ドープ領域１１４とを備える。いくつかの実施形態において、Ｚ方向に沿って、ドープ領域１１２は、相互接続１２０とドープ領域１１４との間に配置され、ドープ領域１１４は、半導体基板１００Ｂの底面Ｓ１００ｂによってアクセス可能に開放されず、ドープ領域１１２の表面は、半導体基板１００Ｂの上面Ｓ１００ｔと略同一面にある。いくつかの実施形態において、ドープ隔離構造１１０Ｂの厚さＴ１１０Ｂは、おおよそ０．０１μｍ～９．５μｍの範囲であり、この厚さＴ１１０Ｂは、図５５に示されるとおり、ドープ領域１１２～１１４の積層方向に沿って測定される。例えば、開口ＯＰ２は、半導体基板１００Ｂを通し、ドープ隔離構造１１０Ｂ（例えば、表面Ｓ１１４）を露出（又は、アクセス可能に開放）する。いくつかの実施形態において、ドープ隔離特徴１１０Ｂは、相互接続１２０の金属化層のうち、１つの層（例えば、上面Ｓ１２０ｔから最も離間した１つ、又は１超のビア１２６）を通じて、相互接続１２０に電気的に接続される。いくつかの実施形態において、図５５に示されるとおり、導電パターン１７４は、導電構造１７０Ａを隔離構造ＧＳの導電格子１６０に電気的に接続し、隔離構造ＧＳは、ドープ隔離特徴１１０Ｂ、導電構造１７０Ａ、及び導電パターン１７４を通じて、相互接続構造１２０（例えば、ビア１２６）に電気的に接続される。このような隔離構造ＧＳにより、感光素子ＰＤの隔離がより良好となるため、イメージセンサ１０の性能が向上される。
他の実施形態において、イメージセンサ装置４０００ａにおいて誘電層１５４の上方でＸ－Ｙ面に沿って延設された誘電層１５６の一部が除去される。図５６の(半導体)イメージセンサ装置４０００ｂを参照のこと。誘電層１５６のこの部分の除去は、図２５において上述したプロセス、又は図３３～図３６において上述したプロセスと同様又は同一のプロセスによって行われてもよい。このような構成により、隔離構造ＧＳの隔離能力を低下させることなく、イメージセンサ装置（例えば、４０００ｂ）の全体的な厚さがさらに薄型化される。図５５のイメージセンサ装置４０００ａと、図５６のイメージセンサ装置４０００ｂとに示されるとおり、導電構造１７０Ａは、各々、例えば、非ステップ形態の輪郭（又は外形）を有する。しかしながら、本開示は、これに限定されるものでなく、代替として、図５５のイメージセンサ装置４０００ａと、図５６のイメージセンサ装置４０００ｂとの導電構造１７０Ａは、図６１に示されるとおり、各々がステップ形態の輪郭（又は外形）を有した導電構造１７０に置き換えられてもよい。
さらに他の実施形態において、イメージセンサ装置４０００ａの導電構造１７０Ａは、導電構造１７２Ａによって置き換えられる。図５７の(半導体)イメージセンサ装置４０００ｃを参照のこと。導電構造１７２Ａが存在することで、隔離構造ＧＳと相互接続１２０との間の電気的接続を確実にすることができる。導電構造１７２Ａの形成は、図４０～図４１において上述したプロセスと同様又は同一のプロセスで行われてもよい。さらに他の実施形態において、イメージセンサ装置４０００ｂと同様に、イメージセンサ装置４０００ｃにおいて誘電層１５４の上方でＸ－Ｙ面に沿って延設された誘電層１５６の一部が除去される。図５８の(半導体)イメージセンサ装置４０００ｄを参照のこと。このような構成によると、隔離構造ＧＳの隔離能力を低下させることなく、イメージセンサ装置（例えば、４０００ｄ）の全体的な厚さがさらに薄型化される。図５７のイメージセンサ装置４０００ｃと、図５８のイメージセンサ装置４０００ｄに示されるとおり、導電構造１７２Ａは、各々、例えば、非ステップ形態の輪郭（又は外形）を有する。しかしながら、本開示は、これに限定されるものでなく、代替として、図５７のイメージセンサ装置４０００ｃと、図５８のイメージセンサ装置４０００ｄとの導電構造１７２Ａは、図６２に示されるとおり、各々、ステップ形態の輪郭（又は外形）を有した導電構造１７２に置き換えられてもよい。
図６３～図７５は、本開示のいくつかの実施形態に係る半導体構造（例えば、(半導体)イメージセンサ装置２０００ａ）に含まれるイメージセンサの製造方法を示す垂直及び水平模式図であり、図６３、図６５、図６７、図６９、図７１、及び図７３は、図６４、図６６、図６８Ａ、図７０Ａ、図７２Ａ、及び図７４に描かれたＡ－Ａ線及びＢ－Ｂ線に沿った横断面図である。図７６は、本開示のいくつかの他の実施形態に係る、(半導体)イメージセンサダイにおけるイメージセンサを示した垂直模式図である。以上に説明した要素と同様又は略同一の要素については、同一の参照符号を使用し、同一の要素の詳細又は説明については、ここでは繰り返さない。
図６３及び図６４を参照すると、いくつかの実施形態において、初期集積回路構造ＩＣＳ”が、剥離層５２を通じて、キャリア５０上に設けられ、この上に載置された後、初期集積回路構造ＩＣＳ”は、図６において上述したプロセスで薄型化される。図６３の初期集積回路構造ＩＣＳ”は、図４３において説明した初期集積回路構造ＩＣＳ’と同様であり、違いは、図６３の初期集積回路構造ＩＣＳ”において、複数の第２の隔離体（ドープ隔離構造と称される）１１０Ｃが、第２の隔離体（ドープ隔離構造と称される）１１０Ａに置き換えられるように適合される点である。ドープ隔離構造１１０Ｃ以外に、初期集積回路構造ＩＣＳ”の詳細及び他の部品は、図４３～図４４において上述した初期集積回路構造ＩＣＳ’の詳細及び他の部品と同様であるので、簡潔さのため、ここでは繰り返さない。
いくつかの実施形態において、ドープ隔離構造１１０Ｃは、各々、Ｚ方向に積層された、ドープ領域（ｐ＋ドープ領域又はｐ＋ウェルと称される）１１２ａ、ドープ領域（高濃度ドープ領域又はセルｐ－ウェル（ＣＰＷ）と称される）１１４ａ、ドープ領域（高濃度ドープ領域又はディープｐ－ウェル（ＤＰＷ）と称される）１１６ａを備える。いくつかの実施形態において、Ｚ方向に沿って、ドープ領域１１２ａは、相互接続１２０とドープ領域１１４ａとの間に配置され、ドープ領域１１４ａは、ドープ領域１１２ａとドープ領域１１６ａとの間に配置される。例えば、図６３に示されるとおり、ドープ領域１１６ａは、半導体基板１００Ｃの底面Ｓ１００ｂによってアクセス可能に開放されず、ドープ領域１１２ａの表面は、相互接続１２０の金属化層のうち、１つの層（例えば、上面Ｓ１２０ｔから最も離間した１つ、又は１超のビア１２６）を通じて、相互接続１２０に電気的に接続するように、半導体基板１００Ｃの上面Ｓ１００ｔと略同一面である。いくつかの実施形態において、ドープ隔離構造１１０Ｃの厚さＴ１１０Ｃは、おおよそ０．０１μｍ～１０μｍの範囲であり、この厚さＴ１１０Ｃは、図６３に示されるとおり、ドープ領域１１２ａ～１１６ａの積層方向に沿って測定される。ドープ領域１１２ａ～１１６ａの形成及び材料は、図４３～図４４において上述したドープ領域１１２～１１６を形成するプロセス及び材料と同一又は同様であるので、簡潔さのため、ここでは繰り返さない。
図６５及び図６６を参照すると、いくつかの実施形態において、パターニングプロセスＰＥ６が施され、複数のトレンチＯＰ６と、複数の開口ＯＰ７とが形成される。パターニングプロセスＰＥ６は、異なるパターンマスク層を使用すること以外、図７及び図８に示されるパターニングプロセスＰＥ１と同じ又は同一であってもよく、簡潔さのため、ここでは繰り返さない。図６５及び図６６に示されるとおり、トレンチＯＰ６は、アクティブ領域ＡＲに形成され、周辺領域ＰＲのみに形成された開口ＯＰ７と空間的に連通するように、周辺領域ＰＲにさらに延設される。例えば、トレンチＯＰ６は、連続トレンチであってもよく、アクティブ領域ＡＲ内で格子形状（例えば、格子メッシュの形態）として構成されてもよい。すなわち、トレンチＯＰ６は、ともに、アクティブ領域ＡＲ内の半導体基板１００Ｃに形成された格子（メッシュ）空洞と称されてもよい。例えば、図６５及び図６６に示されるとおり、感光素子ＰＤは、トレンチＯＰ６に制限された複数の領域１６６内に位置決めされる。いくつかの実施形態において、ドープ隔離構造１１０Ｃの上面Ｓ１１６ａは、開口ＯＰ７によって露出される（例えば、アクセス可能に開放される）。
例えば、トレンチＯＰ６の高さＴ６は、おおよそ０．１μｍ～２０μｍの範囲である。一実施形態において、トレンチＯＰ６の高さＴ６は、半導体基板１００Ｃの厚さＴ１００未満である。他の実施形態において、トレンチＯＰ６の高さＴ６は、半導体基板１００Ｃの厚さＴ１００と略同等である。例えば、トレンチＯＰ６の幅Ｄ６は、おおよそ０．０１μｍ～５μｍの範囲であり、この幅Ｄ６は、図６５及び図６６に示されるとおり、トレンチＯＰ６の延設方向に直交する方向に沿って測定される。例えば、開口ＯＰ７の高さＴ７は、おおよそ０．１μｍ～２０．９μｍの範囲である。一実施形態において、開口ＯＰ７の高さＴ７は、半導体基板１００Ｃの厚さＴ１００未満である。他の実施形態において、開口ＯＰ７の高さＴ７は、半導体基板１００Ｃの厚さＴ１００と略同等である。例えば、開口ＯＰ７の幅Ｄ７は、おおよそ０．０１３μｍ～２５μｍの範囲であり、この幅Ｄ７は、図６５に示されるとおり、開口ＯＰ７の延設方向に直交する方向に沿って測定される。いくつかの実施形態において、トレンチＯＰ６の幅Ｄ６は、開口ＯＰ７の幅Ｄ７未満である。例えば、トレンチＯＰ６の幅Ｄ６の開口ＯＰ７の幅Ｄ７に対する比率は、おおよそ１：１．３～１：５の範囲である。
図６７、図６８Ａ、及び図６８を参照すると、いくつかの実施形態において、誘電層１５０、誘電層１５４、誘電層１５６ｍ、及び誘電層１５８は、底面Ｓ１００Ｂに沿って半導体基板１００Ｃの上方に連続して形成される。例えば、誘電層１５０は、半導体基板１００Ｃの底面Ｓ１００ｂ上に共形に形成され、トレンチＯＰ６及び開口ＯＰ７の側壁（ラベル無し）及び底面（ラベル無し）の内部に向かってさらに延設され、誘電層１５２は、誘電層１５０の上面Ｓ１５０上に共形に形成され、誘電層１５０を被覆するようにトレンチＯＰ６及び開口ＯＰ７の内部に向かってさらに延設され、誘電層１５４は、誘電層１５２の上面Ｓ１５２上に共形に形成され、誘電層１５２を被覆するようにトレンチＯＰ６及び開口ＯＰ７の内部に向かってさらに延設される。誘電層１５０、１５２、１５４は、個別に、（トレンチＯＰ６及び開口ＯＰ７の）誘電ライナとも称されてよい。いくつかの実施形態において、誘電層１５０、１５２、及び１５４は、各々、原子層蒸着ＡＬＤ等、良好なギャップ埋め能力を有するか、蒸着率の低い好適なプロセスを使用して形成されてもよい。誘電層１５０、１５２、及び１５４の材料については、図９及び図１０において説明したので、簡潔さのため、ここでは繰り返さない。他の実施形態において、誘電層１５２が省略されてもよい。
誘電層１５４を形成した後、トレンチＯＰ６及び開口ＯＰ７内に向かって延設することなく、誘電層１５６ｍを誘電層１５４の上面Ｓ１５４上に形成する。いくつかの実施形態において、誘電層１５６ｍは、ＰＥＣＶＤプロセス等、ギャップ埋め能力が乏しいか、又は蒸着率の高い蒸着プロセスで形成される。このようにして、誘電層１５６ｍが非共形層として形成されてもよい。いくつかの実施形態において、半導体基板１００Ｃの底面Ｓ１００ｂの上方の誘電層１５６ｍの厚さは、トレンチＯＰ６及び開口ＯＰ７の上方の誘電層１５６ｍの厚さよりはるかに厚い。いくつかの実施形態において、誘電層１５６ｍは、トレンチＯＰ６及び開口ＯＰ７に実質的に埋められない。いくつかの実施形態において、図６７に示されるとおり、トレンチＯＰ６の幅Ｄ６と開口ＯＰ７の幅Ｄ７との間の比率により、トレンチＯＰ６の頂上部は、誘電層１５６ｍによって被覆される一方で、開口ＯＰ７の頂上部は、誘電層１５６ｍに完全には被覆されない。例えば、図６７、図６８Ａ、及び図６８Ｂに示されるとおり、誘電層１５６ｍに形成された複数の開口ＯＰ８は、各々、開口ＯＰ７を露出させる。すなわち、開口ＯＰ８の位置決め箇所は、図６８Ａ及び図６８Ｂに示されるとおり、Ｚ方向に沿った半導体基板１００Ｃの垂直投射において、開口ＯＰ７の位置決め箇所と重なる。誘電層１５６ｍの材料は、図１５及び図１６に示される誘電層１５６の材料と同一又は同様であるので、簡潔さのため、ここでは繰り返さない。
図６９、図７０Ａ、及び図７０Ｂを参照すると、いくつかの実施形態において、パターニングプロセスＢＥ２を、誘電層１５６ｍに施し、複数のトレンチＯＰ９及び開口ＯＰ８を有する誘電層１５６を形成し、開口ＯＰ７の底面上の誘電層１５０、１５２、及び１５４の一部を貫通し、且つ、開口ＯＰ８に重なる複数の開口ＯＰ１０を形成する。パターニングプロセスＢＥ２は、図３１及び図３２に示されるパターニングプロセスＢＥ１と同じ又は同一であるので、簡潔さのため、ここでは繰り返さない。
いくつかの実施形態において、トレンチＯＰ９が、トレンチＯＰ６の上方に、且つ、この内部に形成され、トレンチＯＰ９は、アクティブ領域ＡＲ内に形成され、周辺領域ＰＲのみに形成された開口ＯＰ８に空間的に連通するように、周辺領域ＰＲにさらに延設される。例えば、トレンチＯＰ９は、連続トレンチであってもよく、アクティブ領域ＡＲ内に格子形状（例えば、格子メッシュの形状）として構成されてもよい。すなわち、トレンチＯＰ９は、ともに、トレンチＯＰ６内部において、アクティブ領域ＡＲ内の半導体基板１００Ｃに形成された格子（メッシュ）空洞とも称されてよい。
いくつかの実施形態において、開口ＯＰ１０は、周辺領域ＰＲにおいて、開口ＯＰ８及び開口ＯＰ７の下方において、これらと空間的に連通するように形成される。例えば、図６９、図７０Ａ、及び図７０Ｂに示されるとおり、ドープ隔離構造１１０Ｃの上面Ｓ１１６ａが、開口ＯＰ１０によって露出される（例えば、アクセス可能に開放される。いくつかの実施形態において、開口ＯＰ１０のサイズＤ１０は、開口ＯＰ８のサイズ（ラベル無し）と略同等である。
開口ＯＰ７、ＯＰ８、及び／または、ＯＰ１０の平面図（例えば、Ｘ－Ｙ図）を考慮すると、開口ＯＰ７、ＯＰ８、及び／又は、ＯＰ１０の形状には、独立して、円形状が含まれてもよい。しかしながら、本開示は、これに限定されるものでなく、他の実施形態において、平面図における開口ＯＰ７、ＯＰ８、及び／又は、ＯＰ１０の形状は、例えば、矩形、楕円形、長円形、正方形、八角形、又は任意の好適な多角形状である。
図７１、図７２Ａ、及び図７２Ｂを参照すると、いくつかの実施形態において、複数の導電特徴１６８と、導電特徴１７８と、複数の導電特徴１７６とを含む導電特徴が、誘電層１５６上に形成される。いくつかの実施形態において、導電特徴１６８は、導電特徴１７８を通じて、導電特徴１７６に電気的に接続され、導電特徴１６８、１７６、及び１７８は、一体的に形成される。
いくつかの実施形態において、導電特徴１６８は、トレンチＯＰ６及びＯＰ９内に形成される。例えば、導電特徴１６８は、トレンチＯＰ６及びトレンチＯＰ９を埋める。例えば、図７１に示されるとおり、導電特徴１６８の上面（ラベル無し）は、誘電層１５６の上面Ｓ１５６と略同一面の表面と考えられる。導電特徴１６８は、ともに、導電格子１６８と称されてもよい。例えば、トレンチＯＰ６及びＯＰ９における導電格子１６８と、トレンチＯＰ６における誘電層１５０、１５２、及び１５４（誘電ライナとして機能する）とは、本開示において、格子メッシュ形態の隔離構造ＧＳ’と称される。いくつかの実施形態において、トレンチＯＰ６内に配置された誘電層１５０の一部、誘電層１５２の一部、及び誘電層１５４の一部は、ともに、隔離構造ＧＳ’の誘電構造ＤＩ２と称される。このような隔離構造ＧＳ’を有する効果的特徴の１つとして、バイアス（例えば、図７５に示される負のバイアスＮｂ）を導電格子１６８に付与し、隔離構造ＧＳ’の側壁に沿って正孔蓄積を生成し、隔離構造ＧＳ’付近に電子が捕捉されることを防ぐことで、漏洩電流と、イメージセンサ１０における近隣の画素１１間のクロストークとを低減する。したがって、イメージセンサ１０の性能が向上する。図７１、図７２Ａ、及び図７２Ｂに示されるとおり、アクティブ領域ＡＲ内の隔離構造ＧＳ’は、画素１１の駆動回路ＤＣ及び記憶素子ＳＤと、領域１６６に位置決めされた感光素子ＰＤの付近とを被覆する。領域１６６は、感光素子ＰＤを包囲し、これを露出する隔離構造ＧＳ’の開口１６６と称されてもよい。トレンチＯＰ１がＦＤＴである他の実施形態において、アクティブ領域ＡＲ内の隔離構造ＧＳ’は、駆動回路ＤＣ、記憶素子ＳＤ、及び感光素子ＰＤに近接する。
いくつかの実施形態において、導電特徴１７６は、開口ＯＰ１０、開口ＯＰ７、及び開口ＯＰ８内に形成されて、ドープ隔離構造１１０Ｃの表面Ｓ１１６ａと接触し、導電特徴１７６がドープ隔離構造１１０Ｃを通じて、相互接続１２０に電気的に接続されるようにする。例えば、導電特徴１７６は、開口ＯＰ１０、開口ＯＰ７、及び開口ＯＰ８を埋める。例えば、図７１に示されるとおり、導電特徴１７６の上面（ラベル無し）は、誘電層１５６の上面Ｓ１５６ど略同一面の表面と考えられる。いくつかの実施形態において、導電特徴１７６は、各々、開口ＯＰ８及びＯＰ７における第１の部分１７６ａと、開口ＯＰ１０における第２の部分１７６ｂと、を備える。例えば、図７１に示されるとおり、導電特徴１７６は、ドープ隔離構造１１０Ｃが相互接続１２０に電気的に接続された状態で、第２の部分１７６ｂを物理的及び電気的に接続することで、相互接続１２０に電気的に接続され、また導電特徴１７６は、第１の部分１７６ａと導電特徴１７８とを物理的及び電気的に接続することにより、導電特徴１７８に電気的に接続される。導電特徴１７６は、導電構造１７６と称されてもよく、各第1の部分１７６ａは、導電体と称されてもよく、各第２の部分１７６ｂは、導電体の導電ビアと称されてもよい。図７１に示されるとおり、導電構造１７６は、各々、ステップ形態の輪郭（又は外形）を有し、横断面図における導電構造１７６の側壁Ｓ１７６は、各々、例えば、曲線である（例えば、直線ではなく、屈曲を伴う）。或いは、導電構造１７６は、非ステップ形態の輪郭（又は外形）を有してもよく、横断面図における導電構造１７６の側壁Ｓ１７６は、各々、直線である（例えば、屈曲を伴わない）。
いくつかの実施形態において、導電特徴１７８は、誘電層１５６の上面Ｓ１５６上に形成され、導電格子１６８及び導電構造１７６と接触するようにし、導電特徴１７８が、導電格子１６８及び導電構造１７６と電気的に接続されるようにする。換言すると、導電特徴１７８は、導電格子１６８と導電構造１７６との間に延設された誘電層１５６上の連続導電層であり、両者間に適正な電気的接続を提供する。例えば、導電特徴１７８の底面（ラベル無し）は、誘電層１５６の上面Ｓ１５６と略同一面の表面と考えられる。導電特徴１７８は、導電パターン１７８と称されてもよい。
導電特徴１６８、１７６、及び１７８を含む導電特徴は、これに限定されるものでないが、図６９及び図７０Ａに描かれた構造を被覆するように、底面Ｓ１００ｂに沿って、半導体基板１００Ｃの上方に導電材層（図示せず）を形成することによって形成されてもよく、導電材層は、トレンチＯＰ６及びＯＰ９と、開口ＯＰ７、ＯＰ８、及びＯＰ１０の内部に向かって延設され、導電特徴１６８、導電特徴１７６、及び導電特徴１７８を同時に形成する。導電材層は、図９及び図１０において説明した導電材層１６０ｍの材料と同一又は同様であってもよいので、簡潔さのため、ここでは繰り返さない。一例として、導電材層は、Ａｌ製である。図７１に示されるとおり、導電格子１６８は、例えば、導電構造１７６及び導電パターン１７８を通じて、相互接続１２０に電気的に接続される。いくつかの実施形態において、導電特徴１６８、１７６、及び１７８を含む導電特徴の形成には、さらに、ＣＭＰプロセス等の平坦化プロセスが含まれてもよく、導電特徴１７８が、略平面的な上面を有するように形成されるようにする。平坦化の後、洗浄プロセスが任意で実施されてもよく、例えば、平坦化プロセスで生じた残余物を洗浄及び除去してもよい。しかしながら、本開示は、これに限定されるものでなく、平坦化プロセスは、他の任意の好適な方法で実施されてもよい。
本開示において、導電特徴１６８、１７６、及び１７８を含む導電特徴が、図７１に示されるとおり、非共形層として形成されたが、導電特徴１６８、１７６、及び１７８を含む導電特徴は、ドープ隔離構造１１０Ｃと、導電特徴１６８、１７６、及び１７８を含む導電特徴との間の電気的接続が適正に確立される限り、共形層の形態で形成されてもよい。本開示は、これに限定されるものでない。
図７３及び図７４を参照すると、いくつかの実施形態において、誘電層１５８は、図７１及び図７２Ａに描かれた構造上に形成され、導電パターン１７８を被覆する。誘電層１５８は、高程度の平面性と平坦性を有した保護層と称されてもよく、これは、後に形成される層／要素（例えば、カラーフィルタ、マイクロレンズ等）にとって有利である。誘電層１５８の詳細については図２１及び図２２において説明したので、簡潔さのため、ここでは繰り返さない。図７５を参照すると、いくつかの実施形態において、光フィルタ層１８０（複数のカラーフィルタ１８２、１８４、及び１８６を含む）とマクロレンズ１９０とが、アクティブ領域ＡＲ内において、誘電層１５８の上、且つ、隔離構造ＧＳ’の上方に配置される。光フィルタ層１８０とマイクロレンズ１９０の詳細については、図２３で説明したので、簡潔さのため、ここでは繰り返さない。いくつかの実施形態において、上述の図２４において説明した上述の製造プロセを実施して、図７５に描かれた（半導体）イメージセンサ装置５０００ａを得ることができる、隔離構造ＧＳ’により、感光素子ＰＤの隔離がより良好になるため、イメージセンサ１０の性能が向上する。さらに、イメージセンサ装置５０００ａの（Ｚ方向における）全体的な厚さがさらに薄型化される。
いくつかの他の実施形態において、導電パターン１７８が省略されてもよい。図７６の（半導体）イメージセンサ装置５０００ｂを参照のこと。トレンチＯＰ６、ＯＰ９、及び開口ＯＰ７、ＯＰ８が互いに空間的に連通するため、導電格子１６８及び導電構造１７６は、電気的接続及び物理的接続で接続される。このような構成により、隔離構造ＧＳ’の隔離能力を低下させることなく、イメージセンサ装置（例えば、５０００ｂ）の全体的な厚さがさらに薄型化される。
以上の実施形態の横断面図において、トレンチＯＰ１、及び／又は、開口ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５、ＯＰ８、ＯＰ１０は、垂直且つ平面的な側壁を有するものとして示されたが、トレンチＯＰ１、及び／又は、開口ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５、ＯＰ８、ＯＰ１０は、独立して、傾斜した平面的な側壁を有することができる。一方、以上の実施形態に横断面図において、トレンチＯＰ６、ＯＰ９、及び／又は、開口ＯＰ７は、傾斜した平面的な側壁を有するものとして示されたが、トレンチＯＰ６、ＯＰ９、及び／又は、開口ＯＰ７は、独立して、垂直且つ平面的な側壁を有することができる。本開示は、これに限定されるものでない。
図７７は、本開示に係る、半導体イメージセンサ装置に含まれるイメージセンサを形成するのに使用されてもよい方法６０００のフローチャートを表している。方法６０００は、工程６００２で開始し、基板の第１の側に配置された相互接続と、第１の側に沿って基板内に設けられる誘電隔離体と、第１の側に沿って、基板内に設けられる感光素子を有した画素と、を備えた基板を提供する。図６の横断面図が例を提供している。
工程６００４は、基板の第２の側に沿って、基板内に複数のトレンチを形成する工程である。図７の横断面図が例を提供している。
工程６００６は、トレンチ内に、第１の誘電構造を形成する工程である。図９の横断面図が例を提供している。
工程６００８は、トレンチ内に導電格子を形成して、第１の誘電構造と導電格子とを有する隔離構造を形成する工程である。図１１の横断面図が例を提供している。
工程６０１０は、基板内において、トレンチの一方側の隣の第２の側に沿って、且つ、誘電隔離体の上方に、複数の開口を形成する工程である。図１３の横断面図が例を提供している。
工程６０１２は、前記開口内に第２の誘電構造を形成する工程である。図１５の横断面図と、図２９の横断面図とが、種々の例を提供している。
工程６０１４は、前記開口内の第２の誘電構造と誘電隔離体とを貫通して貫通孔を形成する工程である。図１７の横断面図と、図３１の横断面図とが、種々の例を提供している。
工程６０１６は、前記開口及び貫通孔内に導電構造を形成して、相互接続と接触するようにする工程である。図１９の横断面図と、図３３の横断面図とが、種々の例を提供している。
工程６０１８は、基板の上方において、画素の上方に、カラーフィルタを形成する工程である。図２３の横断面図と、図３８の横断面図とが、種々の例を提供している。
工程６０２０は、カラーフィルタの上に重ねてマイクロレンズを配置する工程である。図２３の横断面図と、図３８の横断面図とが、種々の例を提供している。
図７８は、本開示に係る、半導体イメージセンサ装置に含まれるイメージセンサを形成するのに使用されてもよい方法７０００のフローチャートである。方法７０００は、工程７００２で開始し、基板の第１の側に配置された相互接続と、第１の側に沿って基板内に設けられたドープ隔離体と、第１の側に沿って、基板内に感光素子を有する画素と、を備えた基板を提供する。図４３の横断面図が例を提供している。
工程７００４は、基板の第２の側に沿って、基板内に複数のトレンチを形成する工程である。図４５の横断面図が例を提供している。
工程７００６は、トレンチ内に第１の誘電構造を形成する工程である。図４５の横断面図が例を提供している。
工程７００８は、トレンチ内に導電格子を形成して、第１の誘電構造と導電格子とを有する隔離構造を形成する工程である。図４５の横断面図が例を提供している。
工程７０１０は、トレンチの側の隣の第２の側に沿って、且つ、ドープ隔離体の上方において、基板内に複数の開口を形成する工程である。図４７の横断面図が例を提供している。
工程７０１２は、前記開口内に第２の誘電構造を形成する工程である。図４９の横断面図が例を提供している。
工程７０１４は、前記開口内の第２の誘電構造を貫通し、ドープ隔離体を露出する貫通孔を形成する工程であり、ここでドープ隔離体は、相互接続に接触する。図４９の横断面図が例を提供している。
工程７０１６は、前記開口及び貫通孔内に導電構造を形成し、ドープ隔離体と接触させる工程である。図４９の横断面図が例を提供している。
工程７０１８は、基板の上方、且つ、画素の上方にカラーフィルタを形成する工程である。図４９の横断面図が例を提供している。
工程７０２０は、カラーフィルタ上に重ねてマイクロレンズを配置する工程である。図４９の横断面図が例を提供している。
図７９は、本開示に係る、半導体イメージセンサ装置に含まれるイメージセンサを形成するのに使用されてもよい方法８０００のフローチャートを表している。方法８０００は、工程８００２から開始し、基板の第１の側に配置された相互接続と、第一の側に沿って、基板内に設けられたドープ隔離体と、第１の側に沿って、基板内に感光素子を有する画素と、を備えた基板を提供する。図６３の断面図が例を提供している。
工程８００４は、基板の第２の側に沿って、基板内に、複数のトレンチと複数の開口とを形成する工程であり、この開口が、ドープ隔離体を露出する。図６５の横断面図が例を提供している。
工程８００６は、前記トレンチ内に第１の誘電構造と、前記開口内に第２の誘電構造とを形成する工程である。図６７の横断面図が例を提供している。
工程８００８は、前記開口内の第２の誘電構造を貫通し、ドープ隔離体を露出させる複数の貫通孔を形成する工程であり、ここでドープ隔離体は、相互接続と接触する。図６９の横断面図が例を提供している。
工程８０１０は、トレンチ内に導電格子を形成して、第１の誘電構造と導電格子とを有しする隔離構造を形成し、ドープ隔離体と接触するように前記開口及び貫通孔内に導電構造を形成する工程である。図７１の横断面図が例を提供している。
工程８０１２は、基板の上方、且つ、画素の上方にカラーフィルタを形成する工程である。図７５の横断面図が例を提供している。
工程８０１４は、カラーフィルタの上に重なるようにマイクロレンズを配置する工程である。図７５の横断面図が例を提供している。
図７７及び図７９の方法６０００、７０００、及び８０００について、本明細書中では、一連の工程又はイベントとして図示及び説明したが、このような工程又はイベントの図示の順序は、限定的な意味であると解釈されてはならないことが理解されるであろう。例えば、いくつかの工程が、異なる順に発生してもよく、及び／又は、本明細書中に図示、及び／又は、説明したものとは違う、他の工程又はイベントと同時に発生してもよい。さらに、本明細書の説明の１つ以上の態様又は実施形態を実現するために、図示のすべての工程が必要とされなくてもよく、本明細書に描かれた工程のうちの１つ以上が、１つ以上の別の工程、及び／又は、フェーズで実施されてもよい。
いくつかの実施形態において、イメージセンサは、画素と、隔離構造と、を備える。画素は、感光領域と、感光領域の隣の回路領域と、を備える。隔離構造は、画素の上方に配置され、隔離構造は、導電格子と、導電格子の側壁を被覆する誘電構造とを備え、隔離構造は、感光領域の周辺領域を包囲する。いくつかの実施形態において、前記隔離構造は、前記回路領域と重なり、前記隔離構造は、前記画素から電気的に隔離される。いくつかの実施形態において、前記誘電構造はさらに、前記導電格子の底面を被覆する。いくつかの実施形態において、前記導電格子の材料には、金属、又は、金属合金が含まれる。いくつかの実施形態[５]において、前記イメージセンサは、基板と導電構造とをさらに備え、前記基板は、アクティブ領域と、前記アクティブ領域の隣の周辺領域と、を有し、前記画素及び前記隔離構造は、前記基板内の、前記アクティブ領域内部に配置され、前記導電構造は、前記基板内において、前記周辺領域内部に配置され、前記導電格子が前記導電構造に電気的に接続される。そのような実施形態[５]のうちのいくつかの実施形態において、前記導電格子は、前記誘電構造によって、前記基板から分離される。そのような実施形態[５]のうちのいくつかの実施形態において、前記導電格子の材料と、前記導電構造の材料とは、同一である。そのような実施形態[５]のうちのいくつかの実施形態において、前記導電格子と、前記導電構造とは、一体である。そのような実施形態[５]のうちのいくつかの実施形態[９]において、前記イメージセンサは、導電パターンをさらに備え、前記導電パターンは、前記基板上において、前記周辺領域内に配置され、前記導電格子は、前記導電パターンを通じて、前記導電構造に電気的に接続される。そのような実施形態[９]のうちのいくつかの実施形態[１０]において、前記導電構造の材料と、前記導電パターンの材料とは、同一である。そのような実施形態[１０]のうちのいくつかの実施形態[１１]において、前記導電格子の材料と、前記導電構造の材料とは、同一である。そのような実施形態[９]のうちのいくつかの実施形態[１２]において、前記導電格子と、前記導電パターンと、前記導電構造とは、一体である。いくつかの実施形態において、前記導電格子は、共形層の形態であるか、又は固体バルクの形態である。
いくつかの実施形態によると、半導体装置は、基板と、相互接続と、フォトダイオードアレイと、隔離構造と、複数の導電構造と、を備える。基板は、第１の側と、第１の側の反対の第２の側と、を有する。相互接続は、第１の側に配置される。フォトダイオードアレイは、基板において、基板のアクティブ領域内に配置され、相互接続と電気的に接続される。隔離構造は、基板の第２の側から、基板におけるアクティブ領域内のある位置まで延設され、フォトダイオードアレイが、隔離構造によって包囲され、またこれによって離間され、隔離構造は、導電格子を備える。複数の導電構造が、基板において、基板の周辺領域内に配置され、相互接続に電気的に接続され、導電格子は、導電構造を通じて相互接続に電気的に接続され、フォトダイオードアレイから電気的に隔離される。いくつかの実施形態において、前記隔離構造の一部は、前記基板と前記相互接続との積層方向に直交する方向に沿って、前記基板内の前記アクティブ領域内で、フォトダイオードアレイの２つの隣接するフォトダイオードの間に配置される。いくつかの実施形態において、前記半導体装置は、複数の第１の隔離体、または複数の第２の隔離体をさらに備え、前記複数の第１の隔離体は、前記基板内において、前記第１の側に配置され、前記相互接続から電気的に隔離され、前記導電構造は、前記相互接続に電気的に接続するため、前記第１の隔離体を貫通し、前記複数の第２の隔離体は、前記基板内において、前記第１の側に配置され、前記相互接続に電気的に接続され、前記導電構造は、前記相互接続に電気的に接続するため、前記第２の隔離体と接触し、前記第２の隔離体は、ドープ領域を備える。
いくつかの実施形態によると、イメージセンサの製造方法は、以下のステップを備える。すなわち、基板において、基板の第１の側に画素を形成する工程であって、画素が、感光領域と、感光領域の隣の回路領域とを備える工程と、基板の第１の側の反対の第２の側において、基板を窪ませて、回路領域上方に、且つ、感光領域を包囲して格子メッシュ空洞を形成する工程と、格子メッシュ空洞内に第１の誘電構造を配置する工程と、格子メッシュ空洞内の第１の誘電構造上に導電格子を形成して、第１の誘電構造と導電格子とを備えた隔離構造を形成する工程と、基板の第２の側において、基板を窪ませて、格子メッシュ空洞の側の隣に複数の開口を形成する工程と、前記開口内に第２の誘電構造を配置する工程と、前記開口内の第２の誘電構造上に複数の導電構造を形成する工程と、を備え、導電構造は、隔離構造の導電格子に電気的に接続され、隔離構造は、画素から電気的に隔離される。いくつかの実施形態において、前記格子メッシュ空洞及び前記開口は、同時に形成され、且つ空間的に連通し、前記第１の誘電構造及び前記第２の誘電構造は、同時に形成され、前記導電格子及び前記導電構造は、同時に形成される。いくつかの実施形態において、前記方法は、前記基板上の、前記第１の側に、相互接続を形成する工程と、前記基板内において、前記第１の側に、複数の誘電隔離体を形成する工程と、前記誘電隔離体をパターニングして、前記開口と空間的に連通した複数の貫通孔を形成する工程と、をさらに備え、前記導電構造は、前記相互接続及び前記導電格子を電気的に接続するために、前記貫通孔内にさらに延設されるように形成される。いくつかの実施形態において、前記方法は、前記基板上において、前記第１の側に、相互接続を形成する工程と、前記基板内において、前記第１の側に、複数のドープ隔離体を形成する工程と、をさらに備え、前記開口は、前記ドープ隔離体の表面を露出するように形成され、前記導電構造は、前記ドープ隔離体を通じて、前記相互接続及び前記導電格子を電気的に接続するため、前記ドープ隔離体と接触するように形成される。
以上、当業者が本開示の態様をよりよく理解するように、いくつかの実施形態の特徴の概要を示した。当業者は、本明細書において紹介した実施形態と同一の目的を実施し、及び／又は、同一の効果を達成するために、他のプロセス及び構造を設計又は変更する際の基礎として、本開示を容易に使用してもよいことを理解しなければならない。当業者は、そのような同等の構成も、本開示の要旨及び範囲から逸脱するものでなく、また本開示の要旨及び範囲から逸脱することなく、種々の変更、置き換え、及び代替がなされてよいことも認識しなければならない。
本開示の隔離構造を備えたイメージセンサ及びその製造方法は、家電製品、機械部品、オフィス用品、電子部品等、異なる分野や、自動車産業において適用されてもよく、デジタルスチルカメラ又はモバイルフォンカメラの用途等、種々の用途において広範に使用可能である。
参照符号の説明
１０：イメージセンサ
１１：画素
１１Ａ：感光領域
１１Ｂ：記憶素子領域
１１Ｃ：回路領域
１２：アクセス回路
１３：金属間ライン
２０：集積回路
２１：読み出し回路部品
２２：信号処理回路部品
２３：出力回路部品
５０：キャリア
５２：剥離層
１００ａ、１００、１００Ａ、１００Ｂ、１００Ｃ：半導体基板
１０２ａ、１０２ｂ：第１のドープ領域
１０４ａ、１０４ｂ：第２のドープ領域
１０６：フォトダイオード
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ：第２の隔離体
１１２、１１２ａ、１１４、１１４ａ、１１６、１１６ａ：ドープ領域
１２０：相互接続
１２２、１５０、１５２、１５４、１５６、１５６Ｂ、１５６ｍ、１５８：誘電層
１２４：導電ライン
１２６：ビア／コンタクト
１６０：導電格子
１６０ｍ：導電材層
１６２、１６８、１７０、１７０Ａ、１７２、１７２Ａ、１７４、１７６、１７８：導電特徴
１６６：領域
１７０ａ、１７２ａ、１７６ａ：第１の部分
１７０ｂ、１７０ｂ’、１７２ｂ、１７２ｂ’、１７６ｂ：第２の部分
１８２、１８４、１８６：カラーフィルタ
１９０：マイクロレンズ
１０００ａ、１０００ｂ、１０００ｃ、１０００ｄ、２０００ａ、２０００ｃ、２０００ｃ、２０００ｄ、３０００ａ、３０００ｃ、３０００ｃ、３０００ｄ、４０００ａ、４０００ｃ、４０００ｃ、４０００ｄ、５０００ａ、５０００ｂ：イメージセンサ装置
６０００、７０００、８０００：方法
６００２、６００４、６００６、６００８、６０１０、６０１２、６０１４、６０１６、６０１８、６０２０、７００２、７００４、７００６、７００８、７０１０、７０１２、７０１４、７０１６、７０１８、７０２０、８００２、８００４、８００６、８００８、８０１０、８０１２、８０１４：工程
Ａ－Ａ、Ｂ－Ｂ：線
ＡＲ：アクティブ領域
Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ：ダッシュ線エリア
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７：幅
Ｄ１０：サイズ
ＤＣ：駆動回路
ＤＩ１、ＤＩ２：誘電構造
ＦＤ：浮遊拡散
ＧＳ、ＧＳ’：隔離構造
ＨＡ：正孔
ＩＣＳ、ＩＣＳ’、ＩＣＳ”：初期集積回路構造
Ｌ：入射光
Ｎｂ：負のバイアス
ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５、ＯＰ８、ＯＰ１０：開口
ＯＰ１、ＯＰ６、ＯＰ９：トレンチ
ＰＤ：感光素子
ＢＥ１、ＢＥ２、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、ＰＥ６：パターニングプロセス
Ｐｉｘоｕｔ：画像データ
ＰＲ：周辺領域
ＲＳ：行選択トランジスタ
ＲＳＴ：リセットトランジスタ
Ｓ１００ｔ、Ｓ１１０ｔ、Ｓ１１６ａ、Ｓ１２０ｔ、Ｓ１２２ｔ、Ｓ１２４ｔ、Ｓ１５０、Ｓ１５２、Ｓ１５４、Ｓ１５６、Ｓ１５６Ｂ、Ｓ１６０：上面
Ｓ１００ｂ、Ｓ１１０ｂ：底面
Ｓ１１０、Ｓ１１６、Ｓ１２４：表面
Ｓ１５６ｉ、Ｓ１５６Ｂｉ、Ｓ１７０ｉ、Ｓ１７０Ａｉ：内側壁
Ｓ１７０о、Ｓ１７０Ａо：外側壁
Ｓ１７２、Ｓ１７２Ａ、Ｓ１７６：側壁
ＳＤ：記憶素子
ＳＦ：ソースフォロワトランジスタ
ＳＧ：記憶ゲート電極
ＳＨＧ：シャッタゲートトランジスタ
Ｔ１、Ｔ６、Ｔ７：高さ
Ｔ１００ａ、Ｔ１００、Ｔ１１０Ａ、Ｔ１１０Ｂ、Ｔ１１０Ｃ、Ｔ１５０、Ｔ１５２、Ｔ１５４、Ｔ１５６、Ｔ１５６ｈ、Ｔ１５６ｖ、Ｔ１５８：厚さ
ＴＧ１：第１のトランスファゲートトランジスタ
ＴＧ２：第２のトランスファゲートトランジスタ
Ｖａａ、Ｖｐｉｘ：電圧
Ｘ、Ｙ、Ｚ：方向

Claims (9)

  1. イメージセンサであって、
    アクティブ領域と、前記アクティブ領域の隣の周辺領域と、を有し、且つ、第１の側、及び前記第１の側の反対の第２の側を有する、基板と、
    前記基板内の前記アクティブ領域内に配置され、感光領域、及び前記感光領域の隣の回路領域を有する画素と、
    前記基板内の前記アクティブ領域内に配置され、前記アクティブ領域内において前記基板の前記第２の側から前記基板中のある位置まで延設され、前記感光領域の周辺領域を包囲し、導電格子と、前記導電格子の側壁を被覆する誘電構造と、を有する、隔離構造と、を備え、
    前記基板内において前記周辺領域内に配置された導電構造であって、前記導電格子が前記導電構造に電気的に接続された、前記導電構造と、
    前記基板内において前記第１の側に配置された、隔離体Ａ又は隔離体Ｂであって、前記導電構造が、前記隔離体Aを貫通するか、あるいは、前記隔離体Ｂに接触し、前記隔離体Ｂは、ドープ領域を有する、隔離体Ａ又は隔離体Ｂと、
    を備えるイメージセンサ。
  2. 前記隔離構造は、前記回路領域と上面視で重なり、前記隔離構造は、前記画素から電気的に隔離される請求項１に記載のイメージセンサ。
  3. 前記基板上において、前記周辺領域内に配置される導電パターンであって、前記導電格子が、前記導電パターンを通じて、前記導電構造に電気的に接続される前記導電パターンをさらに備える請求項１又は２に記載のイメージセンサ。
  4. 前記導電構造の材料と、前記導電パターンの材料とは、同一である請求項３に記載のイメージセンサ。
  5. 半導体装置であって、
    第１の側、及び前記第１の側の反対の第２の側を有する基板と、
    前記第１の側に配置された相互接続と、
    前記基板において、前記基板のアクティブ領域内部に配置され、前記相互接続と電気的に隔離されたフォトダイオードアレイと、
    前記アクティブ領域内において、前記基板の前記第２の側から前記基板中のある位置まで延設された隔離構造であって、前記フォトダイオードアレイが、前記隔離構造に包囲され、且つ前記隔離構造から離間し、前記隔離構造は、導電格子を備える前記隔離構造と、
    前記基板内において、前記基板の周辺領域内部に配置され、前記相互接続と電気的に接続される複数の導電構造であって、前記導電格子が、前記導電構造を通じて、前記相互接続に電気的に接続され、前記フォトダイオードアレイから電気的に隔離される前記複数の導電構造と、を備え、
    複数の隔離体Ａであって、前記基板内において前記第１の側に配置され、前記相互接続から電気的に隔離され、前記導電構造が、前記相互接続に電気的に接続するため、前記隔離体Ａを貫通する、前記複数の隔離体Ａ、又は、
    複数の隔離体Ｂであって、前記基板内において前記第１の側に配置され、前記相互接続に電気的に接続され、前記導電構造が、前記相互接続に電気的に接続するため、前記隔離体Ｂに接触し、ドープ領域を有する、前記複数の隔離体Ｂ、をさらに備える半導体装置。
  6. 複数の導電パターンであって、前記基板上において前記周辺領域内に配置され、前記導電格子が、前記導電パターンを通じて、前記導電構造に電気的に接続される、複数の導電パターンをさらに備える、請求項５に記載の半導体装置。
  7. 前記導電構造の材料と、前記導電パターンの材料とは同一である、請求項６に記載の半導体装置。
  8. イメージセンサの製造方法であって、
    基板内において、前記基板の第１の側に画素を形成する工程であって、前記画素が、感光領域、及び前記感光領域の隣の回路領域を備える工程と、
    前記基板の前記第１の側の反対の第２の側に、前記基板を窪ませて、前記回路領域の上方に、前記感光領域を包囲するように、格子メッシュ空洞を形成する工程と、
    前記格子メッシュ空洞において、第１の誘電構造を配置する工程と、
    前記第１の誘電構造上において、前記格子メッシュ空洞内に導電格子を形成し、前記第１の誘電構造、及び前記導電格子を備える隔離構造を形成する工程と、
    前記基板の前記第２の側に、前記基板を窪ませて、格子メッシュ空洞の側の隣に複数の開口を形成する工程と、
    前記開口内に第２の誘電構造を配置する工程と、
    前記開口内の前記第２の誘電構造上に、複数の導電構造を形成する工程と、を備え、前記導電構造は、前記隔離構造の前記導電格子に電気的に接続され、前記隔離構造は、前記画素から電気的に隔離され、
    前記基板上の、前記第１の側に、相互接続を形成する工程と、
    前記基板内において、前記第１の側に、複数の誘電隔離体を形成する工程と、
    前記誘電隔離体をパターニングして、前記開口と空間的に連通した複数の貫通孔を形成する工程と、をさらに備え、
    前記導電構造は、前記相互接続及び前記導電格子を電気的に接続するために、前記貫通孔内にさらに延設されるように形成される、方法。
  9. イメージセンサの製造方法であって、
    基板内において、前記基板の第１の側に画素を形成する工程であって、前記画素が、感光領域、及び前記感光領域の隣の回路領域を備える工程と、
    前記基板の前記第１の側の反対の第２の側に、前記基板を窪ませて、前記回路領域の上方に、前記感光領域を包囲するように、格子メッシュ空洞を形成する工程と、
    前記格子メッシュ空洞において、第１の誘電構造を配置する工程と、
    前記第１の誘電構造上において、前記格子メッシュ空洞内に導電格子を形成し、前記第１の誘電構造、及び前記導電格子を備える隔離構造を形成する工程と、
    前記基板の前記第２の側に、前記基板を窪ませて、格子メッシュ空洞の側の隣に複数の開口を形成する工程と、
    前記開口内に第２の誘電構造を配置する工程と、
    前記開口内の前記第２の誘電構造上に、複数の導電構造を形成する工程と、を備え、前記導電構造は、前記隔離構造の前記導電格子に電気的に接続され、前記隔離構造は、前記画素から電気的に隔離され、
    前記基板上において、前記第１の側に、相互接続を形成する工程と、
    前記基板内において、前記第１の側に、複数のドープ隔離体を形成する工程と、をさらに備え、
    前記開口は、前記ドープ隔離体の表面を露出するように形成され、前記導電構造は、前記ドープ隔離体を通じて、前記相互接続及び前記導電格子を電気的に接続するため、前記ドープ隔離体と接触するように形成される、方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908878B2 (en) * 2021-01-15 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor and manufacturing method thereof
US11557620B2 (en) * 2021-03-30 2023-01-17 Omnivision Technologies, Inc. Metal grid structure integrated with deep trench isolation structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013175494A (ja) 2011-03-02 2013-09-05 Sony Corp 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2015012043A (ja) 2013-06-26 2015-01-19 株式会社東芝 撮像装置およびその製造方法
US20150255495A1 (en) 2014-03-07 2015-09-10 Samsung Electronics Co., Ltd. Image sensor and method of manufacturing the same
US20170170229A1 (en) 2015-12-09 2017-06-15 Samsung Electronics Co., Ltd. Image sensor and method of manufacturing the same
JP2017120851A (ja) 2015-12-28 2017-07-06 株式会社東芝 半導体装置および半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI521685B (zh) 2011-09-21 2016-02-11 聯華電子股份有限公司 影像感測器及其製作方法
US9691804B2 (en) * 2015-04-17 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Image sensing device and manufacturing method thereof
US9728570B2 (en) * 2015-11-09 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation fabrication for BSI image sensor
US9806117B2 (en) * 2016-03-15 2017-10-31 Omnivision Technologies, Inc. Biased deep trench isolation
US9985072B1 (en) 2016-11-29 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor with dual damascene grid design having absorption enhancement structure
JP7038494B2 (ja) * 2017-06-15 2022-03-18 ルネサスエレクトロニクス株式会社 固体撮像素子
US10510788B2 (en) * 2017-10-31 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor image sensor
US11587968B2 (en) * 2017-11-09 2023-02-21 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US11552119B2 (en) * 2017-11-09 2023-01-10 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic equipment
US11393867B2 (en) 2017-12-06 2022-07-19 Facebook Technologies, Llc Multi-photodiode pixel cell
KR102589608B1 (ko) * 2018-10-22 2023-10-16 삼성전자주식회사 이미지 센서 및 이의 제조 방법
TWI679755B (zh) 2018-10-23 2019-12-11 力晶積成電子製造股份有限公司 用於全局式快門的互補式金屬氧化物半導體影像感測器
US11908878B2 (en) * 2021-01-15 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor and manufacturing method thereof
US11557620B2 (en) * 2021-03-30 2023-01-17 Omnivision Technologies, Inc. Metal grid structure integrated with deep trench isolation structure
US12062679B2 (en) * 2021-04-27 2024-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Backside structure for image sensor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013175494A (ja) 2011-03-02 2013-09-05 Sony Corp 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2015012043A (ja) 2013-06-26 2015-01-19 株式会社東芝 撮像装置およびその製造方法
US20150255495A1 (en) 2014-03-07 2015-09-10 Samsung Electronics Co., Ltd. Image sensor and method of manufacturing the same
US20170170229A1 (en) 2015-12-09 2017-06-15 Samsung Electronics Co., Ltd. Image sensor and method of manufacturing the same
JP2017120851A (ja) 2015-12-28 2017-07-06 株式会社東芝 半導体装置および半導体装置の製造方法

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