CN114464455A - 多层陶瓷电子组件 - Google Patents

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康孝旻
金埈旿
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Abstract

本公开提供了一种多层陶瓷电子组件。所述多层陶瓷电子组件包括：陶瓷主体，包括介电层以及交替地堆叠的第一内电极和第二内电极，且相应的介电层介于所述第一内电极和所述第二内电极之间；以及第一外电极和第二外电极，所述第一外电极连接到所述第一内电极，所述第二外电极连接到所述第二内电极，其中，所述介电层包括硅(Si)，所述第一内电极和所述第二内电极中的每个内电极包括Si和导电金属，并且包括在所述第一内电极和所述第二内电极中的每个内电极的Si的平均含量(B)(wt％)与包括在所述介电层中的Si的平均含量(A)(wt％)的比值(B/A)大于等于0.99且小于等于1.41。

Description

多层陶瓷电子组件
本申请要求于2020年11月10日在韩国知识产权局提交的第10-2020-0149515号韩国专利申请和于2021年6月11日在韩国知识产权局提交的第10-2021-0075922号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种多层陶瓷电子组件。
背景技术
根据近来电子产品小型化的趋势，已经要求多层陶瓷电子组件小型化且具有高电容。根据对多层陶瓷电子组件的小型化和高电容的要求，多层陶瓷电子组件的内电极也已经被纤薄化。
这样的内电极包括导电金属，但是构成内电极的导电金属和介电层在烧结时在它们之间的收缩行为上具有差异。内电极和介电层之间的收缩行为的差异在内电极和介电层之间产生应力，使得内电极的连通性降低。特别地，当使用纤薄化的内电极时，这种问题反而被加剧。
为了缓解这样的问题，已经使用了将陶瓷通用材料添加到内电极膏中以延迟内电极的收缩的方法。然而，添加陶瓷通用材料的方法具有由保留在内电极中直到二次塑化的陶瓷通用材料产生的延迟收缩的效果，但是可能存在在于由于陶瓷通用材料成分在700℃之后被推出到介电层而导致内电极的致密性降低的问题。另外，可能发生陶瓷通用材料成分形成介电晶粒以致显著降低可靠性的问题。
发明内容
本公开的一方面可提供一种电极连通性可被改善的多层陶瓷电子组件。
本公开的另一方面可提供一种在相同尺寸下具有增加的电容的多层陶瓷电子组件。
本公开的另一方面可提供一种具有优异电特性的多层陶瓷电子组件。
本公开的另一方面可提供一种防潮可靠性可被改善的多层陶瓷电子组件。
根据本公开的一方面，一种多层陶瓷电子组件可包括：陶瓷主体，包括介电层以及交替地堆叠的第一内电极和第二内电极，且相应的介电层介于所述第一内电极和所述第二内电极之间；以及第一外电极和第二外电极，所述第一外电极连接到所述第一内电极，所述第二外电极连接到所述第二内电极，其中，所述介电层包括硅(Si)，所述第一内电极和所述第二内电极中的每个内电极包括Si和导电金属，并且包括在所述第一内电极和所述第二内电极中的每个内电极的Si的平均含量(B)(wt％)与包括在所述介电层中的Si的平均含量(A)(wt％)的比值(B/A)大于等于0.99且小于等于1.41。
附图说明
通过下面结合附图的具体实施方式，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出根据本公开中的示例性实施例的多层陶瓷电子组件的示意性立体图；
图2是示出图1的陶瓷主体的示意性立体图；
图3是沿着图1中的线I-I'截取的截面图；
图4是由透射电子显微镜(TEM)捕获的镍粉末颗粒的图像，其中，镍粉末颗粒的表面在镍粉末执行热处理之后涂覆有SiO2；
图5是扫描电子显微镜(SEM)捕获的根据发明示例和比较示例的内电极的截面的图像；以及
图6至图11是示出根据发明示例和比较示例的防潮可靠性测试结果的曲线图。
具体实施方式
在下文中，将参照附图详细描述本公开的示例性实施例。
在附图中，X方向是指第一方向、L方向或长度方向，Y方向是指第二方向、W方向或宽度方向，Z方向是指第三方向、T方向或厚度方向。
图1是示出根据本公开中的示例性实施例的多层陶瓷电子组件的示意性立体图，图2是示出多层陶瓷电子组件的陶瓷主体的立体图，图3是沿着图1中的线I-I'截取的截面图。
在下文中，将参照图1至图3详细描述根据本公开中的示例性实施例的多层陶瓷电子组件。
图1是示出根据本公开中的示例性实施例的多层陶瓷电子组件的示意性立体图，图2是示出图1的陶瓷主体的示意性立体图，图3是沿着图1中的线I-I'截取的截面图。参照图1至图3，根据本公开中的示例性实施例的多层陶瓷电子组件100可包括：陶瓷主体110，包括介电层111以及交替地堆叠的第一内电极121和第二内电极122，且相应的介电层111介于第一内电极121和第二内电极122之间；以及第一外电极131和第二外电极132，第一外电极131连接到第一内电极121，第二外电极132连接到第二内电极122。陶瓷主体110可包括在X方向上彼此相对的第一表面S1和第二表面S2、连接到第一表面S1和第二表面S2并在Y方向上彼此相对的第三表面S3和第四表面S4、以及连接到第一表面S1和第二表面S2、连接到第三表面S3和第四表面S4并在Z方向上彼此相对的第五表面S5和第六表面S6。
在这种情况下，介电层111可包括硅(Si)，第一内电极121和第二内电极122中的每个可包括Si和导电金属，包括在第一内电极121和第二内电极122中的每个中的Si的平均含量(B)(wt％)与包括在介电层111中的Si的平均含量(A)(wt％)的比值(B/A)可大于等于0.99且小于等于1.41。在本说明书中，介电层和/或内电极中的Si的“平均含量(wt％)”可指在介电层和/或内电极的任意五点处获取的样品的平均值。具体地，介电层和/或内电极的Si的“平均含量(wt％)”可以是在任意五点处沿垂直于长度方向的方向切割陶瓷主体之后从介电层和/或内电极的中央部获取的样品的平均值，中央部可指在厚度方向和宽度方向上的中央区域。在根据本公开的多层陶瓷电子组件100中，可通过调节包括在第一内电极121和第二内电极122中的每个中的Si的平均含量(B)(wt％)与包括在介电层111中的Si的平均含量(A)(wt％)的比值(B/A)来改善第一内电极和第二内电极的连通性。因此，可显著增加多层陶瓷电子组件的电容。
在本公开中的示例性实施例中，包括在第一内电极和第二内电极中的每个中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)可大于等于0.99且小于等于1.41。比值(B/A)可大于等于0.99，大于等于1.01、大于等于1.03或大于等于1.05，且可小于等于1.41、小于等于1.40、小于等于1.39或小于等于1.38。当包括在第一内电极和第二内电极中的每个中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)在上述范围内时，可确保优异的内电极连通性。
根据本公开的多层陶瓷电子组件100的陶瓷主体110可包括介电层111以及第一内电极121和第二内电极122，第一内电极121和第二内电极122设置成在第三方向(Z方向)上堆叠，且相应的介电层111介于第一内电极121和第二内电极122之间。
陶瓷主体110的形状没有特别限制，但如所示出的，可以是六面体形状或类似于六面体形状的形状。尽管由于在烧结过程中包括在陶瓷主体110中的陶瓷粉末颗粒的收缩，陶瓷主体110不具有包含完美直线的六面体形状，但是陶瓷主体110可大体上具有六面体形状。如果需要，可对陶瓷主体110进行倒圆处理，使得陶瓷主体110的边缘没有棱角。倒圆处理可以是例如滚筒抛光等，但不限于此。
介电层111与第一内电极121和第二内电极122可交替地堆叠在陶瓷主体110中。介电层111、第一内电极121和第二内电极122可在第三方向(Z方向)上堆叠。多个介电层111可处于烧结状态，并且相邻的介电层111可彼此成为一体，使得在不使用扫描电子显微镜(SEM)的情况下它们之间的边界不容易区分。
根据本公开中的示例性实施例，介电层111可包括由(Ba1-xCax)(Ti1-y(Zr,Sn,Hf)y)O3(这里，0≤x≤1且0≤y≤0.5)表示的主成分。主成分可以是例如其中Ca、Zr、Sn和/或Hf部分溶解在BaTiO3中的化合物。在上面的成分式中，x可在大于等于0且小于等于1的范围内，y可在大于等于0且小于等于0.5的范围内，但不限于此。例如，当在上面的成分式中，x为0且y为0时，主成分可以是BaTiO3。此外，根据本公开的目的，可将各种陶瓷添加剂、有机溶剂、增塑剂、粘合剂、分散剂等添加到主成分中。
根据本公开中的示例性实施例，介电层111可包括Si元素作为副成分。Si元素可在原材料阶段以Si元素的碳酸盐、氧化物和/或玻璃的形式注入，并且可在经受烧结过程之后以氧化物和/或玻璃的形式包括在介电层中。Si成分可主要分布在晶界处，并且可具有高功函数以用于增加晶界的电阻。因此，可实现具有优异可靠性的多层陶瓷电子组件。
基于100mol的主成分，根据本公开的多层陶瓷电子组件的介电层可包括在大于等于2.2摩尔份且小于等于5.5摩尔份的范围内的包含Si的副成分。包括Si的副成分的含量(wt％)可以是通过与上述测量平均含量(wt％)的方法相同的方法测量的值。包括Si的副成分的含量(wt％)可在上述范围内，使得根据本公开的多层陶瓷电子组件的可靠性可被改善。
在本公开中的示例性实施例中，多层陶瓷电子组件的介电层111中包括的Si的平均含量(wt％)可在大于等于0.08wt％且小于等于5.5wt％的范围内。介电层111中包括的Si的平均含量(wt％)可以是基于多层陶瓷电子组件中包括的介电层111的总成分的值，并且可指例如基于主成分和副成分的总含量的Si的平均含量(wt％)。当包括在介电层111中的Si的含量小于0.08wt％时，晶界电阻改善效果可能不足，使得介电常数和高温耐受电压可能降低，当包括在介电层111中的Si的含量超过5.5wt％时，可能发生诸如烧结性和致密性降低以及产生第二相的问题。
介电层111可通过以下方式形成：根据需要将添加剂添加到包括上述材料的浆料中，并且将浆料涂覆至载体膜之后干燥以制备多个陶瓷片。陶瓷片可通过刮刀法将浆料制成具有几微米厚度的片状而形成，但不限于此。
陶瓷主体110可通过以下方式形成：在第三方向(Z方向)上交替地堆叠其上印刷有第一内电极121的陶瓷生片和其上印刷有第二内电极122的陶瓷生片。印刷第一内电极和第二内电极的方法可以是丝网印刷法、凹版印刷法等，但不限于此。
可堆叠第一内电极121和第二内电极122，使得第一内电极121的端表面和第二内电极122的端表面分别暴露于陶瓷主体110的彼此相对的相对部分。具体地，第一内电极121和第二内电极122可分别暴露于陶瓷主体110的在第一方向(X方向)上的相对表面，第一内电极121可暴露于陶瓷主体110的第一表面S1，第二内电极122可暴露于陶瓷主体110的第二表面S2。
第一内电极121和第二内电极122可包括导电金属。导电金属可包括例如银(Ag)、镍(Ni)、铜(Cu)、锡(Sn)、钯(Pd)、铂(Pt)、铁(Fe)、金(Au)、银(Ag)、钨(W)、钛(Ti)、铅(Pb)和它们的合金中的一种或更多种。第一内电极121和第二内电极122可使用包括导电金属的导电膏形成。
导电膏可包括陶瓷通用材料。在本说明书中，“通用材料”可指用于延迟用于内电极的导电粉末颗粒的收缩的陶瓷材料。通用材料可包括与介电层中包括的主成分相同的成分，并且可包括例如钛酸钡(BaTiO3)，但不限于此。
在本公开中的示例性实施例中，多层陶瓷电子组件的第一内电极和第二内电极可包括硅(Si)。硅(Si)可在形成内电极时延迟内电极的烧结收缩，以改善电极连通性。
在本公开中的示例性实施例中，基于包括在第一内电极和第二内电极中的成分的总重量，包括在多层陶瓷电子组件的第一内电极和第二内电极中的每个中的Si的平均含量可在大于等于0.08wt％且小于等于2.60wt％的范围内，可选地，可在大于等于0.1wt％且小于等于2.4wt％的范围内。第一内电极和第二内电极中的每个中包括的Si的平均含量(wt％)可以是基于多层陶瓷电子组件中包括的内电极的总成分的值，并且可指例如基于导电金属、陶瓷通用材料和Si的总含量的Si的平均含量(wt％)。当包括在根据本公开的多层陶瓷电子组件的内电极中的Si的平均含量(wt％)小于0.08wt％时，内电极的收缩延迟效果可能不足，使得电极连通性改善可能不足。另外，当内电极中包括的Si的平均含量(wt％)超过2.60wt％时，内电极可能过度烧结，使得绝缘电阻的可靠性等可能降低。
根据本公开中的示例性实施例，多层陶瓷电子组件的第一内电极和第二内电极中的每个可包括导电金属的晶粒和设置在两个或更多个晶粒之间的晶界。导电金属可以是上述导电金属中的一种或更多种，但不限于此。导电金属的晶粒可具有不过大的尺寸，以抑制包括在内电极中的陶瓷通用材料从内电极溢出，但是可在实现诸如耐受电压的预期电特性的范围内适当地选择。
在本公开中的示例性实施例中，具有在大于等于0.5nm且小于等于5.0nm的范围内的厚度的涂层可设置在包括在第一内电极和第二内电极中的每个中的导电金属的晶粒的表面中的每个上。涂层的厚度可大于等于0.5nm、大于等于0.6nm、大于等于0.7nm、大于等于0.8nm、大于等于0.9nm、或大于等于1.0nm，并且可小于等于5.0nm、小于等于4.9nm、小于等于4.8nm、小于等于4.7nm、小于等于4.6nm、或小于等于4.5nm。
涂层可用于诱导包括在内电极中的导电金属颗粒的均匀分散，以抑制内电极的结块现象和/或断开现象。涂层可作为单独的成分添加到用于形成内电极的膏中，或者可使用具有其上设置有形成涂层的成分的表面的导电金属粉末颗粒来形成，以诱导在内电极中的导电金属粉末颗粒的均匀分散并抑制通用材料在烧结过程中从内电极溢出。
在本公开中的示例性实施例中，包括在第一内电极和第二内电极中的每个的导电金属的涂层可包括Si。当包括在第一内电极和第二内电极中的每个中的导电金属的涂层包括Si时，导电金属的表面上的Si成分可有助于使包括在第一内电极和第二内电极中的每个中的通用材料分散。因此，在根据本公开的多层陶瓷电子组件的内电极中，可抑制通用材料的挤出，并且收缩延迟效果可以是优异的。
在本公开中的示例性实施例中，包括在多层陶瓷电子组件的第一内电极和第二内电极中的每个中的Si可设置在导电金属的晶粒的表面上。在这种情况下，Si可均匀地分布在由导电金属形成的晶粒的表面上。由于Si设置在晶粒的表面上，因此在烧结导电金属的过程中可减少金属之间的接触点，以改善收缩延迟效果。
Si可以以氧化物的形式包括在根据本公开的多层陶瓷电子组件的第一内电极和第二内电极中的每个中。Si可在原材料阶段以Si元素的碳酸盐和/或玻璃的形式注入，可通过单独的偶联剂结合到导电金属，并且可在经受烧结过程之后以氧化物的形式包括在第一内电极和第二内电极中的每个中。
在根据本公开的多层陶瓷电子组件中，将包括在第一内电极和第二内电极的每个中的Si设置在导电金属的涂层或晶粒的表面上的方法没有特别限制，只要Si的含量在上述含量范围内即可。Si可处于预先涂覆在用于形成内电极的导电粉末颗粒的表面上的状态，例如，SiO2可通过硅烷偶联剂涂覆在导电金属的表面上，但不限于此。
在根据本公开的多层陶瓷电子组件中，第一外电极131和第二外电极132可分别设置在陶瓷主体的在第一方向(X方向)上的相对表面上。第一外电极131可连接到第一内电极121，第二外电极132可连接到第二内电极122。第一外电极131可设置在陶瓷主体110的第一表面S1上，第二外电极132可设置在陶瓷主体110的第二表面S2上。
在本公开中的示例性实施例中，多层陶瓷电子组件的第一外电极131和第二外电极132中的每个可包括导电金属和玻璃成分。导电金属可包括例如铜(Cu)、镍(Ni)、锡(Sn)、钯(Pd)、铂(Pt)、金(Au)、银(Ag)、钨(W)、钛(Ti)、铅(Pb)和它们的合金中的一种或更多种。
包括在第一外电极131和第二外电极132中的每个中的玻璃成分可以是其中氧化物彼此混合的组合物，可包括从由氧化硅、氧化硼、氧化铝、过渡金属氧化物、碱金属氧化物和碱金属氧化物组成的组中选择的一种或更多种，但不特别限于此。用于过渡金属氧化物的过渡金属可从由锌(Zn)、钛(Ti)、铜(Cu)、钒(V)、锰(Mn)、铁(Fe)和镍(Ni)组成的组中选择，碱金属可从由锂(Li)、钠(Na)和钾(K)组成的组中选择，碱金属可以是从由镁(Mg)、钙(Ca)、锶(Sr)和钡(Ba)组成的组中选择的至少一种。
形成第一外电极131和第二外电极132的方法不需要特别限定。例如，第一外电极131和第二外电极132可通过将陶瓷主体浸入包括导电金属和玻璃的导电膏中来形成，或者可通过经由丝网印刷法、凹版印刷法等将导电膏印刷在陶瓷主体的表面上来形成。另外，可将导电膏涂覆到陶瓷主体的表面，或者可将通过干燥导电膏获得的干膜转印到陶瓷主体上，但不限于此。可通过由于添加的玻璃而增加外电极的致密性来有效地抑制镀覆溶液和/或外部水分的渗透，同时通过使用上述导电膏的第一外电极131和第二外电极132来保持足够的导电性。
附加的外电极可分别设置在第一外电极和第二外电极上。附加的外电极可根据需要适当地选择，并且可以是塑料电极或包括导电树脂的树脂电极。
另外，在本公开中的示例性实施例中，多层陶瓷电子组件可包括设置在第一外电极和第二外电极上的镀层。镀层可以是一层或者两层或更多层，并且可通过溅射或电镀形成，但不限于此。镀层的材料没有特别限制，并且可包括单独的镍(Ni)、铜(Cu)、锡(Sn)、钯(Pd)、铂(Pt)、金(Au)、银(Ag)、钨(W)、钛(Ti)或铅(Pb)或者它们的合金。
<试验示例>
使用3-氨丙基三乙氧基硅烷(3-aminopropyltriethoxysilane)将SiO2附着到平均粒径为80nm的镍粉末颗粒的表面。图4是由透射电子显微镜(TEM)获得的镍粉末颗粒的图像，其中，镍粉末颗粒的表面在镍粉末的热处理之后涂覆有SiO2。参照图4，涂覆在镍粉末颗粒的表面上的SiO2的厚度为约2.9nm，并且如可确认的，观察到SiO2均匀地涂覆在整个表面上。
在发明示例中，使用所制备的镍粉末颗粒制备内电极膏，在比较示例中，使用其表面未涂覆有SiO2的镍粉末颗粒制备内电极膏。
将所制备的内电极膏涂覆于0603尺寸(长×宽：0.6mm×0.3mm)的批量生产的片(温度特性：X5R，电容：2.2μF)以制造原型片，该片包括形成在陶瓷主体的在长度方向上的表面上的外电极并可从三星电机获得。
图5是由SEM捕获的沿着垂直于长度方向的平面截取的制造的原型片的截面的图像。使用SEM(JSM-7400F)捕获根据发明示例和比较示例的内电极的截面的图像，然后通过图像分析程序(MIA Toolkit V2.0)分析内电极的连通性。内电极的在宽度方向-厚度方向上的截面被三等分之后，测量内电极的连通性。使用SEM捕获三等分的部分中的每个的中央部分处的十层内电极的图像，并且捕获图像的区域中的连接的内电极的长度与内电极的总长度的比值((内电极的总长度-断开的内电极之间的长度)/内电极的总长度)被评价为连通性。作为分析图5的图像的结果，可确认，与比较示例相比，发明示例中的电极连通性提高了约8％或更多。
图6至图11是示出防潮可靠性测试结果的曲线图。作为防潮可靠性测试，针对20个片中的每个，测量在85℃的温度和85％的相对湿度的条件(8585)下将6.3V的电压施加到片12小时之后绝缘电阻降低的时间。
图6是示出当包括在第一内电极和第二内电极中的每个内电极(例如，第二内电极)中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)为0.99时的防潮可靠性测试结果的曲线图。参照图6，确认了在一个样品中在经过约1小时后绝缘电阻降低，但确认了在其他19个样品中没有观察到绝缘电阻有大的变化。
图7至图9是示出当包括在第二内电极中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)分别为1.05、1.32和1.38时的防潮可靠性测试结果的曲线图。在图7至图9中，x轴和y轴分别表示时间和绝缘电阻(IR)。参照图7至图9，确认了在第二内电极中包括的Si的含量(B)(wt％)与介电层中包括的Si的含量(A)(wt％)的比值(B/A)大于等于1.05且小于等于1.38的区间中，没有产生绝缘电阻降低的片。这是通用材料的分散性改善和内电极的连通性改善的结果，并且可认为是由于在内电极和介电层之间的界面处不发生诸如分层的缺陷的事实引起的结果。也就是说，确认了在第二内电极中包括的Si的含量(B)(wt％)与介电层中包括的Si的含量(A)(wt％)的比值(B/A)大于等于1.05且小于等于1.38的区间中，根据本公开的多层陶瓷电子组件具有非常优异的内电极连通性和防潮可靠性。
图10是示出当包括在第二内电极中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)为1.41时的防潮可靠性测试结果的曲线图。参照图10，确认了当包括在第二内电极中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)为1.41时，在约2小时或更长时间内，所有样品中的绝缘电阻没有降低，因此，多层陶瓷电子组件具有良好的防潮可靠性。然而，确认了在经过约3小时后，一些样品中的绝缘电阻降低。
图11是示出当包括在第二内电极中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)为1.46时的防潮可靠性测试结果的曲线图。参照图11，确认了当包括在第二内电极中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)为1.46时，在经过约2小时后产生绝缘电阻降低的样品。因此，确认了包括在第二内电极中的Si的含量(B)(wt％)与包括在介电层中的Si的含量(A)(wt％)的比值(B/A)需要小于1.46。
表1和表2表示在不同温度下烧结发明示例和比较示例中制造的原型片的结果。表1表示电容的测量结果，表2表示介电损耗(DF)的测量结果。在1kHz和交流(AC)0.5Vrms的条件下使用LCR计测量电容和介电损耗。
参照表1和表2，确认了在所有不同的烧结温度下，与比较示例相比，发明示例中的电容增加，并且确认了电容增加率为约3.57％或更多。
此外，确认了与比较示例相比，发明示例中的介电损耗(DF)在约1.1％或更小的范围内增加。这是内电极的连通性的改善以及电介质的过度烧结的影响不大的事实的结果。
[表1]
Figure BDA0003338420290000101
[表2]
Figure BDA0003338420290000102
Figure BDA0003338420290000111
如上面所阐述的，根据本公开中的示例性实施例，改善了多层陶瓷电子组件的电极连通性。
此外，增加了多层陶瓷电子组件的电容。
此外，改善了多层陶瓷电子组件的电特性。
此外，提高了多层陶瓷电子组件的防潮可靠性。
尽管上面已经示出和描述了示例性实施例，但是对于本领域技术人员将易于理解的是，可在不脱离本公开的由所附权利要求限定的范围的情况下进行修改和改变。

Claims (18)

1.一种多层陶瓷电子组件，包括：
陶瓷主体，包括介电层以及交替地堆叠的第一内电极和第二内电极，且相应的介电层介于所述第一内电极和所述第二内电极之间；以及
第一外电极和第二外电极，所述第一外电极连接到所述第一内电极，所述第二外电极连接到所述第二内电极，
其中，所述介电层包括Si，
所述第一内电极和所述第二内电极中的每个内电极包括Si和导电金属，并且
包括在所述第一内电极和所述第二内电极中的每个内电极的Si的平均含量B与包括在所述介电层中的Si的平均含量A的比值B/A大于等于0.99且小于等于1.41，其中，平均含量B和平均含量A均为重量百分比。
2.根据权利要求1所述的多层陶瓷电子组件，其中，所述第一内电极和所述第二内电极中的每个内电极中包括的Si的平均含量在大于等于0.08wt％且小于等于2.60wt％的范围内。
3.根据权利要求1所述的多层陶瓷电子组件，其中，所述第一内电极和所述第二内电极中的每个内电极包括所述导电金属的晶粒。
4.根据权利要求3所述的多层陶瓷电子组件，其中，具有在大于等于0.5nm且小于等于5.0nm的范围内的厚度的涂层设置在所述导电金属的所述晶粒的表面上。
5.根据权利要求4所述的多层陶瓷电子组件，其中，所述涂层包括Si。
6.根据权利要求3所述的多层陶瓷电子组件，其中，包括在所述第一内电极和所述第二内电极中的每个内电极中的Si设置在所述导电金属的所述晶粒的表面上。
7.根据权利要求5所述的多层陶瓷电子组件，其中，Si为氧化物的形式。
8.根据权利要求1-7中任一项所述的多层陶瓷电子组件，其中，所述导电金属包括从由Ni、Cu、Sn、Pd、Pt、Fe、Au、Ag、W、Ti、Pb和它们的合金组成的组中选择的一种或更多种。
9.根据权利要求1-7中任一项所述的多层陶瓷电子组件，其中，所述介电层包括由(Ba1-xCax)(Ti1-y(Zr,Sn,Hf)y)O3表示的主成分，这里，0≤x≤1并且0≤y≤0.5。
10.根据权利要求1-7中任一项所述的多层陶瓷电子组件，其中，基于100摩尔的主成分，所述介电层包括在大于等于2.2摩尔份且小于等于5.5摩尔份的范围内的包含Si的副成分。
11.根据权利要求1-7中任一项所述的多层陶瓷电子组件，其中，所述比值B/A大于等于1.01且小于等于1.40。
12.根据权利要求1-7中任一项所述的多层陶瓷电子组件，其中，所述比值B/A大于等于1.03且小于等于1.39。
13.根据权利要求1-7中任一项所述的多层陶瓷电子组件，其中，所述比值B/A大于等于1.05且小于等于1.38。
14.根据权利要求3所述的多层陶瓷电子组件，其中，具有在大于等于0.6nm且小于等于4.9nm的范围内的厚度的涂层设置在所述导电金属的所述晶粒的表面上。
15.根据权利要求3所述的多层陶瓷电子组件，其中，具有在大于等于0.7nm且小于等于4.8nm的范围内的厚度的涂层设置在所述导电金属的所述晶粒的表面上。
16.根据权利要求3所述的多层陶瓷电子组件，其中，具有在大于等于0.8nm且小于等于4.7nm的范围内的厚度的涂层设置在所述导电金属的所述晶粒的表面上。
17.根据权利要求3所述的多层陶瓷电子组件，其中，具有在大于等于0.9nm且小于等于4.6nm的范围内的厚度的涂层设置在所述导电金属的所述晶粒的表面上。
18.根据权利要求3所述的多层陶瓷电子组件，其中，具有在大于等于1.0nm且小于等于4.5nm的范围内的厚度的涂层设置在所述导电金属的所述晶粒的表面上。
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