CN114429945A - 具有测试结构的半导体装置及其制备方法 - Google Patents

具有测试结构的半导体装置及其制备方法 Download PDF

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CN114429945A CN202111025666.9A CN202111025666A CN114429945A CN 114429945 A CN114429945 A CN 114429945A CN 202111025666 A CN202111025666 A CN 202111025666A CN 114429945 A CN114429945 A CN 114429945A
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axis
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capacitor
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Abstract

本申请公开一种半导体装置及其制备方法。该半导体装置包括：一第一测试区；一字元线结构，设置于该第一测试区中，且平行于一第一轴排列；一第一柱的电容插塞结构，设置于该第一测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；一第二柱的电容插塞结构，相邻设置于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及一第一测试结构，包括一第一漏极部分及一第一源极部分，该第一漏极部分沿着该第二轴延伸，该第一源极部分沿着该第二轴延伸。该第一漏极部分设置于该第一柱的电容插塞结构上，且该第一源极部分设置于该第二柱的电容插塞结构上。

Description

具有测试结构的半导体装置及其制备方法
相关申请交叉引用
本申请主张2020年10月29日申请的美国正式申请案第17/084,058号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体装置及其制备方法，特别涉及一种具有测试结构的半导体装置及其制备方法。
背景技术
半导体装置被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体装置的尺寸不断地缩小。然而，缩小尺寸导致了工艺中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高半导体装置的性能、质量、良率和可靠性以及降低复杂度等方面仍然面临挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一个方面提供一种半导体装置，包括：一第一测试区；一字元线结构，设置于该第一测试区中，且平行于一第一轴排列；一第一柱的电容插塞结构，设置于该第一测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；一第二柱的电容插塞结构，相邻设置于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及一第一测试结构，包括一第一漏极部分及一第一源极部分，该第一漏极部分沿着该第二轴延伸，该第一源极部分沿着该第二轴延伸。该第一漏极部分设置于该第一柱的电容插塞结构上，且该第一源极部分设置于该第二柱的电容插塞结构上。
在一些实施例中，该第一测试区位于一切割道中。
在一些实施例中，该半导体装置还包括一第二测试区位于该切割道中；一第一行的电容插塞结构，设置于该第二测试区中，且平行于该第一轴排列；一第二行的电容插塞结构，相邻设置于该第一行的电容插塞结构，且平行于该第一行的电容插塞结构排列；及一第二测试结构，包括一第二漏极部分及一第二源极部分，该第二漏极部分沿着该第一轴延伸，该第二源极部分沿着该第一轴延伸；该第二漏极部分设置于该第一行的电容插塞结构上，且该第二源极部分设置于该第二行的电容插塞结构上。
在一些实施例中，该半导体装置还包括一第三测试区位于该切割道中；一第一斜向列的电容插塞结构，设置于该第三测试区中，且平行于一第一方向排列，该第一方向相对于该第一轴与该第二轴倾斜；一第二斜向列的电容插塞结构，相邻设置于该第一斜向列的电容插塞结构，且平行于该第一斜向列的电容插塞结构排列；及一第三测试结构，包括一第三漏极部分及一第三源极部分，该第三漏极部分沿着该第一方向延伸，该第三源极部分沿着该第一方向延伸。该第三漏极部分设置于该第一斜向列的电容插塞结构上，且该第三源极部分设置于该第二斜向列的电容插塞结构上。
在一些实施例中，该半导体装置包括一基底。该第一柱的电容插塞结构设置于该基底上，且该字元线结构设置于该基底内。
在一些实施例中，该半导体装置包括一基底。该第一柱的电容插塞结构延伸设置于该基底的一上部部分，且该字元线结构设置于该基底内。
在一些实施例中，该半导体装置包括一位元线结构，设置于该第一柱的电容插塞结构与该第二柱的电容插塞结构之间。
在一些实施例中，该半导体装置包括一蚀刻中止层，设置于该位元线结构与该基底之间。
在一些实施例中，该半导体装置包括多个位元线间隙壁，设置于该位元线结构的侧壁上。
在一些实施例中，该位元线结构包括一位元线底部导电层、一位元线中部导电层、一位元线顶部导电层及一位元线覆盖层，该位元线底部导电层设置于该基底上，该位元线中部导电层设置于该位元线底部导电层上，该位元线顶部导电层设置于该位元线中部导电层上，该位元线覆盖层设置于该位元线顶部导电层上。
在一些实施例中，该半导体装置包括一位元线插塞，设置于该位元线底部导电层下。
在一些实施例中，该字元线结构包括一字元线介电层、一字元线底部导电层、一字元线顶部导电层及一字元线覆盖层，该字元线介电层内凹地设置于该基底内，该字元线底部导电层设置于该字元线介电层上，该字元线顶部导电层设置于该字元线底部导电层上，该字元线覆盖层设置于该字元线顶部导电层上。
在一些实施例中，该半导体装置包括多个漏极区域，设置于该第一柱的电容插塞结构下。
在一些实施例中，该第一柱的电容插塞结构包括多晶硅、多晶锗、多晶硅锗、氮化钛、氮化钽、钴硅化物、钛硅化物、镍硅化物、镍铂硅化物、或钽硅化物。
本公开的另一个方面提供一种半导体装置，包括：一第二测试区，位于一切割道中；一字元线结构，设置于该第二测试区中，且平行于一第一轴排列；一位元线结构，设置于该第二测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；一第一行的电容插塞结构，设置于该第二测试区中，且平行于该第一轴排列；一第二行的电容插塞结构，相邻设置于该第一行的电容插塞结构，且平行于该第一行的电容插塞结构排列；及一第二测试结构，包括一第二漏极部分及一第二源极部分，该第二漏极部分沿着该第一轴延伸，该第二源极部分沿着该第一轴延伸。该第二漏极部分设置于该第一行的电容插塞结构上，且该第二源极部分设置于该第二行的电容插塞结构上。
本公开的另一个方面提供了一种半导体装置，其包括一第三测试区位于一切割道中；一字元线结构，设置于该第三测试区中，且平行于一第一轴排列；一字元线结构，设置于该第三测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；一第一斜向列的电容插塞结构，设置于该第三测试区中，且平行于一第一方向排列，该第一方向相对于该第一轴与该第二轴倾斜；一第二斜向列的电容插塞结构，相邻设置于该第一斜向列的电容插塞结构，且平行于该第一斜向列的电容插塞结构排列；及一第三测试结构，包括一第三漏极部分及一第三源极部分，该第三漏极部分沿着该第一方向延伸，该第三源极部分沿着该第一方向延伸。该第三漏极部分设置于该第一斜向列的电容插塞结构上，且该第三源极部分设置于该第二斜向列的电容插塞结构上。
在一些实施例中，该半导体装置包括一第一测试区位于该切割道中；一第一柱的电容插塞结构，设置于该第一测试区中，且平行于该第二轴排列；一第二柱的电容插塞结构，相邻设置于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及一第一测试结构，包括一第一漏极部分及一第一源极部分，该第一漏极部分沿着该第二轴延伸，该第一源极部分沿着该第二轴延伸。该第一漏极部分设置于该第一柱的电容插塞结构上，且该第一源极部分设置于该第二柱的电容插塞结构上。
本公开的另一个方面提供一种半导体装置的制备方法，包括：提供一基底；形成一字元线结构于该基底内，且平行于一第一轴排列；形成一第一柱的电容插塞结构于该基底上，且平行于一第二轴排列，该第二轴与该第一轴垂直；和形成一第二柱的电容插塞结构相邻于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及形成一第一漏极部分，沿着该第二轴延伸且位于该第一柱的电容插塞结构上；以及形成一第一源极部分，沿着该第二轴延伸且位于该第二柱的电容插塞结构上。该第一漏极部分与该第一源极部分共同形成一第一测试结构。
在一些实施例中，该第一漏极部分与该第一源极部分包括铜、铝、或其组合。
在一些实施例中，该第一柱的电容插塞结构包括多晶硅、多晶锗、多晶硅锗、氮化钛、氮化钽、钴硅化物、钛硅化物、镍硅化物、镍铂硅化物、或钽硅化物。
由于本公开的半导体装置的设计，相邻的电容插塞结构的漏电流得以被检测，因此，该半导体装置的可靠性和产率将得以提升。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1例示本公开一些实施例的一种半导体装置的制备方法的流程图；
图2为示意图，以俯视图例示本公开一实施例的半导体装置半成品；
图3为示意图，以放大俯视图例示图2中的一第一测试区；
图4与图5为示意图，分别为沿图3中A-A'线和B-B'线的剖面图；
图6为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图7为示意图，为沿图6中B-B'线的剖面图；
图8为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图9为示意图，为沿图8中B-B'线的剖面图；
图10为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图11与图12为示意图，分别为沿图10中A-A'线和B-B'线的剖面图；
图13与图14为示意图，分别为沿图10中A-A'线和B-B'线的剖面图；
图15为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图16与图17为示意图，分别为沿图15中A-A'线和B-B'线的剖面图；
图18与图19为示意图，分别为沿图15中A-A'线和B-B'线的剖面图；
图20与图21为示意图，分别为沿图15中A-A'线和B-B'线的剖面图；
图22为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图23与图24为示意图，分别为沿图22中A-A'线和B-B'线的剖面图；
图25为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图26与图27为示意图，分别为沿图25中A-A'线和B-B'线的剖面图；
图28为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区；
图29为示意图，为沿图28中A-A'线的剖面图；
图30为示意图，以俯视图例示本公开于另一实施例中的半导体装置；
图31为示意图，以放大俯视图例示图30中的一第一测试区；
图32为示意图，为沿图31中A-A'线的剖面图；
图33为示意图，以放大俯视图例示图30中的一第二测试区；
图34为示意图，为沿图33中C-C'线的剖面图。
图35为示意图，以放大俯视图例示图30中的一第三测试区；
图36与图37为示意图，分别为沿图35中A-A'线和B-B'线的剖面图；
图38为示意图，以放大俯视图例示本公开于另一实施例中半导体装置的第一测试区；
图39与图40为示意图，分别为沿图25中A-A'线的剖面图；以及
图41为示意图，为沿图28中A-A'线的剖面图。
符号说明
10：第一测试区
20：第二测试区
30：第三测试区
40：晶粒区
100：备制方法
101：基底
103：隔离层
107-3：漏极区域
105：主动区
107-1：源极区域
109：蚀刻中止层
111：第一绝缘层
113：第二绝缘层
201：字元线结构
203：字元线介电层
205：字元线底部导电层
207：字元线顶部导电层
209：字元线覆盖层
301：位元线结构
301SW：侧壁
303：位元线底部导电层
305：位元线中部导电层
307：位元线顶部导电层
309：位元线覆盖层
309TS：顶面
311：位元线插塞
311BS：底面
313：位元线间隙壁
313BS：底面
313TS：顶面
401：电容插塞结构
403：插塞底部导电层
405：插塞中部导电层
407：插塞顶部导电层
407SW：侧壁
407TS：顶面
501：第一测试结构
503：第一漏极部分
505：连接部分
507：第一源极部分
509：连接部分
601：第二测试结构
603：第二漏极部分
605：连接部分
607：第二源极部分
609：连接部分
701：第三测试结构
703：第三漏极部分
705：连接部分
707：第三源极部分
709：连接部分
801：字元线沟渠
803：插塞开口
805：第一导电材料
807：第二导电材料
809：第三导电材料
811：第一绝缘材料
813：第一遮罩层
815：间隙壁材料
C1：第一柱
C2：第二柱
D1：倾斜方向
R1：第一行
R2：第二行
S1：第一方向
SL：切割道
SR1：第一斜向列
SR2：第二斜向列
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体装置通常是指可以通过利用半导体特性而起作用的元件，且电光元件、发光显示元件、半导体电路和电子元件都包含在半导体装置的类别中。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对应Z轴的箭头的相反方向。
图1为示意图，以流程图例示本公开一实施例的半导体装置1A的制备方法100。图2为示意图，以俯视图例示本公开一实施例的半导体装置。图3为示意图，以放大俯视图例示图2中的一第一测试区10。图4与图5为示意图，分别为沿图3中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1至图5，于步骤S11，提供一基底101，于基底101内形成一隔离层103，且由隔离层103定义多个主动区105。
参照图2，在俯视图中，半导体装置1A包括多个晶粒区40及多条切割道SL。切割道SL位于晶粒区40之间。切割道SL将于晶圆切割中被切开。一第一测试区10位于切割道SL内。
参照图3至图5，基底101包含一有机半导体或一层状堆叠半导体如硅/硅锗、绝缘层上覆硅或绝缘层上覆硅锗。当基底101由绝缘层上覆硅所形成时，基底101包含由硅构成的一顶部半导体层与一底部半导体层以及一掩埋绝缘层，掩埋绝缘层将分隔顶部半导体层与底部半导体层。掩埋绝缘层包括例如结晶氧化物或非晶氧化物、氮化物或其任何组合。
参照图3至图5，于剖面图中，隔离层103形成于基底101内。隔离层103的顶面与基底101的顶面实质地共平面。
隔离层103由一绝缘材料所形成，绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或掺杂氟的硅酸盐。在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。
参照图3至图5，于俯视图中，隔离层103围绕部分的基底101。基底101被围绕的部分将被视为主动区105。主动区105为条状(bar shape)。各主动区105沿一倾斜方向D1延伸。主动区105沿一第一轴X和一第二轴Y排列。主动区105间沿倾斜方向D1互相分开。第一轴X和第二轴Y之间互相垂直。倾斜方向D1相对于第一轴X和第二轴Y倾斜。
图6为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图7为示意图，为沿图6中和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。图8为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图9为示意图，为沿图8中B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1和图6至图9，于步骤S13，形成多个字元线结构201于基底101中。
参照图6及图7，多个字元线沟渠801形成于基底101中。形成字元线沟渠801包括，形成一具有多个开口的遮罩层(如，一硬掩模图案)；接着，以遮罩层为蚀刻的遮罩，以蚀刻曝露的主动区105及隔离层103。于俯视图中，字元线沟渠801间彼此平行，并沿着第一轴X延伸。字元线沟渠801沿着第二轴Y排列。各主动区105和两个字元线沟渠801相交。两个字元线沟渠801将对应的主动区105分割成三个区块(segment)。应当注意，在本公开的描述中，术语“区块”和术语“部分(portion)”可以互换地使用。
参照图8与图9，各字元线沟渠801内形成一字元线介电层203、一字元线底部导电层205、一字元线顶部导电层207及一字元线覆盖层209。例如，字元线介电层203共形地形成于字元线沟渠801内。字元线介电层203包括一层或多层的氧化硅、氮化硅、氮氧化硅、氧化氮化硅及高介电常数介电材料。
字元线底部导电层205由一导电材料填满字元线沟渠801所形成，一接续的凹陷工艺将降低字元线底部导电层205的顶面。导电材料为多晶硅、多晶锗、多晶硅锗、其类似物、或其组合。在一些实施例中，字元线底部导电层205以一掺质掺杂，掺质为磷、砷、锑或硼。
字元线顶部导电层207由一导电材料填满字元线沟渠801所形成，一接续的凹陷工艺将降低字元线顶部导电层207的顶面。导电材料为钨、铝、钛、铜、氮化钛、类似物、或其组合。
字元线覆盖层209形成于凹陷的字元线顶部导电层207上。字元线覆盖层209具有和基底101实质地共平面的顶面。
字元线介电层203、字元线底部导电层205、字元线顶部导电层207及字元线覆盖层209共同形成字元线结构201。于俯视图中，字元线结构201间彼此平行，并沿着第一轴X延伸。字元线结构201沿着第二轴Y排列。各主动区105和两个字元线结构201相交。
参照图8与图9，一离子植入工艺将在主动区105上被执行，以在主动区105的上部部分形成源极/漏极区域107-1、107-3。对于俯视图中的各主动区105而言，源极区域107-1形成于与主动区105相交的两个字元线结构201之间。漏极区域107-3形成于主动区105的两端。源极/漏极区域107-1、107-3以一掺质掺杂，掺质为磷、砷、锑或硼。
图10为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图11与图12为示意图，分别为沿图10中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。图13与图14为示意图，分别为沿图10中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
图15为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图16与图17为示意图，分别为沿图15中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1和图10至图17，于步骤S15，一蚀刻中止层109形成于基底101上，多个位元线插塞311沿着蚀刻中止层109形成并延伸至基底101，多个位元线结构301形成于蚀刻中止层109上。
参照图10至图12，蚀刻中止层109形成于基底101上(例如，基底101的整个表面)。蚀刻中止层109由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、碳氮化硅、类似物、或其组合所形成。接着，蚀刻中止层109将被图形化(例如，蚀刻)以形成曝露源极区域107-1的多个开口，一导电材料沉积填满开口，导电材料为钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、钽镁碳化物)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。执行一平坦化工艺，例如化学机械研磨，至蚀刻中止层109的顶面露出，以将多余的填料移除，为后续工艺提供平坦的表面，并同时形成位元线插塞311。
参照图13与图14，一第一导电材料805的层、一第二导电材料807的层、一第三导电材料809的层、一第一绝缘材料811的层及一第一遮罩层813按序形成于蚀刻中止层109上。
第一导电材料805为，例如，多晶硅、多晶锗、多晶硅锗、钛、钽、钨、铜、铝、钨硅化物、钴硅化物、或钛硅化物。第二导电材料807为，例如，氮化钛或氮化钽。第三导电材料809为，例如，钨、钽、钛、铜、或铝。第二导电材料807的层将降低或避免于第三导电材料809的层中的导电材料扩散至第一导电材料805的层。第一绝缘材料811为，例如，氮化硅、氧化氮化硅、氮氧化硅、氮化硼、硅氮化硼、磷化氮化硼、或硼碳氮化硅。第一遮罩层813具有位元线结构301的图案。
参照图15至图17，执行一蚀刻工艺，如非等向性干式蚀刻，以移转位元线结构301的图案至第一遮罩层813底下的层。于蚀刻工艺后，第一导电材料805的层、第二导电材料807的层、第三导电材料809的层及第一绝缘材料811的层将分别转变为位元线底部导电层303、位元线中部导电层305、位元线顶部导电层307及位元线覆盖层309。前述的层共同形成位元线结构301。第一遮罩层813将于位元线结构301形成后被移除。在一些实施例中，如图16所示，部分的位元线插塞311将于形成位元线结构301的蚀刻工艺中被移除。
图18与图19为示意图，分别为沿图15中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。图20与图21为示意图，分别为沿图15中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1和图18至21，于步骤S17，多个位元线间隙壁313形成于位元线结构301的侧壁301SW。
参照图18与图19，一间隙壁材料815的层共形地形成于图16与17所说明的半导体装置半成品。间隙壁材料815为，例如，氧化硅、氮化硅、氮氧化硅或氧化氮化硅。
参照图20与图21，执行一蚀刻工艺，如非等向性干式蚀刻，以移除部分之间隙壁材料815的层，并同时形成位元线间隙壁313贴附于位元线结构301的侧壁301SW。在一些实施例中，如图20所示，某些位元线间隙壁313的底面313BS与位元线插塞311的底面311BS实质地共平面。
参照图20与图21，沉积一绝缘材料的层以覆盖蚀刻中止层109、位元线结构301及位元线间隙壁313。绝缘材料为，例如，氧化硅、未掺杂硅玻璃、氟化硅玻璃、硼磷硅玻璃、低介电常数介电材料、或其组合。低介电常数介电材料的介电常数小于3.0甚至小于2.5。在一些实施例中，低介电常数介电材料的介电常数小于2.0。执行如化学机械研磨的平坦化工艺，直到曝露位元线覆盖层309的顶面309TS，以去除多余的材料，为后续的处理步骤提供基本平坦的表面，且同时将绝缘材料的层转变为第一绝缘层111。
图22为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图23与图24为示意图，分别为沿图22中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1和图22至图24，于步骤S19，形成自一电容插塞结构401多个插塞开口803延伸至基底101且邻近于位元线结构301。
参照图22至图24，执行一光刻工艺及一接续的蚀刻工艺，以形成沿着第一绝缘层111并延伸至基底101上部部分的插塞开口803。部分的漏极区域107-3将通过插塞开口803被曝露。于俯视图中，插塞开口803位于主动区105的末端。
图25为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图26与图27为示意图，分别为沿图25中A-A'线和B-B'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1和图25至图27，于步骤S21，多个电容插塞结构401形成于插塞开口803中。
参照图25至图27，插塞底部导电层403分别对应地形成于插塞开口803中。插塞底部导电层403由，例如，多晶硅、多晶锗、或多晶硅锗所形成。在一些实施例中，插塞底部导电层403以一掺质掺杂，掺质为磷、砷、锑或硼。
参照图25至27，插塞中部导电层405分别对应地形成于插塞底部导电层403上，且位于插塞开口803中。插塞中部导电层405由，例如，钴硅化物、钛硅化物、镍硅化物、镍铂硅化物或钽硅化物所形成。插塞中部导电层405的顶面的垂直高度位置低于位元线覆盖层309的顶面309TS的垂直高度位置。插塞中部导电层405将降低插塞底部导电层403与插塞顶部导电层407之间的接触电阻。
参照图25至27，插塞顶部导电层407分别对应地形成于插塞中部导电层405上，且完全填满插塞开口803。插塞顶部导电层407的顶面407TS与位元线覆盖层309的顶面309TS实质地共平面。插塞顶部导电层407由，例如，氮化钛或氮化钽所形成。
插塞底部导电层403、插塞中部导电层405及插塞顶部导电层407共同形成电容插塞结构401。
于俯视图中，电容插塞结构401呈点格状图形(grid dot pattern)排列。位于第一测试区10中的电容插塞结构401可被归类成两个群组，例如，第一柱C1的电容插塞结构401及第二柱C2的电容插塞结构401。各第一柱C1的电容插塞结构401包括多个沿第二轴Y排列的电容插塞结构401，且各第一柱C1的电容插塞结构401间彼此互相平行。各第二柱C2的电容插塞结构401包括多个沿第二轴Y排列的电容插塞结构401，且各第二柱C2的电容插塞结构401间彼此互相平行。第一柱C1的电容插塞结构401和第二柱C2的电容插塞结构401交替地沿着第一轴X排列。
图28为示意图，以放大俯视图例示本公开一实施例的半导体装置半成品的第一测试区10。图29为示意图，为沿图28中A-A'线的剖面图，以说明制造本公开一实施例的半导体装置1A的部分流程。
参照图1、图27与图28，于步骤S23，一第一测试结构501形成于电容插塞结构401上。
参照图27与图28，一第二绝缘层113形成于图25至27所说明的半导体装置半成品上。第二绝缘层113和第一绝缘层111由相同材料所形成，但并不以此为限。第一测试结构501以嵌入式工艺形成于第二绝缘层113内。
参照图27与图28，第一测试结构501包括多个第一漏极部分503、一连接部分505、多个第一源极部分507及一连接部分509。第一漏极部分503、连接部分505、第一源极部分507及连接部分509由铜、铝、其类似物、或其组合所形成。
于俯视图中，第一漏极部分503沿着第二轴Y延伸，且形成于第一柱C1的电容插塞结构401上。各第一漏极部分503形成于第一柱C1的电容插塞结构401中对应的一柱。第一漏极部分503彼此间互相平行。连接部分505沿着第一轴X延伸，且连接第一漏极部分503的上端。第一漏极部分503和连接部分505共同形成第一测试结构501的一漏极电极。漏极电极为梳状(comb shape)。
于俯视图中，第一源极部分507沿着第二轴Y延伸，且形成于第二柱C2的电容插塞结构401上。各第一源极部分507形成于第二柱C2的电容插塞结构401中对应的一柱。第一源极部分507彼此间互相平行。第一源极部分507和第一漏极部分503交替地沿着第一轴X排列。连接部分509沿着第一轴X延伸且连接第一源极部分507的下端。第一源极部分507和连接部分509共同形成第一测试结构501的一源极电极。源极电极为梳状。
随着半导体装置的尺寸持续的缩小，对半导体装置的可靠度及产率产生严重影响的漏电流将出现于相邻的电容插塞结构401。例如，第一型的漏电流可能自一电容插塞结构401，沿着第一轴X且通过位元线结构301，流至相邻的电容插塞结构401。又例如，第二型的漏电流可能自一电容插塞结构401，沿着第一轴X且绕经隔离层103的底面，流至相邻的电容插塞结构401。第一型的漏电流将大于第二型的漏电流。
第一测试结构501将用于测量第一型的漏电流和第二型的漏电流。在所示的实施例中，第一测试结构501适合检测沿着第一轴X流动的漏电流。在操作第一测试结构501时，一外部电压将施加于漏极电极，而源极电极将接地。若相邻的电容插塞结构401未产生漏电流，第一测试结构501将不会检测到任何电流信号。若相邻的电容插塞结构401存在有漏电流，漏电流将被外部电压诱发，且漏极电极和源极电极将建立一电流通路；因此，第一测试结构501将能检测到电流信号。而漏电流的类型将能通过所检测到的电流值以及连接至第一测试结构501的电容插塞结构401的数量来决定。
通过第一测试结构501的辅助，如漏电流的缺陷将能于形成电容前被监控。由于能预先监控前述缺陷，监控的结果可用于判断须重工工艺或报废。因此，该半导体装置1A的可靠性和产率将得以提升。
图30为示意图，以俯视图例示本公开于另一实施例中的半导体装置1B。
参照图30，在俯视图中，半导体装置1B包括多个晶粒区40及多条切割道SL。切割道SL位于晶粒区40之间。一第一测试区10、一第二测试区20及一第三测试区30分别位于切割道SL内。第一测试区10、第二测试区20及第三测试区30彼此间相邻，但并不以此为限。
图31为示意图，以放大俯视图例示图30中的一第一测试区10。图32为示意图，为沿图31中A-A'线的剖面图例示本公开于另一实施例中的半导体装置1B。
参照图31与图32，第一测试结构501形成于第一测试区10内。第一测试结构501的结构相似于图28与图29的说明。第一测试结构501适合检测沿着第一轴X的漏电流。
图33为示意图，以放大俯视图例示图30中的一第二测试区20。图34为示意图，为沿图33中C-C'线的剖面图例示本公开于另一实施例中的半导体装置1B。
参照图33与图34，位于第二测试区20的电容插塞结构401可被归类成两个群组，例如，第一行R1的电容插塞结构401及第二行R2的电容插塞结构401。各第一行R1的电容插塞结构401包括多个沿第一轴X排列的电容插塞结构401，且各第一行R1的电容插塞结构401间彼此互相平行。各第二行R2的电容插塞结构401包括多个沿第一轴X排列的电容插塞结构401，且各第一行R1的电容插塞结构401间彼此互相平行。第一行R1的电容插塞结构401和第二行R2的电容插塞结构401交替地沿着第二轴Y排列。
参照图33与图34，第二测试结构601形成于第二测试区20中，且包括多个第二漏极部分603、一连接部分605、多个第二源极部分607及一连接部分609。于俯视图中，第二漏极部分603沿着第一轴X延伸，且形成于第一行R1的电容插塞结构401上。各第二漏极部分603形成于第一行R1的电容插塞结构401中对应的一柱。第二漏极部分603彼此间互相平行。连接部分605沿着第二轴Y延伸，且连接第二漏极部分603的左端。第二漏极部分603和连接部分605共同形成第二测试结构601的一漏极电极。漏极电极为梳状。
第二源极部分607沿着第一轴X延伸，且形成于第二行R2的电容插塞结构401上。各第二源极部分607形成于第二行R2的电容插塞结构401中对应的一柱。第二源极部分607彼此间互相平行。第二源极部分607和第二漏极部分603交替地沿着第二轴Y排列。连接部分609沿着第二轴Y延伸且连接第二源极部分607的右端。第二源极部分607和连接部分609共同形成第二测试结构601的一源极电极。源极电极为梳状。
除了相邻电容插塞结构401间且沿着第一轴X的漏电流，漏电流亦出现于沿着第二轴Y且相邻的电容插塞结构401之间，例如，一第三型的漏电流可能自一电容插塞结构401，沿着第二轴Y且通过第一绝缘层111，流至相邻的电容插塞结构401。又例如，第四型的漏电流可能自一电容插塞结构401，沿着第二轴Y且绕经字元线结构201及隔离层103的底面，流至相邻的电容插塞结构401。第三型的漏电流将大于第四型的漏电流。
第二测试结构601将用于测量第三型的漏电流和第四型的漏电流。在所示的实施例中，第二测试结构601适合检测沿着第二轴Y流动的漏电流。在操作第二测试结构601时，一外部电压将施加于漏极电极，而源极电极将接地。若相邻的电容插塞结构401未产生漏电流，第二测试结构601将不会检测到任何电流信号。若相邻的电容插塞结构401存在有漏电流，漏电流将被外部电压诱发，且漏极电极和源极电极将建立一电流通路；因此，第二测试结构601将能检测到电流信号。在存在或不存在一施加于字元线结构201的电压的情况下，漏电流的类型将能通过所检测到的电流值以及连接至第二测试结构601的电容插塞结构401的数量来决定。
图35为示意图，以放大俯视图例示图30中的一第三测试区30。图36与图37为示意图，分别为沿图35中A-A'及C-C'线的剖面图例示本公开于另一实施例中的半导体装置1B。
参照图35至图37，位于第三测试区30的电容插塞结构401可被归类成两个群组，例如，第一斜向列SR1的电容插塞结构401及第二斜向列SR2的电容插塞结构401。各第一斜向列SR1中的电容插塞结构401包括多个沿第一方向S1排列的电容插塞结构401。第一方向S1相对于第一轴X和第二轴Y倾斜，且第一方向S1和倾斜方向D1相交。各第一斜向列SR1中的电容插塞结构401彼此间互相平行。各第二斜向列SR2中的电容插塞结构401包括多个沿第一方向S1排列的电容插塞结构401。各第二斜向列SR2中的电容插塞结构401彼此间互相平行。第一斜向列SR1的电容插塞结构401和第二斜向列SR2的电容插塞结构401交替地沿着一与第一方向S1垂直的方向排列。
参照图35至图37，第三测试结构701形成于第三测试区30中，且包括多个第三漏极部分703、一连接部分705、多个第三源极部分707及一连接部分709。于俯视图中，第三漏极部分703沿着第一方向S1延伸，且形成于第一斜向列SR1的电容插塞结构401上。各第三漏极部分703形成于第一斜向列SR1的电容插塞结构401中对应的一斜向列。第三漏极部分703彼此间互相平行。连接部分705包括沿着第二轴Y延伸的一垂直部分以及沿着第一轴X延伸的一水平部分。于俯视图中，连接部分705呈L型(L-shape)。在所示的实施例中，连接部分705和第三漏极部分703的左端连接。第三漏极部分703和连接部分705共同形成第三测试结构701的一漏极电极。
第三源极部分707沿着第一方向S1延伸，且形成于第二斜向列SR2的电容插塞结构401上。各第三漏极部分703形成于第二斜向列SR2的电容插塞结构401中对应的一柱。第三源极部分707彼此间互相平行。第三源极部分707和第三漏极部分703交替地沿着与第一方向S1垂直的方向排列。连接部分709包括沿着第二轴Y延伸的一垂直部分以及沿着第一轴X延伸的一水平部分。于俯视图中，连接部分709呈L型。在所示的实施例中，连接部分709和第三源极部分707的右端连接。第三源极部分707和连接部分709共同形成第三测试结构701的一源极电极。
第三测试结构701将用于测量第一型、第二型、第三型及第四型的漏电流。第一测试结构501、第二测试结构601及第三测试结构701将使得半导体装置1B适合检测所有类型的漏电流。
在一些实施例中，半导体装置可能仅包括第二测试结构601。在一些实施例中，半导体装置可能仅包括第三测试结构701。在一些实施例中，半导体装置可能仅包括第一测试结构501及第二测试结构601。在一些实施例中，半导体装置可能仅包括第一测试结构501及第三测试结构701。在一些实施例中，半导体装置可能仅包括第二测试结构601及第三测试结构701。
图38为示意图，以放大俯视图例示本公开于另一实施例中半导体装置1C的第一测试区10。
参照图38，第一测试结构501相似于图28的说明。在一些实施例中，于俯视图中，各第一漏极部分503及各第一源极部分507形成于电容插塞结构401中的两个柱上。第一测试结构501适合检测沿着第一轴X的漏电流。
39与图40为示意图，为沿图25中A-A'线的剖面图，以说明制造本公开于另一实施例中的半导体装置1D的部分流程。
参照图39，以类似于图2至图27的程序制备一半导体装置的半成品。执行一凹陷工艺，以凹陷位元线覆盖层309的顶面309TS以及位元线间隙壁313的顶面313TS。插塞顶部导电层407的顶面407TS的垂直高度位置高于位元线覆盖层309的顶面309TS以及位元线间隙壁313的顶面313TS的垂直高度位置。
参照图40，第二绝缘层113及第一测试结构501以类似于图28与图29的程序形成。第一漏极部分503和第一源极部分507将覆盖插塞顶部导电层407的顶面407TS及侧壁407SW。即，电容插塞结构401与第一测试结构501之间的接触表面将会增加。因此，第一测试结构501的灵敏度将会增加。
图41为示意图，为沿图28中A-A'线的剖面图，以说明制造本公开于另一实施例中的半导体装置1E。
参照图41，电容插塞结构401形成于基底101上，而非如图26所示，延伸至基底101中。
由于本公开的半导体装置的设计，相邻的电容插塞结构401的漏电流得以被检测，因此，该半导体装置1A的可靠性和产率将得以提升。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本申请的公开内容理解可根据本申请而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请的权利要求内。

Claims (20)

1.一种半导体装置，包括：
一第一测试区；
一字元线结构，设置于该第一测试区中，且平行于一第一轴排列；
一第一柱的电容插塞结构，设置于该第一测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；
一第二柱的电容插塞结构，相邻设置于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及
一第一测试结构，包括一第一漏极部分及一第一源极部分，该第一漏极部分沿着该第二轴延伸，该第一源极部分沿着该第二轴延伸；
其中，该第一漏极部分设置于该第一柱的电容插塞结构上，且该第一源极部分设置于该第二柱的电容插塞结构上。
2.如权利要求1所述的半导体装置，其中该第一测试区位于一切割道中。
3.如权利要求2所述的半导体装置，还包括：
一第二测试区位于该切割道中；
一第一行的电容插塞结构，设置于该第二测试区中，且平行于该第一轴排列；
一第二行的电容插塞结构，相邻设置于该第一行的电容插塞结构，且平行于该第一行的电容插塞结构排列；及
一第二测试结构，包括一第二漏极部分及一第二源极部分，该第二漏极部分沿着该第一轴延伸，该第二源极部分沿着该第一轴延伸；
其中，该第二漏极部分设置于该第一行的电容插塞结构上，且该第二源极部分设置于该第二行的电容插塞结构上。
4.如权利要求3所述的半导体装置，还包括：
一第三测试区位于该切割道中；
一第一斜向列的电容插塞结构，设置于该第三测试区中，且平行于一第一方向排列，该第一方向相对于该第一轴与该第二轴倾斜；
一第二斜向列的电容插塞结构，相邻设置于该第一斜向列的电容插塞结构，且平行于该第一斜向列的电容插塞结构排列；及
一第三测试结构，包括一第三漏极部分及一第三源极部分，该第三漏极部分沿着该第一方向延伸，该第三源极部分沿着该第一方向延伸；
其中，该第三漏极部分设置于该第一斜向列的电容插塞结构上，且该第三源极部分设置于该第二斜向列的电容插塞结构上。
5.如权利要求4所述的半导体装置，还包括一基底；其中该第一柱的电容插塞结构设置于该基底上，且该字元线结构设置于该基底内。
6.如权利要求4所述的半导体装置，还包括一基底；其中该第一柱的电容插塞结构延伸设置于该基底的一上部部分，且该字元线结构设置于该基底内。
7.如权利要求6所述的半导体装置，还包括一位元线结构，设置于该第一柱的电容插塞结构与该第二柱的电容插塞结构之间。
8.如权利要求7所述的半导体装置，还包括一蚀刻中止层，设置于该位元线结构与该基底之间。
9.如权利要求7所述的半导体装置，还包括多个位元线间隙壁，设置于该位元线结构的侧壁上。
10.如权利要求9所述的半导体装置，其中该位元线结构包括一位元线底部导电层、一位元线中部导电层、一位元线顶部导电层及一位元线覆盖层，该位元线底部导电层设置于该基底上，该位元线中部导电层设置于该位元线底部导电层上，该位元线顶部导电层设置于该位元线中部导电层上，该位元线覆盖层设置于该位元线顶部导电层上。
11.如权利要求10所述的半导体装置，还包括一位元线插塞，设置于该位元线底部导电层下。
12.如权利要求11所述的半导体装置，其中该字元线结构包括一字元线介电层、一字元线底部导电层、一字元线顶部导电层及一字元线覆盖层，该字元线介电层内凹地设置于该基底内，该字元线底部导电层设置于该字元线介电层上，该字元线顶部导电层设置于该字元线底部导电层上，该字元线覆盖层设置于该字元线顶部导电层上。
13.如权利要求12所述的半导体装置，还包括多个漏极区域，设置于该第一柱的电容插塞结构下。
14.如权利要求13所述的半导体装置，其中该第一柱的电容插塞结构包括多晶硅、多晶锗、多晶硅锗、氮化钛、氮化钽、钴硅化物、钛硅化物、镍硅化物、镍铂硅化物、或钽硅化物。
15.一种半导体装置，包括：
一第一测试区位于一切割道中；
一字元线结构，设置于该第一测试区中，且平行于一第一轴排列；
一位元线结构，设置于该第一测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；
一第一行的电容插塞结构，设置于该第一测试区中，且平行于该第一轴排列；
一第二行的电容插塞结构，相邻设置于该第一行的电容插塞结构，且平行于该第一行的电容插塞结构排列；及
一第一测试结构，包括一第一漏极部分及一第一源极部分，该第一漏极部分沿着该第一轴延伸，该第一源极部分沿着该第一轴延伸；
其中，该第一漏极部分设置于该第一行的电容插塞结构上，且该第一源极部分设置于该第二行的电容插塞结构上。
16.一种半导体装置，包括：
一第一测试区位于一切割道中；
一字元线结构，设置于该第一测试区中，且平行于一第一轴排列；
一位元线结构，设置于该第一测试区中，且平行于一第二轴排列，该第二轴与该第一轴垂直；
一第一斜向列的电容插塞结构，设置于该第一测试区中，且平行于一第一方向排列，该第一方向相对于该第一轴与该第二轴倾斜；
一第二斜向列的电容插塞结构，相邻设置于该第一斜向列的电容插塞结构，且平行于该第一斜向列的电容插塞结构排列；及
一第一测试结构，包括一第一漏极部分及一第一源极部分，该第一漏极部分沿着该第一方向延伸，该第一源极部分沿着该第一方向延伸；
其中，该第一漏极部分设置于该第一斜向列的电容插塞结构上，且该第一源极部分设置于该第二斜向列的电容插塞结构上。
17.如权利要求16所述的半导体装置，还包括：
一第二测试区，位于该切割道中；
一第一柱的电容插塞结构，设置于该第二测试区中，且平行于该第二轴排列；
一第二柱的电容插塞结构，相邻设置于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及
一第二测试结构，包括一第二漏极部分及一第二源极部分，该第二漏极部分沿着该第二轴延伸，该第二源极部分沿着该第二轴延伸；
其中，该第二漏极部分设置于该第一柱的电容插塞结构上，且该第二源极部分设置于该第二柱的电容插塞结构上。
18.一种半导体装置的制备方法，包括：
提供一基底；
形成一字元线结构于该基底内，且平行于一第一轴排列；
形成一第一柱的电容插塞结构于该基底上，且平行于一第二轴排列，该第二轴与该第一轴垂直；和形成一第二柱的电容插塞结构相邻于该第一柱的电容插塞结构，且平行于该第一柱的电容插塞结构排列；及
形成一第一漏极部分，沿着该第二轴延伸且位于该第一柱的电容插塞结构上；以及形成一第一源极部分，沿着该第二轴延伸且位于该第二柱的电容插塞结构上；
其中，该第一漏极部分与该第一源极部分共同形成一第一测试结构。
19.如权利要求18所述的半导体装置的制备方法，其中该第一漏极部分与该第一源极部分包括铜、铝、或其组合。
20.如权利要求18所述的半导体装置的制备方法，其中该第一柱的电容插塞结构包括多晶硅、多晶锗、多晶硅锗、氮化钛、氮化钽、钴硅化物、钛硅化物、镍硅化物、镍铂硅化物、或钽硅化物。
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