CN114420578A - 一种晶圆级可重构Chiplet集成结构的制备方法 - Google Patents
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- CN114420578A CN114420578A CN202210093602.0A CN202210093602A CN114420578A CN 114420578 A CN114420578 A CN 114420578A CN 202210093602 A CN202210093602 A CN 202210093602A CN 114420578 A CN114420578 A CN 114420578A
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- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 235000012431 wafers Nutrition 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 238000004806 packaging method and process Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000005498 polishing Methods 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 229910052802 copper Inorganic materials 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 7
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 5
- 238000002161 passivation Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 4
- 238000000227 grinding Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本申请属于半导体封装技术领域，具体提供了一种晶圆级可重构Chiplet集成结构的制备方法，该方法包括如下步骤：S1，在晶圆上制备可重构拓扑网络，并在其上覆盖绝缘层；S2，在晶圆上制备凹槽，并进行钝化；S3，将Chiplet放入凹槽中，并进行化学机械抛光，连接Chiplet和可重构拓扑网络；S4，在晶圆上制备硅通孔和微凸点，并进行减薄；S5，多层晶圆进行堆叠键合；S6，将键合后的多层晶圆进行划片、封装。本发明方法制备的晶圆级可重构Chiplet集成结构具有可重构特性；多层晶圆堆叠工艺能够避免了子模块失效引起的稳定性较差的问题；垂直堆叠结构使得水平布线的面积和长度减小，缩小集成结构的面积开销；因此，发明方法制备的集成结构的适用性和稳定性较强，且集成度较高。
Description
技术领域
本申请属于半导体封装技术领域，具体而言，涉及一种晶圆级可重构Chiplet集成结构的制备方法。
背景技术
基于Chiplet的集成技术是将大规模单片集成电路划分成多个不同工艺类型、线宽的子模块即Chiplet通过转接板集成在同一封装内。由于各Chiplet可以分别采用最优工艺节点进行制备，能够大幅度提高整体系统的良率。不仅满足了电子系统小型化的需求，还能通过复用已有Chiplet，缩短新产品的开发周期。
但是现有基于Chiplet的集成结构的制备方法仍具有一定缺陷。例如：系统配置固定，无法在使用阶段重新配置，且系统互联网络拓扑结构单一，不具有可重构性，适用性较差；系统没有冗余设计，出现子模块失效问题后影响整体性能，稳定性较差。现有的基于Chiplet的集成结构的制备方法制备出的集成结构适用性和稳定性较差，且集成度较低。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种晶圆级可重构Chiplet集成结构的制备方法，以解决现有技术中基于Chiplet的集成结构的制备方法制备出的集成结构适用性和稳定性较差，且集成度较低的问题。
为实现上述目的，本发明采用的技术方案如下：
本申请提供一种晶圆级可重构Chiplet集成结构的制备方法，该方法包括如下步骤：S1，在晶圆上制备可重构拓扑网络，并在其上覆盖绝缘层；S2，在晶圆上制备凹槽，并进行钝化；S3，将Chiplet放入凹槽中，并进行化学机械抛光，连接Chiplet和可重构拓扑网络；S4，在晶圆上制备硅通孔和微凸点，并进行减薄；S5，多层晶圆进行堆叠键合；S6，将键合后的多层晶圆进行划片、封装。
更进一步地，步骤S1中的晶圆上还制备有对位标记和电源网络。
更进一步地，绝缘层通过沉积法制备。
更进一步地，沉积法沉积的绝缘材料为二氧化硅。
更进一步地，凹槽通过湿法腐蚀和干法腐蚀制备。
更进一步地，钝化为向凹槽内沉积钝化层。
更进一步地，步骤S3中将Chiplet放入凹槽后，使用绝缘介质将Chiplet固定在凹槽中。
更进一步地，绝缘介质为二氧化硅或苯并环丁烯。
更进一步地，硅通孔的制备步骤依次包括深孔刻蚀、深孔内壁绝缘、铜金属填充、化学机械抛光。
更进一步地，微凸点通过溅射法制备。
与现有技术相比，本发明的有益效果：
(1)本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法，能够制备针对多种场景不同应用需求的多层晶圆级可重构Chiplet集成结构，可重构拓扑网络能够重构出不同结构的拓扑网络，本发明方法制备的晶圆级可重构Chiplet集成结构具有可重构的特性，因此本发明方法的适用性较强，同时本发明方法还能够大幅缩短新产品开发时间和制造难度。
(2)垂直堆叠结构不仅能够通过减小水平布线的面积和长度，缩小集成结构的面积开销，提高集成度，而且还能通过短线长、高带宽的垂直互联，大幅度提高集成结构上的网络性能。
(3)多层晶圆堆叠工艺能够避免传统引线键合制备方法出现的引线脱焊或者短路等失效问题，避免了子模块失效引起的稳定性较差的问题，本发明方法制备的晶圆级可重构Chiplet集成结构稳定性较强。
附图说明
图1为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S1得到的结构的示意图；
图2为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S1的可重构拓扑网络俯视示意图；
图3为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S1的可重构拓扑网络的一种重构拓扑网络示例的示意图；
图4为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S1的可重构拓扑网络的另一种重构拓扑网络示例的示意图；
图5为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S2得到的结构的示意图；
图6为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S3得到的结构的示意图；
图7为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S4得到的具有通孔和微凸点结构的示意图；
图8为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S4得到的减薄后的结构示意图；
图9为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S5得到的结构示意图；
图10为本发明提供的一种晶圆级可重构Chiplet集成结构的制备方法中步骤S6得到的封装后的结构示意图。
具体实施方式
为了使本发明的实施过程更加清楚，下面将会结合附图进行详细说明。
本发明提供了一种晶圆级可重构Chiplet集成结构的制备方法，具体步骤如下：
S1，在晶圆上制备可重构拓扑网络，并在其上覆盖绝缘层；
晶圆上包括对位标记和电源网络。通过光刻技术在晶圆上制备对位标记，用于减小后续键合工艺过程中晶圆水平位置的误差，以提高键合精度。具体地，对位标记为间隔分布的槽状结构，且分布于整个晶圆上。电源网络用于为晶圆上的Chiplet提供电源，电源网络为一定排布的铜金属线，具体地，本方法中Chiplet的位置需要认为根据集成结构的目标进行设置，电源网络分布在预设有Chiplet的位置的外侧，这样能隔离电源网络和可重构拓扑网络，提高电源完整性和信号完整性。电源网络还包括通孔和微凸点，通孔和微凸点也分布在Chiplet的位置的外侧，本发明方法制备的晶圆级可重构Chiplet集成结构为多层结构，通孔和微凸点用于层间电源、信号传输，具体地，上下两层对应的两个垂直通孔之间用微凸点进行电气连接。通孔和微凸点的制备技术与步骤S4相同。
通孔的形状为柱形或倒锥形，通孔的内径为5-20μm；微凸点的材料为金属铜，微凸点为圆柱形，圆柱形的轴线与晶圆表面垂直，通孔处对应的微凸点的圆柱形的底面的几何中心与通孔轴线垂直方向截面的几何中心重合，制备的通孔与微凸点的尺寸相匹配，即微凸点圆柱形底面直径大于等于通孔的内径，这样能够更好地将信号扇出。通孔和微凸点用于将电源网络的信号扇出。
在晶圆上制备可重构拓扑网络，可重构拓扑网络由铜金属线排布实现，可重构拓扑网络分布在相邻Chiplet位置之间，具体地，通过沉积工艺制备。如图1所示，在可重构拓扑网络上通过中低温化学气相沉积法沉积绝缘层，具体地，绝缘层的材料为二氧化硅，由于二氧化硅具有优良的绝缘特性，这样能够实现可重构拓扑网络金属线间的绝缘，使得可重构拓扑网络的信号质量更好。绝缘层的厚度为微米量级。图2为可重构拓扑网络的俯视示意图，应用时，根据电信号控制可重构拓扑网络节点的通断，实时重构形成不同的拓扑网络，图3和图4展示了两种拓扑网络的示例，本发明方法制备的集成结构具有可重构性。
S2，在晶圆上制备凹槽，并进行钝化；
在晶圆上预设Chiplet的位置处，使用湿法腐蚀和/或干法腐蚀制备凹槽，凹槽的数量与预设Chiplet的数量一致，且呈阵列排布，具体的数量与预设目的严格相关，对于晶圆级集成结构该数量应大于50。湿法腐蚀采用液相碱性腐蚀剂KOH、TMAH等进行腐蚀，具体方法公开在题目为“Handbook of Silicon Based MEMS Materials and Technologies(Third Edition)”的文献中，干法腐蚀采用SF6等离子体腐蚀，具体方法公开在题目为“DryEtching Technology for Semiconductors”的文献中。湿法腐蚀适用于制备底部小开口大的凹槽；干法腐蚀适合制备矩形凹槽，具体地，凹槽的尺寸由腐蚀的深度和时间确定，本发明实施例以干法腐蚀制备的矩形凹槽为例，如图5所示。每个凹槽的尺寸和形状可以相同，也可以不相同，具体地，只需与预设Chiplet尺寸相匹配。本步骤还包含采用光刻工艺制备对位标记，用于Chiplet和凹槽的对准。最后在凹槽内使用PECVD技术沉积二氧化硅形成钝化层，钝化层的厚度为微米量级，这样在Chiplet和晶圆之间形成隔离介质层，避免硅通孔与Chiplet之间信号串扰使得本发明方法制备的集成结构扇出信号的质量更好。
S3，将Chiplet放入凹槽中，形成Chiplet再分布晶圆，进行化学机械抛光(CMP)，连接Chiplet和可重构拓扑网络；
将不同工艺类型、线宽的Chiplet通过对位标记进行对准，放入步骤S2中制备好的凹槽中，并使用绝缘介质将其固定在凹槽中，如图6所示，在凹槽封口处设置有可重构拓扑网络，用于连接步骤S1中的可重构拓扑网络和凹槽内Chiplet的信号输入端口，实现电气连接。绝缘介质还在可重构拓扑网络和电源网络之间其绝缘作用，绝缘介质为二氧化硅，二氧化硅的绝缘特性较好。最后采用化学机械抛光(CMP)将其表面磨平，这样能够得到晶圆平坦表面，如图6所示。形成Chiplet与可重构拓扑网络、Chiplet电源端口与电源网络的电气连接。
S4，在晶圆上制备硅通孔和微凸点，并进行减薄；
如图7所示，根据系统层间信号及电源传输设计，在Chiplet再分布晶圆上制备硅通孔和金属微凸点，用于多层电源及信号连接。硅通孔的位置为Chiplet阵列的边缘，且与邻近Chiplet的信号输入输出端口相连，这样便于将Chiplet的信号扇出。硅通孔制备依次步骤为：深孔刻蚀，深孔内壁绝缘，铜金属填充，化学机械抛光(CMP)，具体地，首先采用基于Bosch方法的DRIE技术进行深孔刻蚀，刻蚀深度与循环次数相关，每个通孔刻蚀深度相同，因为每层的厚度相同，刻蚀深度为10-100μm。通孔内径由通入刻蚀气体的时间决定，通孔内径为5-20μm。微凸点为圆柱形的金属铜微凸点，圆柱形的轴线与晶圆表面垂直，通孔处对应的微凸点的圆柱形的底面的几何中心与通孔轴线垂直方向截面的几何中心重合，制备的通孔与微凸点的尺寸相匹配，即微凸点圆柱形底面直径大于等于通孔的内径，这样一个集成结构的通孔与另一个集成结构的微凸点之间能够连接紧密，便于集成结构间信号传递。采用溅射法进行制备，具体地，刻蚀介质层材料定位微凸点位置；溅射TaN/Ta形成铜的粘附层和扩散阿阻挡层；溅射铜薄膜；CMP形成平整表面，去除非图形区域的隔离微凸点；刻蚀介质层，使铜层比介质层高，形成铜微凸点。如图8所示，由于硅通孔工艺限制，不能刻蚀穿过整个晶圆，步骤S5中的堆叠多层晶圆又需要将通孔露出，因此，对Chiplet再分布晶圆进行减薄，即去掉如图7所示的上部分不包含结构的晶圆，这样能够露出硅通孔。具体地，采用背面研磨减薄工艺，更具体地，贴敷保护胶带，粗磨，细磨，应力释放。保护胶带厚度100-300μm。通过检测表面及载台高度差来确定减薄程度，减薄程度与系统最终厚度需求相关。
S5，多层晶圆进行堆叠键合；
将多个步骤S4得到的如图8所示的Chiplet再分布晶圆，通过晶圆级堆叠键合垂直堆叠在一起，这样，一方面垂直堆叠结构不仅能够通过减小水平布线的面积和长度，缩小集成结构的面积开销，提高本发明方法制备的集成结构的集成度，而且还能通过短线长、高带宽的垂直互联，大幅度提高集成结构上的网络性能；另一方面，多层晶圆堆叠工艺能够避免传统引线键合制备方法出现的引线脱焊或者短路等失效问题，提高集成结构的稳定性，本发明方法制备的晶圆级可重构Chiplet集成结构稳定性较强。具体地，通过对位标记进行多层对准，键合方法有铜金属键合、高分子键合、金属-高分子混合键合，更具体地，铜金属键合温度一般为300到400摄氏度，高分子BCB键合温度为250摄氏度，铜金属-BCB高分子混合键合温度为300摄氏度左右。根据Chiplet容许温度，键合质量，信号质量进行键合方式的选择。不同工艺制备的Chiplet上的晶体管对温度的敏感性不同，具体键合温度存在差异。本发明根据键合质量需求，利用已有硅通孔上的微凸点进行键合，如若密度不能满足需求则在晶圆上制备另外的铜微凸点，或者选用BCB或者混合键合的方式。堆叠的层数可以为任意层数，具体层数取决于系统设计，如图9所示，为堆叠三层时的示意图。
S6，将键合后的多层晶圆进行划片、封装。
按照最终需要的芯片尺寸进行划片，将步骤S5得到的堆叠键合的多层晶圆进行划片，这样裂解得到分立芯片，具体地，使用激光切割，更具体地，激光切割由高功率激光熔化或气化晶圆材料。多层集成结构划片采用激光切割能够较好地保持每层的结构。
为了更好的保护晶圆级可重构Chiplet集成结构，对划片后的晶圆级可重构Chiplet集成结构进行封装，具体过程是：如图10所示，晶圆级可重构Chiplet集成结构通过金属微凸点焊接在封装基底上，封装基底为BT树脂，硬度较大，为晶圆级可重构Chiplet集成结构提供支撑，通过微凸点与封装基底中的RDL互连线连接，在通过RDL与封装基底另一侧的凸点连接，凸点为球状，
这样，晶圆级可重构Chiplet集成结构能够通过封装基底下部的凸点与外界产生电气互连。然后将封装外壳固定在整体结构外围，封装外壳的材料为硬质塑料，其硬度较大，且具有优良的气密性确保在高盐雾、高湿度下晶圆级可重构Chiplet集成结构正常工作。在封装外壳内部填充辅助固定材料苯并环丁烯(BCB)增强机械刚度，这样不容易形变，能够更好地固定和支持内部的晶圆级可重构Chiplet集成结构，本发明方法制备的晶圆级可重构Chiplet集成结构的稳定性较好；填充高性能导热材料，具体地，填充导热硅脂增强散热能力，这样使得晶圆级可重构Chiplet集成结构的散热性能更好。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述方法包括如下步骤：
S1，在晶圆上制备可重构拓扑网络，并在其上覆盖绝缘层；
S2，在所述晶圆上制备凹槽，并进行钝化；
S3，将Chiplet放入所述凹槽中，并进行化学机械抛光，连接所述Chiplet和所述可重构拓扑网络；
S4，在所述晶圆上制备硅通孔和微凸点，并进行减薄；
S5，多层所述晶圆进行堆叠键合；
S6，将键合后的多层所述晶圆进行划片、封装。
2.根据权利要求1所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述步骤S1中的所述晶圆上还制备有对位标记和电源网络。
3.根据权利要求2所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述绝缘层通过沉积法制备。
4.根据权利要求3所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述沉积法沉积的绝缘材料为二氧化硅。
5.根据权利要求4所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述凹槽通过湿法腐蚀和干法腐蚀制备。
6.根据权利要求5所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述钝化为向所述凹槽内沉积钝化层。
7.根据权利要求6所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述步骤S3中将所述Chiplet放入所述凹槽后，使用绝缘介质将所述Chiplet固定在所述凹槽中。
8.根据权利要求7所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述绝缘介质为二氧化硅或苯并环丁烯。
9.根据权利要求8所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述硅通孔的制备步骤依次包括深孔刻蚀、深孔内壁绝缘、铜金属填充、化学机械抛光。
10.根据权利要求9所述的晶圆级可重构Chiplet集成结构的制备方法，其特征在于，所述微凸点通过溅射法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114420578A true CN114420578A (zh) | 2022-04-29 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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|---|---|
| CN114420578B (zh) | 2024-07-26 |
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