CN114420566A - 一种全包围栅器件及其制作方法 - Google Patents
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Abstract
本发明提供一种全包围栅器件及其制作方法，该方法包括以下步骤：形成绝缘层于衬底上；形成第一栅极层于绝缘层上；形成多个沟槽；形成第一栅介质层于第一栅极层的上表面及沟槽的侧壁与底壁；形成源极层于第一栅介质层上；去除源极层位于沟槽所在区域以外的部分；形成第二栅介质层于源极层的显露表面，第二、第一栅介质层相接以共同包裹源极层；去除第一栅极层上表面的第一栅介质层；形成第二栅极层于第一栅极层上，第二栅极层与第一栅极层相接以共同包裹栅介质层及源极层；形成隔离槽。本发明得到一种绝缘埋层上的栅极全包围源极的器件结构，可以提供更高速、高效的操作性能和更低的功耗，兼具FD‑SOI和GAA的双重优势，且降低了制作成本。
Description
技术领域
本发明属于半导体器件设计及制造领域，涉及一种全包围栅器件及其制作方法。
背景技术
随着摩尔定律遇到的挑战越来越大，多种新型的半导体晶体管结构被开发出来，例如立体的鳍式场效应晶体管（FINFET）、全包围栅场效应晶体管（Gate all around FieldEffect Transistors，简称GAAFET），或者平面的全耗尽绝缘体上硅（FDSOI）晶体管，其中，FINFET与平面型MOSFET结构的主要区别在于其沟道由绝缘衬底上凸起的高而薄的鳍构成，源漏两极分别在其两端，三栅极紧贴其侧壁和顶部，用于辅助电流控制，这种鳍形结构增大了栅围绕沟道的面，加强了栅对沟道的控制，从而可以有效缓解平面器件中出现的短沟道效应，大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的栅长，也正由于该特性，FINFET无须高掺杂沟道，因此能够有效降低杂质离子散射效应，提高沟道载流子迁移率。GAAFET具有可以部分或全部围绕沟道区域延伸的栅极结构，以提供对两侧或更多侧上的沟道区域的访问。FDSOI是一种平面工艺技术，其先在衬底上面制作一个超薄的绝缘层，又称埋氧层，然后用一个非常薄的硅膜制作晶体管沟道，因为沟道非常薄，无需对沟道进行掺杂工序，耗尽层充满整个沟道区，即全耗尽型晶体管。从结构上看，FDSOI晶体管的静电特性优于传统体硅技术，埋氧层可以降低源极和漏极之间的寄生电容，还能有效地抑制电子从源极流向漏极，从而大幅降低导致性能下降的漏电流。此外，FDSOI还具有许多其他方面的独特优点，包括具有背面偏置能力，极好的晶体管匹配特性，可使用接近阈值的低电源电压，对辐射具有超低的敏感性，以及具有非常高的晶体管本征工作速度等，这些优点使得它能工作在毫米波频段的应用中。
如何提供一种更加高速高效、低功率的FET器件，并实现相对的低成本，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全包围栅器件及其制作方法，用于解决现有场效应晶体管器件的运算能力有待提高、功耗与制作成本有待进一步降低的问题。
为实现上述目的及其他相关目的，本发明提供一种全包围栅器件的制作方法，包括以下步骤：
提供一衬底，形成绝缘层于所述衬底上；
形成第一栅极层于所述绝缘层上；
形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽于所述第一栅极层中，所述X方向与所述Y方向均水平设置且相互垂直；
形成第一栅介质层于所述第一栅极层的上表面及所述沟槽的侧壁与底壁；
形成源极层于所述第一栅介质层上；
去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分；
形成第二栅介质层于所述源极层的显露表面，所述第二栅介质层与所述第一栅介质层相接以共同包裹所述源极层；
去除所述第一栅极层上表面的所述第一栅介质层；
形成第二栅极层于所述第一栅极层上，所述第二栅极层与所述第一栅极层相接并覆盖所述第二栅介质层以共同包裹所述第二栅介质层、所述第一栅介质层及所述源极层；
形成贯穿所述第二栅极层及所述第一栅极层的隔离槽以得到多个间隔设置的器件单元，所述器件单元包括所述源极层、中心轴沿Y方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层。
可选地，所述去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分的方法包括采用光刻和刻蚀图形化所述源极层，其中，图形化后的所述源极层位于所述沟槽所在区域的部分的顶面高于所述沟槽外的所述第一栅介质层的顶面。
可选地，所述形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽的步骤与所述图形化所述源极层的步骤使用同一块光罩。
可选地，所述去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分的方法包括减薄所述源极层直至所述源极层的顶面不高于所述沟槽外的所述第一栅介质层的顶面。
可选地，减薄所述源极层的方法包括化学机械研磨。
可选地，减薄后的所述源极层的顶面与所述沟槽外的所述第一栅介质层的顶面齐平，或者减薄后的所述源极层的顶面与所述沟槽外的所述第一栅极层的顶面齐平。
可选地，所述第一栅极层选用多晶硅栅极层或金属栅极层，所述第二栅极层的材质与所述第一栅极层的材质相同。
可选地，所述衬底的材质包括单晶硅，所述绝缘层的材质包括氧化硅，所述第一栅介质层与所述第二栅介质层的材质相同并包括氧化硅，所述源极层的材质包括硅。
可选地，所述第二栅介质层与所述第一栅介质层的厚度相同。
可选地，所述沟槽的底面与所述第一栅极层的底面间隔第一距离，所述第二栅极层的顶面与所述第二栅介质层的顶面间隔第二距离，所述第二距离与所述第一距离相同。
可选地，所述器件单元中，所述第二栅极层位于所述第二栅介质层上方的部分沿所述Y方向的长度小于所述源极层沿所述Y方向的长度。
可选地，还包括以下步骤：
形成隔离层于多个所述器件单元之间的间隙中及所述器件单元的顶面；
形成栅极引出部、源极引出部及漏极引出部，其中，所述栅极引出部与所述第二栅极层连接，所述器件单元中的所述源极层包括沿Y方向设置的第一端与第二端，所述源极引出部与所述第一端连接，所述漏极引出部与所述第二端连接。
本发明还提供一种全包围栅器件，包括自下而上依次堆叠的衬底、绝缘层及器件单元，所述器件单元包括源极层、中心轴沿所述源极层的延伸方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层，其中：所述全包围栅器件是采用如上任意一项所述的全包围栅器件的制作方法制作得到。
如上所述，本发明的全包围栅器件及其制作方法，具有以下有益效果：本发明的全包围栅器件的制作方法在衬底上形成绝缘层，并在绝缘层上形成多个间隔设置的器件单元，所述器件单元包括所述源极层、中心轴沿Y方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层，从而得到一种绝缘埋层上的栅极全包围源极的器件结构，可以提供更高速、高效的操作性能和更低的功耗，兼具FD-SOI和GAA的双重优势。且本发明的全包围栅器件可以基于成熟的单晶硅衬底制作，各步骤工艺简单，可以降低全包围栅器件的制作成本。
附图说明
图1显示为本发明的全包围栅器件的制作方法于实施例一中的工艺流程图。
图2及图3显示为本发明的全包围栅器件的制作方法于实施例一中形成绝缘层于所述衬底上的示意图。
图4及图5显示为本发明的全包围栅器件的制作方法于实施例一中形成第一栅极层于所述绝缘层上的示意图。
图6及图7显示为本发明的全包围栅器件的制作方法于实施例一中形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽于所述第一栅极层中的示意图。
图8及图9显示为本发明的全包围栅器件的制作方法于实施例一中形成第一栅介质层于所述第一栅极层的上表面及所述沟槽的侧壁与底壁的示意图。
图10及图11显示为本发明的全包围栅器件的制作方法于实施例一中形成源极层于所述第一栅介质层上的示意图。
图12及图13显示为本发明的全包围栅器件的制作方法于实施例一中图形化所述源极层的示意图。
图14及图15显示为本发明的全包围栅器件的制作方法于实施例一中形成第二栅介质层于所述源极层的显露表面的示意图。
图16及图17显示为本发明的全包围栅器件的制作方法于实施例一中去除所述第一栅极层上表面的所述第一栅介质层的示意图。
图18及图19显示为本发明的全包围栅器件的制作方法于实施例一中形成第二栅极层于第一栅极层上的示意图。
图20及图21显示为本发明的全包围栅器件的制作方法于实施例一中形成贯穿所述第二栅极层及所述第一栅极层的隔离槽以得到多个间隔设置的器件单元的示意图。
图22及图23显示为本发明的全包围栅器件的制作方法于实施例一中形成隔离层于多个所述器件单元之间的间隙中及所述器件单元的顶面的示意图。
图24及图25显示为本发明的全包围栅器件的制作方法于实施例一中形成栅极引出部、源极引出部及漏极引出部的示意图。
图26显示为本发明的全包围栅器件的制作方法的工艺流程图。
图27及图28显示为本发明的全包围栅器件的制作方法于实施例二中形成绝缘层于所述衬底上的示意图。
图29及图30显示为本发明的全包围栅器件的制作方法于实施例二中形成第一栅极层于所述绝缘层上的示意图。
图31及图32显示为本发明的全包围栅器件的制作方法于实施例二中形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽于所述第一栅极层中的示意图。
图33及图34显示为本发明的全包围栅器件的制作方法于实施例二中形成第一栅介质层于所述第一栅极层的上表面及所述沟槽的侧壁与底壁的示意图。
图35及图36显示为本发明的全包围栅器件的制作方法于实施例二中形成源极层于所述第一栅介质层上的示意图。
图37及图38显示为本发明的全包围栅器件的制作方法于实施例二中减薄所述源极层的示意图。
图39及图40显示为本发明的全包围栅器件的制作方法于实施例二中形成第二栅介质层于所述源极层的显露表面的示意图。
图41及图42显示为本发明的全包围栅器件的制作方法于实施例二中去除所述第一栅极层上表面的所述第一栅介质层的示意图。
图43及图44显示为本发明的全包围栅器件的制作方法于实施例二中形成第二栅极层于第一栅极层上的示意图。
图45及图46显示为本发明的全包围栅器件的制作方法于实施例二中形成贯穿所述第二栅极层及所述第一栅极层的隔离槽以得到多个间隔设置的器件单元的示意图。
图47及图48显示为本发明的全包围栅器件的制作方法于实施例二中形成隔离层于多个所述器件单元之间的间隙中及所述器件单元的顶面的示意图。
图49及图50显示为本发明的全包围栅器件的制作方法于实施例二中形成栅极引出部、源极引出部及漏极引出部的示意图。
元件标号说明：S1~S10 步骤，1 衬底，2 绝缘层，3 第一栅极层，4 沟槽，5 第一栅介质层，6 源极层，7 第二栅介质层，8 第二栅极层，9 隔离槽，10 隔离层，11 栅极引出部，12 源极引出部，13 漏极引出部。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图50。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种全包围栅器件的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一衬底，形成绝缘层于所述衬底上；
S2：形成第一栅极层于所述绝缘层上；
S3：形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽于所述第一栅极层中，所述X方向与所述Y方向均水平设置且相互垂直；
S4：形成第一栅介质层于所述第一栅极层的上表面及所述沟槽的侧壁与底壁；
S5：形成源极层于所述第一栅介质层上；
S6：图形化所述源极层以去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分，所述源极层位于所述沟槽所在区域的部分的顶面高于所述沟槽外的所述第一栅介质层的顶面；
S7：形成第二栅介质层于所述源极层的显露表面，所述第二栅介质层与所述第一栅介质层相接以共同包裹所述源极层；
S8：去除所述第一栅极层上表面的所述第一栅介质层；
S9：形成第二栅极层于第一栅极层上，所述第二栅极层与所述第一栅极层相接并覆盖所述第二栅介质层以共同包裹所述第二栅介质层、所述第一栅介质层及所述源极层；
S10：形成贯穿所述第二栅极层及所述第一栅极层的隔离槽以得到多个间隔设置的器件单元，所述器件单元包括所述源极层、中心轴沿Y方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层。
首先请参阅图2及图3，执行所述步骤S1：提供一衬底1，形成绝缘层2于所述衬底1上，其中，图2为所得结构沿X-Z平面的截面图，图3为所得结构沿Y-Z平面的截面图，X方向与Y方向均水平设置且相互垂直，Z方向垂直于X方向及Y方向。
作为示例，所述衬底1的材质包括单晶硅，所述绝缘层2的材质包括氧化硅。
作为示例，通过热氧化、化学气相沉积或其它合适的方法形成所述绝缘层2于所述衬底1上，所述绝缘层的厚度可以根据实际需要进行选择，例如厚度范围是1 nm-1 μm。
再请参阅图4及图5，执行所述步骤S2：形成第一栅极层3于所述绝缘层2上，其中，图4为所得结构沿X-Z平面的截面图，图5为所得结构沿Y-Z平面的截面图。
作为示例，所述第一栅极层3可选用多晶硅栅极层或金属栅极层，所述第一栅极层3的厚度可以根据实际需要进行选择，例如厚度范围是5 nm-5 μm。
作为示例，若所述第一栅极层3选用多晶硅栅极层，可用化学气相沉积法制作，若所述第一栅极层3选用金属栅极层，可用溅镀工艺制作。
再请参阅图6及图7，执行所述步骤S3：形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽4于所述第一栅极层3中，其中，图6为所得结构沿X-Z平面的截面图，图7为所得结构沿Y-Z平面的截面图。
作为示例，采用光刻和刻蚀工艺形成所述沟槽4，所述沟槽4自所述第一栅极层3的顶面开口并往下延伸，但未贯穿所述第一栅极层3。所述沟槽4的深度可以根据实际需要进行选择，例如占据所述第一栅极层3厚度的1/5到2/1。
作为示例，所述沟槽4沿Y方向的长度大于沿X方向的长度，且所述沟槽4的截面形状大致呈矩形。
作为示例，所述沟槽4沿X方向的长度范围可以是3 nm-3 μm，所述沟槽4沿Y方向的长度范围可以是10 nm-10 μm，甚至更长。
再请参阅图8及图9，执行所述步骤S4：形成第一栅介质层5于所述第一栅极层3的上表面及所述沟槽4的侧壁与底壁，其中，图8为所得结构沿X-Z平面的截面图，图9为所得结构沿Y-Z平面的截面图。
作为示例，所述第一栅介质层5的材质包括氧化硅，可采用热氧化、化学气相沉积或其它合适的工艺制作。所述第一栅介质层5的厚度可以根据实际需要进行选择，例如厚度范围是5 nm-5 μm。
再请参阅图10及图11，执行所述步骤S5：形成源极层6于所述第一栅介质层5上，其中，图10为所得结构沿X-Z平面的截面图，图11为所得结构沿Y-Z平面的截面图。
作为示例，在所述第一栅介质层5上利用硅沉积工艺和外延工艺生长一层硅源极层，所述源极层6的厚度可以根据实际需要进行选择，例如厚度范围是2 nm-2 μm。
再请参阅图12及图13，执行所述步骤S6：图形化所述源极层6以去除所述源极层6位于所述沟槽4所在区域以外的部分，并保留所述源极层6位于所述沟槽4所在区域的部分，所述源极层6位于所述沟槽4所在区域的部分的顶面高于所述沟槽4外的所述第一栅介质层5的顶面，其中，图12为所得结构沿X-Z平面的截面图，图13为所得结构沿Y-Z平面的截面图。
作为示例，图形化所述源极层6的方法包括光刻与刻蚀，本实施例中，沿着用于有源区占位的所述沟槽4的边界，定义出实际可用的源极层。
作为示例，本步骤图形化所述源极层6与前述步骤S3形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽4使用同一块光罩，不仅可以使得可用的源极层6与所述沟槽4的位置相对应，还有利于降低成本。
再请参阅图14及图15，执行所述步骤S7：形成第二栅介质层7于所述源极层6的显露表面，所述第二栅介质层7与所述第一栅介质层5相接以共同包裹所述源极层6；其中，图14为所得结构沿X-Z平面的截面图，图15为所得结构沿Y-Z平面的截面图。
作为示例，所述第二栅介质层7与所述第一栅介质层5的材质相同，且所述第二栅介质层7与所述第一栅介质层5的厚度相同。
作为示例，对于硅源极层，可通过热氧化工艺或其它合适的工艺形成氧化硅材质的所述第二栅介质层7。
再请参阅图16及图17，执行所述步骤S8：去除所述第一栅极层3上表面的所述第一栅介质层5；其中，图16为所得结构沿X-Z平面的截面图，图17为所得结构沿Y-Z平面的截面图。
作为示例，采用光刻和刻蚀工艺把仅存于所述第一栅极层3表面的栅介质层去除，留下包裹住所述源极层6的栅介质层。
再请参阅图18及图19，执行所述步骤S9：形成第二栅极层8于所述第一栅极层3上，所述第二栅极层8与所述第一栅极层3相接并覆盖所述第二栅介质层7以共同包裹所述第二栅介质层7、所述第一栅介质层5及所述源极层6；其中，图18为所得结构沿X-Z平面的截面图，图19为所得结构沿Y-Z平面的截面图。
作为示例，所述第二栅极层8的材质与所述第一栅极层3的材质相同，采用与形成所述第一栅极层3相同的方法形成所述第二栅极层8。
作为示例，所述沟槽4的底面与所述第一栅极层3的底面间隔第一距离，所述第二栅极层8的顶面与所述第二栅介质层7的顶面间隔第二距离，所述第二距离与所述第一距离相同。
再请参阅图20及图21，执行所述步骤S10：形成贯穿所述第二栅极层8及所述第一栅极层3的隔离槽9以得到多个间隔设置的器件单元，所述器件单元包括所述源极层6、中心轴沿Y方向环设于所述源极层6外壁的栅介质层及环设于所述栅介质层外壁的栅极层。其中，图20为所得结构沿X-Z平面的截面图，图21为所得结构沿Y-Z平面的截面图。
具体的，环设于所述源极层6外壁的栅介质层由所述第一栅介质层5及所述第二栅介质层7共同组成，环设于所述栅介质层外壁的栅极层由所述第一栅极层3及所述第二栅极层8共同组成。
作为示例，采用光刻和刻蚀工艺形成所述隔离槽，使得各个器件单元之间相互隔离。
作为示例，所述器件单元中，所述第二栅极层8位于所述第二栅介质层7上方的部分沿所述Y方向的长度小于所述源极层6沿所述Y方向的长度以分别在所述源极层6的两端提供晶体管的源极引出区域与漏极引出区域，器件沟道区域位于所述源极引出区域与所述漏极引出区域之间，所述第二栅极层8位于所述第二栅介质层7上方的部分沿所述Y方向的长度为沟道长度。
作为示例，请参阅图22及图23，继续执行以下步骤：形成隔离层10于多个所述器件单元之间的间隙中及所述器件单元的顶面；其中，图22为所得结构沿X-Z平面的截面图，图23为所得结构沿Y-Z平面的截面图。
作为示例，所述隔离层10的材质包括氧化硅。
作为示例，请参阅图24及图25，继续执行以下步骤：形成栅极引出部11、源极引出部12及漏极引出部13其中，所述栅极引出部11与所述第二栅极层8连接，所述器件单元中的所述源极层6包括沿Y方向设置的第一端与第二端，所述源极引出部12与所述第一端连接，所述漏极引出部13与所述第二端连接。其中，图24为所得结构沿X-Z平面的截面图，图25为所得结构沿Y-Z平面的截面图。
作为示例，所述源极引出部12与所述漏极引出部13的位置可以互换。
作为示例，通过光刻和刻蚀工艺在所述隔离层10的相应位置形成接触孔，并采用金属填充工艺以形成所述栅极引出部11、所述源极引出部12及所述漏极引出部13。
至此，制作得到一种全包围栅器件，该器件包括自下而上依次堆叠的衬底1、绝缘层2及器件单元，所述器件单元包括源极层6、中心轴沿所述源极层的延伸方向环设于所述源极层外壁的栅介质层（由所述第一栅介质层5及所述第二栅介质层7共同组成）及环设于所述栅介质层外壁的栅极层（由所述第一栅极层3及所述第二栅极层8共同组成），其中，所述源极层6位于所述沟槽所在区域的部分的顶面高于所述沟槽外的所述第一栅介质层的顶面。
实施例二
本实施例与实施例一采用基本相同的技术方案，不同之处在于，去除所述源极层位于所述沟槽所在区域以外的部分的方法不同，被保留的位于所述沟槽所在区域的所述源极层的顶面与所述沟槽外的所述第一栅介质层的顶面的相对位置不同。
请参阅图26，显示为本实施例的全包围栅器件的制作方法的工艺流程图，包括以下步骤：
S1：提供一衬底，形成绝缘层于所述衬底上；
S2：形成第一栅极层于所述绝缘层上；
S3：形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽于所述第一栅极层中，所述X方向与所述Y方向均水平设置且相互垂直；
S4：形成第一栅介质层于所述第一栅极层的上表面及所述沟槽的侧壁与底壁；
S5：形成源极层于所述第一栅介质层上；
S6：减薄所述源极层直至所述源极层的顶面不高于所述沟槽外的所述第一栅介质层的顶面；
S7：形成第二栅介质层于所述源极层的显露表面，所述第二栅介质层与所述第一栅介质层相接以共同包裹所述源极层；
S8：去除所述第一栅极层上表面的所述第一栅介质层；
S9：形成第二栅极层于第一栅极层上，所述第二栅极层与所述第一栅极层相接并覆盖所述第二栅介质层以共同包裹所述第二栅介质层、所述第一栅介质层及所述源极层；
S10：形成贯穿所述第二栅极层及所述第一栅极层的隔离槽以得到多个间隔设置的器件单元，所述器件单元包括所述源极层、中心轴沿Y方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层。
首先请参阅图27及图28，执行所述步骤S1：提供一衬底1，形成绝缘层2于所述衬底1上，其中，图27为所得结构沿X-Z平面的截面图，图28为所得结构沿Y-Z平面的截面图，X方向与Y方向均水平设置且相互垂直，Z方向垂直于X方向及Y方向。
作为示例，所述衬底1的材质包括单晶硅，所述绝缘层2的材质包括氧化硅。
作为示例，通过热氧化、化学气相沉积或其它合适的方法形成所述绝缘层2于所述衬底1上，所述绝缘层的厚度可以根据实际需要进行选择，例如厚度范围是1 nm-1 μm。
再请参阅图29及图30，执行所述步骤S2：形成第一栅极层3于所述绝缘层2上，其中，图29为所得结构沿X-Z平面的截面图，图30为所得结构沿Y-Z平面的截面图。
作为示例，所述第一栅极层3可选用多晶硅栅极层或金属栅极层，所述第一栅极层3的厚度可以根据实际需要进行选择，例如厚度范围是5 nm-5 μm。
作为示例，若所述第一栅极层3选用多晶硅栅极层，可用化学气相沉积法制作，若所述第一栅极层3选用金属栅极层，可用溅镀工艺制作。
再请参阅图31及图32，执行所述步骤S3：形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽4于所述第一栅极层3中，其中，图31为所得结构沿X-Z平面的截面图，图32为所得结构沿Y-Z平面的截面图。
作为示例，采用光刻和刻蚀工艺形成所述沟槽4，所述沟槽4自所述第一栅极层3的顶面开口并往下延伸，但未贯穿所述第一栅极层3。所述沟槽4的深度可以根据实际需要进行选择，例如占据所述第一栅极层3厚度的1/5到2/1。
作为示例，所述沟槽4沿Y方向的长度大于沿X方向的长度，且所述沟槽4的截面形状大致呈矩形。
作为示例，所述沟槽4沿X方向的长度范围可以是3 nm-3 μm，所述沟槽4沿Y方向的长度范围可以是10 nm-10 μm，甚至更长。
再请参阅图33及图34，执行所述步骤S4：形成第一栅介质层5于所述第一栅极层3的上表面及所述沟槽4的侧壁与底壁，其中，图33为所得结构沿X-Z平面的截面图，图34为所得结构沿Y-Z平面的截面图。
作为示例，所述第一栅介质层5的材质包括氧化硅，可采用热氧化、化学气相沉积或其它合适的工艺制作。所述第一栅介质层5的厚度可以根据实际需要进行选择，例如厚度范围是5 nm-5 μm。
再请参阅图35及图36，执行所述步骤S5：形成源极层6于所述第一栅介质层5上，其中，图35为所得结构沿X-Z平面的截面图，图36为所得结构沿Y-Z平面的截面图。
作为示例，在所述第一栅介质层5上利用硅沉积工艺和外延工艺生长一层硅源极层，所述源极层6的厚度可以根据实际需要进行选择，例如厚度范围是2 nm-2 μm。
再请参阅图37及图38，执行所述步骤S6：减薄所述源极层6直至所述源极层6的顶面不高于所述沟槽4外的所述第一栅介质层5的顶面，其中，图37为所得结构沿X-Z平面的截面图，图38为所得结构沿Y-Z平面的截面图。
作为示例，减薄后的所述源极层6的顶面与所述沟槽4外的所述第一栅介质层5的顶面齐平，或者减薄后的所述源极层6的顶面与所述沟槽4外的所述第一栅极层3的顶面齐平。
作为示例，减薄所述源极层6的方法包括化学机械研磨，其中，可利用所述第一栅介质层5作为化学机械研磨的停止层。
再请参阅图39及图40，执行所述步骤S7：形成第二栅介质层7于所述源极层6的显露表面，所述第二栅介质层7与所述第一栅介质层5相接以共同包裹所述源极层6；其中，图39为所得结构沿X-Z平面的截面图，图40为所得结构沿Y-Z平面的截面图。
作为示例，所述第二栅介质层7与所述第一栅介质层5的材质相同，且所述第二栅介质层7与所述第一栅介质层5的厚度相同。
作为示例，对于硅源极层，可通过热氧化工艺或其它合适的工艺形成氧化硅材质的所述第二栅介质层7。
再请参阅图41及图42，执行所述步骤S8：去除所述第一栅极层3上表面的所述第一栅介质层5；其中，图41为所得结构沿X-Z平面的截面图，图42为所得结构沿Y-Z平面的截面图。
作为示例，采用光刻和刻蚀工艺把仅存于所述第一栅极层3表面的栅介质层去除，留下包裹住所述源极层6的栅介质层。
再请参阅图43及图44，执行所述步骤S9：形成第二栅极层8于所述第一栅极层3上，所述第二栅极层8与所述第一栅极层3相接并覆盖所述第二栅介质层7以共同包裹所述第二栅介质层7、所述第一栅介质层5及所述源极层6；其中，图43为所得结构沿X-Z平面的截面图，图44为所得结构沿Y-Z平面的截面图。
作为示例，所述第二栅极层8的材质与所述第一栅极层3的材质相同，采用与形成所述第一栅极层3相同的方法形成所述第二栅极层8。
作为示例，所述沟槽4的底面与所述第一栅极层3的底面间隔第一距离，所述第二栅极层8的顶面与所述第二栅介质层7的顶面间隔第二距离，所述第二距离与所述第一距离相同。
再请参阅图45及图46，执行所述步骤S10：形成贯穿所述第二栅极层8及所述第一栅极层3的隔离槽9以得到多个间隔设置的器件单元，所述器件单元包括所述源极层6、中心轴沿Y方向环设于所述源极层6外壁的栅介质层及环设于所述栅介质层外壁的栅极层。其中，图45为所得结构沿X-Z平面的截面图，图46为所得结构沿Y-Z平面的截面图。
具体的，环设于所述源极层6外壁的栅介质层由所述第一栅介质层5及所述第二栅介质层7共同组成，环设于所述栅介质层外壁的栅极层由所述第一栅极层3及所述第二栅极层8共同组成。
作为示例，采用光刻和刻蚀工艺形成所述隔离槽9，使得各个器件单元之间相互隔离。
作为示例，所述器件单元中，所述第二栅极层8位于所述第二栅介质层7上方的部分沿所述Y方向的长度小于所述源极层6沿所述Y方向的长度以分别在所述源极层6的两端提供晶体管的源极引出区域与漏极引出区域，器件沟道区域位于所述源极引出区域与所述漏极引出区域之间，所述第二栅极层8位于所述第二栅介质层7上方的部分沿所述Y方向的长度为沟道长度。
作为示例，请参阅图47及图48，继续执行以下步骤：形成隔离层10于多个所述器件单元之间的间隙中及所述器件单元的顶面；其中，图47为所得结构沿X-Z平面的截面图，图48为所得结构沿Y-Z平面的截面图。
作为示例，所述隔离层10的材质包括氧化硅。
作为示例，请参阅图49及图50，继续执行以下步骤：形成栅极引出部11、源极引出部12及漏极引出部13其中，所述栅极引出部11与所述第二栅极层8连接，所述器件单元中的所述源极层6包括沿Y方向设置的第一端与第二端，所述源极引出部12与所述第一端连接，所述漏极引出部13与所述第二端连接。其中，图49为所得结构沿X-Z平面的截面图，图50为所得结构沿Y-Z平面的截面图。
作为示例，所述源极引出部12与所述漏极引出部13的位置可以互换。
作为示例，通过光刻和刻蚀工艺在所述隔离层10的相应位置形成接触孔，并采用金属填充工艺以形成所述栅极引出部11、所述源极引出部12及所述漏极引出部13。
至此，制作得到一种全包围栅器件，该器件包括自下而上依次堆叠的衬底1、绝缘层2及器件单元，所述器件单元包括源极层6、中心轴沿所述源极层的延伸方向环设于所述源极层外壁的栅介质层（由所述第一栅介质层5及所述第二栅介质层7共同组成）及环设于所述栅介质层外壁的栅极层（由所述第一栅极层3及所述第二栅极层8共同组成）。
综上所述，本发明的全包围栅器件的制作方法在衬底上形成绝缘层，并在绝缘层上形成多个间隔设置的器件单元，所述器件单元包括所述源极层、中心轴沿Y方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层，从而得到一种绝缘埋层上的栅极全包围源极的器件结构，可以提供更高速、高效的操作性能和更低的功耗，兼具FD-SOI和GAA的双重优势。本发明的全包围栅器件可以基于成熟的单晶硅衬底制作，各步骤工艺简单，可以降低全包围栅器件的制作成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种全包围栅器件的制作方法，其特征在于，包括以下步骤：
提供一衬底，形成绝缘层于所述衬底上；
形成第一栅极层于所述绝缘层上；
形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽于所述第一栅极层中，所述X方向与所述Y方向均水平设置且相互垂直；
形成第一栅介质层于所述第一栅极层的上表面及所述沟槽的侧壁与底壁；
形成源极层于所述第一栅介质层上；
去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分；
形成第二栅介质层于所述源极层的显露表面，所述第二栅介质层与所述第一栅介质层相接以共同包裹所述源极层；
去除所述第一栅极层上表面的所述第一栅介质层；
形成第二栅极层于所述第一栅极层上，所述第二栅极层与所述第一栅极层相接并覆盖所述第二栅介质层以共同包裹所述第二栅介质层、所述第一栅介质层及所述源极层；
形成贯穿所述第二栅极层及所述第一栅极层的隔离槽以得到多个间隔设置的器件单元，所述器件单元包括所述源极层、中心轴沿Y方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层。
2.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分的方法包括采用光刻和刻蚀图形化所述源极层，其中，图形化后的所述源极层位于所述沟槽所在区域的部分的顶面高于所述沟槽外的所述第一栅介质层的顶面。
3.据权利要求2所述的全包围栅器件的制作方法，其特征在于：所述形成多个沿X方向依次间隔排布且沿Y方向延伸的沟槽的步骤与所述图形化所述源极层的步骤使用同一块光罩。
4.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述去除所述源极层位于所述沟槽所在区域以外的部分，并保留所述源极层位于所述沟槽所在区域的部分的方法包括减薄所述源极层直至所述源极层的顶面不高于所述沟槽外的所述第一栅介质层的顶面。
5.根据权利要求4所述的全包围栅器件的制作方法，其特征在于：减薄所述源极层的方法包括化学机械研磨。
6.根据权利要求4所述的全包围栅器件的制作方法，其特征在于：减薄后的所述源极层的顶面与所述沟槽外的所述第一栅介质层的顶面齐平，或者减薄后的所述源极层的顶面与所述沟槽外的所述第一栅极层的顶面齐平。
7.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述第一栅极层选用多晶硅栅极层或金属栅极层，所述第二栅极层的材质与所述第一栅极层的材质相同。
8.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述衬底的材质包括单晶硅，所述绝缘层的材质包括氧化硅，所述第一栅介质层与所述第二栅介质层的材质相同并包括氧化硅，所述源极层的材质包括硅。
9.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述第二栅介质层与所述第一栅介质层的厚度相同。
10.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述沟槽的底面与所述第一栅极层的底面间隔第一距离，所述第二栅极层的顶面与所述第二栅介质层的顶面间隔第二距离，所述第二距离与所述第一距离相同。
11.根据权利要求1所述的全包围栅器件的制作方法，其特征在于：所述器件单元中，所述第二栅极层位于所述第二栅介质层上方的部分沿所述Y方向的长度小于所述源极层沿所述Y方向的长度。
12.根据权利要求1所述的全包围栅器件的制作方法，其特征在于，还包括以下步骤：
形成隔离层于多个所述器件单元之间的间隙中及所述器件单元的顶面；
形成栅极引出部、源极引出部及漏极引出部，其中，所述栅极引出部与所述第二栅极层连接，所述器件单元中的所述源极层包括沿Y方向设置的第一端与第二端，所述源极引出部与所述第一端连接，所述漏极引出部与所述第二端连接。
13.一种全包围栅器件，包括自下而上依次堆叠的衬底、绝缘层及器件单元，所述器件单元包括源极层、中心轴沿所述源极层的延伸方向环设于所述源极层外壁的栅介质层及环设于所述栅介质层外壁的栅极层，其特征在于：所述全包围栅器件是采用如权利要求1-12任意一项所述的全包围栅器件的制作方法制作得到。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| CP01 | Change in the name or title of a patent holder |
Address after: 510700 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong Patentee after: Yuexin Semiconductor Technology Co.,Ltd. Address before: 510700 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd. |
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