CN114388665A - 氮化物半导体发光元件 - Google Patents

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Abstract

提供一种氮化物半导体发光元件，其能够提高发光输出，并且能够抑制发光输出的经时性下降。一种输出紫外光的发光元件(1)，具备：活性层(40)，其包含产生紫外光的量子阱结构；含位错抑制结构层(52)，其形成在活性层(40)上，包含使来自活性层(40)的位错(D)停止或弯曲的位错抑制结构(520)；以及p型接触层(54)，其形成在含位错抑制结构层(52)上，具有10nm以上30nm以下的厚度。

Description

氮化物半导体发光元件
技术领域
本发明涉及氮化物半导体发光元件。
背景技术
近年来，已提供输出紫外光的发光二极管、激光二极管等氮化物半导体发光元件，并在推进提高了发光输出的氮化物半导体发光元件的开发(参照专利文献1。)。
专利文献1所述的氮化物半导体发光元件具备：基板；缓冲层，其形成在基板上；n型包覆层，其形成在缓冲层上；活性层，其形成在n型包覆层上，包含多量子阱层；多重半导体层，其形成在活性层上；p侧电极，其形成在多重半导体层上；以及n侧电极，其形成在n型包覆层的一部分区域上。多重半导体层包含：电子阻挡层；p型包覆层，其形成在电子阻挡层上；以及p型接触层，其形成在p型包覆层上。
在该氮化物半导体发光元件中，p型接触层的厚度例如薄至10nm，由此，能够提高发光输出。
现有技术文献
专利文献
专利文献1：特开2019-121654号公报
发明内容
发明要解决的问题
但是，在上述现有的氮化物半导体发光元件中，存在来自活性层的位错(位错线)会到达p型接触层(尤其是p型接触层的表面)的问题。当发生了这样的从p型接触层至活性层的位错时，会在该位错部分发生电流集中，p侧电极的金属元素会经由该位错部分进入活性层。由此，氮化物半导体发光元件的发光输出容易伴随着通电时间而经时性地下降。
因此，本发明的目的在于，提供一种氮化物半导体发光元件，其能够提高发光输出，并且能够抑制发光输出的经时性下降。
用于解决问题的方案
为了达到上述目的，本发明提供一种氮化物半导体发光元件，其是输出紫外光的氮化物半导体发光元件，其特征在于，具备：活性层，其包含产生上述紫外光的量子阱结构；含位错抑制结构层，其形成在上述活性层上，包含使来自上述活性层的位错停止或弯曲的位错抑制结构；以及p型接触层，其形成在上述含位错抑制结构层上，具有10nm以上30nm以下的厚度。此外，此处所说的“上”是表示一个对象物与另一个对象物的相对位置关系的概念，不仅包含该一个对象物以中间不隔着第三对象物的方式直接配置在该另一个对象物之上的状态，还包含该一个对象物以中间隔着第三对象物的方式配置在该另一个对象物之上的状态。
发明效果
根据本发明，能够提供一种氮化物半导体发光元件，其能够提高发光输出，并且能够抑制发光输出的经时性下降。
附图说明
图1是概略地示出本发明的一实施方式的发光元件的构成的一个例子的截面图。
图2是示出含位错抑制结构层周围的截面图。
图3是含位错抑制结构层的表面的AFM图像。
图4是示出位错抑制部周围的图，(a)是截面图，(b)是俯视图。
图5是位错发生状态下的从与层叠方向正交的方向观看的位错抑制部周围的TEM图像。
图6的(a)是示出层叠方向上的Si浓度的浓度分布的坐标图，(b)是示出层叠方向上的Mg浓度的浓度分布的坐标图。
图7是示出发光元件的制造工序的流程图。
图8是示出实施例和各比较例中的初始发光输出和通电后残存发光输出的表。
附图标记说明
1：发光元件，40：活性层，52：含位错抑制结构层，54：p型接触层，520：位错抑制结构，521：位错抑制部，D：位错，L1：层叠方向上的高度，L2：与层叠方向正交的方向上的宽度，L3：位错抑制部与活性层的分开距离。
具体实施方式
(实施方式)
参照附图来说明本发明的实施方式。此外，以下说明的实施方式是作为实施本发明方面的优选的具体例子来示出的，虽然也有具体地例示了在技术上优选的各种技术事项的部分，但本发明的技术范围不限于该具体的方案。另外，各附图中的各构成要素的尺寸比并非一定与实际的氮化物半导体发光元件的尺寸比一致。此外，以下对本发明进行说明时，将氮化物半导体发光元件的各层的层叠方向简称为“层叠方向”，将氮化物半导体发光元件简称为“发光元件”。另外，在以下的说明中，“上”表示一个对象物与另一个对象物的相对位置关系，不仅包含该一个对象物以中间不隔着第三对象物的方式直接配置在该另一个对象物之上的状态，还包含该一个对象物以中间隔着第三对象物的方式配置在该另一个对象物之上的状态。
图1是概略地示出本发明的一实施方式的发光元件1的构成的一个例子的截面图。发光元件1例如包含激光二极管、发光二极管(Light Emitting Diode：LED)。在本实施方式中，作为发光元件1，将输出中心波长为200nm以上365nm以下的紫外光(所谓的深紫外光)的发光二极管(LED)举为例子进行说明。
如图1所示，发光元件1构成为具有：基板10；缓冲层20，其形成在基板10上；n型包覆层30，其形成在缓冲层20上；活性层40，其形成在n型包覆层30上，包含产生紫外光的多量子阱结构；多重半导体层50，其形成在活性层40上；p侧电极60，其形成在多重半导体层50上；以及n侧电极70，其形成在n型包覆层30的一部分区域上。
构成发光元件1的半导体例如能够使用由AlxGa1-xN(0≤x≤1)表示的二元系或三元系的III族氮化物半导体。此外，也可以用磷(P)、砷(As)、锑(Sb)、铋(Bi)等来取代氮(N)的一部分。
基板10是包含蓝宝石(Al2O3)单晶的蓝宝石基板。此外，基板10除了蓝宝石基板以外，例如也可以使用氮化铝(AlN)基板、氮化铝镓(AlGaN)基板。
缓冲层20由氮化铝形成。另外，在基板10为AlN基板或AlGaN基板的情况下，缓冲层20可以不必一定设置。
n型包覆层30是由n型的AlGaN(以下，也简称“n型AlGaN”)形成的层，能够使用掺杂有作为n型杂质的硅(Si)的AlpGa1-pN(0＜p≤1)层。在本实施方式中，n型包覆层30的掺杂剂浓度(Si浓度)为0.5×1019[atoms/cm3]以上2.5×1019[atoms/cm3]以下。另外，形成n型包覆层30的AlGaN的Al组分比为50％以上60％以下(0.5≤p≤0.6)并且比阱层42的Al组分比(r)大(p＞r)。此外，形成n型包覆层30的AlGaN的Al组分比优选在比阱层42的Al组分比大的范围内是尽可能小的值。另外，作为向n型包覆层30掺杂的n型杂质，也可以使用锗(Ge)、硒(Se)、碲(Te)等来代替硅。另外，n型包覆层30的结构可以是单层结构，也可以是多层结构。
活性层40是包含以使势垒层41位于n型包覆层30侧且阱层42位于多重半导体层50侧的方式将3个势垒层41与3个阱层42交替地层叠而成的多量子阱结构(量子阱结构)的层。活性层40在多量子阱结构内使电子和空穴结合而产生规定波长的光。在本实施方式中，活性层40为了输出波长为365nm以下的深紫外光而构成为带隙在3.4eV以上，由于该多量子阱结构，而产生中心波长为200nm以上365nm以下的紫外光。此外，势垒层41和阱层42的数量不限于各3个，也可以分别设置2个，还可以分别设置4个以上。另外，也可以是分别设置有1个势垒层41和1个阱层42的单量子阱结构的构成。
各势垒层41能够使用无掺杂的AlqGa1-qN(0＜q≤1)层。在本实施方式中，形成各势垒层41的AlGaN的Al组分比为50％以上(q≥0.5)。并优选为60％以上90％以下(0.6≤q≤0.9)。另外，各势垒层41具有2nm以上50nm以下的厚度。并优选具有5nm以上20nm以下的厚度。此外，各势垒层41也可以是包含n型杂质或p型杂质的层。
各阱层42能够使用无掺杂的AlrGa1-rN(0≤r＜1)层。在本实施方式中，形成各阱层42的AlGaN的Al组分比为30％以上40％以下(0.3≤r≤0.4)。另外，各阱层42具有2nm以上3.5nm以下的厚度。此外，在如本实施方式这样采用多量子阱结构作为活性层40的量子阱结构的情况下，与多重半导体层50接触的阱层42以外的各阱层42和各势垒层41也可以包含n型杂质。
多重半导体层50具备：电子阻挡层51，其形成在活性层40上；含位错抑制结构层52，其形成在电子阻挡层51上，包含使来自活性层40的位错D(位错线)(参照图5)弯曲的位错抑制结构520；p型包覆层53，其形成在含位错抑制结构层52上；以及p型接触层54，其形成在p型包覆层53上。即，在本实施方式的发光元件1中，含位错抑制结构层52隔着电子阻挡层51形成在活性层40上，p型接触层54隔着p型包覆层53形成在含位错抑制结构层52上。此外，此处所说的位错D是贯通在发光元件1形成的多个层的贯通位错。另外，含位错抑制结构层52将后述。
电子阻挡层51包括：活性层40侧的第1电子阻挡层51a；以及含位错抑制结构层52侧的第2电子阻挡层51b。电子阻挡层51担负着抑制电子溢出并向p型包覆层53侧侵入的作用。
第1电子阻挡层51a是由p型的AlGaN(以下，也简称为“p型AlGaN”)形成的层，能够使用掺杂有作为p型杂质的镁(Mg)的AlsGa1-sN(0＜s≤1)层。在本实施方式中，第1电子阻挡层51a的掺杂剂浓度(Mg浓度)为5×1019[atoms/cm3]以下。另外，第1电子阻挡层51a具有30nm以下的厚度。并优选具有0.5nm以上5nm以下的厚度。更优选具有1.5nm以上2.5nm以下的厚度。此外，形成第1电子阻挡层51a的AlGaN的Al组分比优选为80％以上(s≥0.8)。
第2电子阻挡层51b是由p型的AlGaN形成的层，能够使用掺杂有作为p型杂质的镁的AltGa1-tN(0＜t＜1)层。在本实施方式中，第2电子阻挡层51b的掺杂剂浓度(Mg浓度)为1×1018[atoms/cm3]以上1×1020[atoms/cm3]以下。另外，形成第2电子阻挡层51b的AlGaN的Al组分比为45％以上90％以下(0.45≤t≤0.9)并且比第1电子阻挡层51a的Al组分比小而比p型包覆层53的Al组分比大(v＜t＜s，u＜t＜s)。另外，第2电子阻挡层51b具有5nm以上100nm以下的厚度。此外，优选第2电子阻挡层51b的厚度比p型接触层54薄。另外，第1电子阻挡层51a和第2电子阻挡层51b并非一定限于p型的半导体层，也可以是无掺杂的半导体层。
p型包覆层53包括：含位错抑制结构层52侧的第1p型包覆层53a；以及p型接触层54侧的第2p型包覆层53b。
第1p型包覆层53a是由p型AlGaN或p型GaN形成的层，能够使用掺杂有作为p型杂质的镁的AluGa1-uN(0≤u≤1)层。在本实施方式中，第1p型包覆层53a的掺杂剂浓度(Mg浓度)为1×1018[atoms/cm3]以上1×1020[atoms/cm3]以下。另外，形成第1p型包覆层53a的AlGaN的Al组分比为55％以上65％以下(0.55≤u≤0.65)。另外，第1p型包覆层53a具有10nm以上100nm以下的厚度。并优选具有55nm以上85nm以下的厚度。
第2p型包覆层53b是由p型AlGaN或p型GaN形成的层，能够使用掺杂有作为p型杂质的镁的AlvGa1-vN(0≤v≤1)层。在本实施方式中，第2p型包覆层53b的掺杂剂浓度(Mg浓度)为1×1018[atoms/cm3]以上1×1020[atoms/cm3]以下。另外，形成第2p型包覆层53b的AlGaN的Al组分比是在厚度方向上从第1p型包覆层53a侧朝向p型接触层54侧逐渐从60％减少至0％的组分倾斜。另外，第2p型包覆层53b具有2nm以上8nm以下的厚度。通过这样设置组分倾斜，能够抑制由p型包覆层53与p型接触层54的Al组分比之差导致的位错D的发生。
p型接触层54是由p型AlGaN或p型GaN形成的层，能够使用掺杂有作为p型杂质的镁的AlwGa1-wN(0≤w≤1)层。在本实施方式中，p型接触层54的掺杂剂浓度(Mg浓度)为5×1018[atoms/cm3]以上5×1020[atoms/cm3]以下。另外，形成p型接触层54的AlGaN的Al组分比为10％以下(0≤w≤0.1)。并优选为0％(w＝0)。另外，p型接触层54具有10nm以上30nm以下的厚度。并优选具有15nm以上25nm以下的厚度。
此外，作为向电子阻挡层51、p型包覆层53和p型接触层54掺杂的p型杂质，也可以使用锌(Zn)、铍(Be)、钙(Ca)、锶(Sr)、钡(Ba)、碳(C)等来代替镁。
另外，优选电子阻挡层51、p型包覆层53和p型接触层54中的、硅的掺杂剂浓度(Si浓度)为5×1017[atoms/cm3]以下，即为测定装置的本底水平(background level)。
p侧电极60由铑(Rh)形成。此外，优选p侧电极60由对紫外线的反射率大的材料构成。
n侧电极70由在n型包覆层30之上按顺序层叠钛(Ti)/铝(Al)/钛/金(Au)而成的多层膜形成。
接下来，参照图2至图4对含位错抑制结构层52进行说明。含位错抑制结构层52主要由Al组分比为75％以上85％以下的AlyGa1-yN(0.75≤y≤0.85)形成(即，后述的位错抑制部521以外的部分由Al组分比为75％以上85％以下的AlGaN形成)。并且，如图2和图3所示，含位错抑制结构层52包含使多个位错抑制部521在与层叠方向正交的方向上纵横散布而成的位错抑制结构520。此外，图2是示出含位错抑制结构层52周围的截面图，图3是含位错抑制结构层52的表面的AFM图像(原子力显微镜对表面的观察结果的图像)。
各位错抑制部521由V形坑构成。在本实施方式中，V形坑是由于硅被掺杂到母相中或者包含硅的化合物(SiN等)析出到母相中而母相的生长模式发生了改变(C面以外的面的生长被促进等)的部分。具体来说，如图4的(a)所示，各位错抑制部521在从与层叠方向正交的方向观看时，具有以活性层40侧为顶侧而顶端变细的梯形的截面形状。另外，如图4的(b)所示，各位错抑制部521在从层叠方向观看时，具有六边形的平面形状。即，各位错抑制部521形成为以活性层40侧为顶侧的六角锥台形状。另外，各位错抑制部521在层叠方向上的高度L1为5nm以上50nm以下。并优选为10nm以上30nm以下。另外，各位错抑制部521在与层叠方向正交的方向上的宽度L2为5nm以上200nm以下。而且，各位错抑制部521与活性层40在层叠方向上的分开距离L3(各位错抑制部521的活性层40侧的端面位置与多重半导体层50和活性层40间的界面位置在层叠方向上的距离)为0nm以上100nm以下。并优选为50nm以下。更优选为30nm以下。此外，含位错抑制结构层52的厚度由各位错抑制部521在层叠方向上的高度L1决定，因此，含位错抑制结构层52的厚度为5nm以上50nm以下。并优选为10nm以上30nm以下。
通过设置这样的位错抑制部521，如图5所示，能够使来自活性层40的位错D(位错线)在各位错抑制部521向层叠方向侧方弯曲(弯折)。由此，能够抑制来自活性层40的位错D到达p型接触层54(尤其是p型接触层54的表面)。即，能够避免发生从活性层40至p型接触层54的位错的事态。此外，来自活性层40的位错D(位错线)由于各位错抑制部521而向层叠方向侧方弯曲的原因推测如下：在各位错抑制部521，母相的生长模式发生改变，从而位错D的传播方向发生了变化。另外，位错D是由于基板10、在基板10上层叠的各层间的晶格常数之差而发生的。此外，图5是位错发生状态下的从与层叠方向正交的方向观看的含位错抑制结构层52周围的TEM图像(透射型电子显微镜的拍摄图像)。
另外，在含位错抑制结构层52中，如图6的(a)所示，关于层叠方向上的Si浓度的浓度分布，存在比含位错抑制结构层52内的其它部分高的浓度峰(极大值)。该浓度峰处的Si浓度为1×1018[atoms/cm3]以上1×1020[atoms/cm3]以下。并优选为3×1018[atoms/cm3]以上5×1019[atoms/cm3]以下。此外，在图6的(a)的例子中，浓度峰处的Si浓度为3.41×1019[atoms/cm3]。这样，通过具有硅的浓度峰，镁被吸引到该浓度峰的位置。
而且，在含位错抑制结构层52中，如图6的(b)所示，关于层叠方向上的Mg浓度的浓度分布，存在比含位错抑制结构层52内的其它部分高的浓度峰(极大值)。该浓度峰的Mg浓度为5×1018[atoms/cm3]以上5×1020[atoms/cm3]以下。并优选为7×1018[atoms/cm3]以上5×1019[atoms/cm3]以下。此外，在图6的(b)的例子中，浓度峰处的Mg浓度为2.67×1019[atoms/cm3]。
此外，Mg浓度的浓度峰的位置与Si浓度的浓度峰的位置是层叠方向上的相同的位置。严格来说，层叠方向上的、Mg浓度的浓度峰的位置与Si浓度的浓度峰的位置有时也会存在±5nm以下的偏差，但只要偏差为±5nm以下，就能视为处于相同的位置。至少可以说，层叠方向上的、Mg浓度的浓度峰的位置与Si浓度的浓度峰的位置处于偏差为±5nm以下的大致相同的位置。此外，图6的(a)和(b)所示的浓度分布分别是以p型接触层54的表面的位置为层叠方向上的测定位置的起点(即，测定位置＝0)并以基板10侧的方向为正方向来示出的。
(发光元件的制造工序)
接下来，参照图7对发光元件1的制造工序(制造方法)进行说明。本发光元件1的制造工序从在腔室内安置了成为基板10的晶片的状态开始进行。
如图7所示，在发光元件1的制造工序中，按顺序执行缓冲层生长工序S1、n型包覆层生长工序S2、活性层生长工序S3、电子阻挡层生长工序S4、含位错抑制结构层形成工序S5、p型包覆层生长工序S6、p型接触层生长工序S7、区域除去工序S8、n侧电极形成工序S9、p侧电极形成工序S10以及切割(dicing)工序S11。此外，各生长工序中的各层的生长能够使用有机金属化学气相生长法(Metal Organic Chemical Vapor Deposition：MOCVD)、分子束外延法(Molecular Beam Epitaxy：MBE)、卤化物气相外延法(Hydride Vapor PhaseEpitaxy：HVPE)等周知的外延生长法。另外，向腔室内适当供应作为Al源的三甲基铝(TMA)、作为Ga源的三甲基镓(TMG)和作为N源的氨(NH3)来使AlGaN层或AlN层、GaN层生长。另外，通过调整这些原料气体的供应量来进行控制，使得各层的Al组分比成为目标值。
在缓冲层生长工序S1中，在晶片上(晶片的表面)使缓冲层20通过1000℃以上1400℃以下的高温生长进行外延生长。另外，在缓冲层生长工序S1中，以使缓冲层20的Al组分比成为100％且缓冲层20的厚度成为1800nm以上2200nm以下的方式使缓冲层20生长。
在n型包覆层生长工序S2中，在通过缓冲层生长工序S1所生长的缓冲层20上(缓冲层20的表面)使n型包覆层30按1020℃以上1180℃以下的温度条件进行外延生长。另外，在n型包覆层生长工序S2中，以使n型包覆层30的Al组分比成为50％以上60％以下且n型包覆层30的厚度成为1800nm以上2200nm以下的方式使n型包覆层30生长。
在活性层生长工序S3中，在通过n型包覆层生长工序S2所生长的n型包覆层30上(n型包覆层30的表面)使活性层40按1000℃以上1100℃以下的温度条件进行外延生长。即，使构成活性层40的3层的势垒层41和3层的阱层42逐层交替地外延生长。另外，在活性层生长工序S3中，以使各势垒层41的Al组分比成为50％以上(优选成为60％以上90％以下)且各势垒层41的厚度成为2nm以上50nm以下(优选成为5nm以上20nm以下)的方式使各势垒层41生长，并以使各阱层42的Al组分比成为30％以上40％以下且各阱层42的厚度成为2nm以上3.5nm以下的方式使各阱层42生长。
在电子阻挡层生长工序S4中，在通过活性层生长工序S3所生长的活性层40上(活性层40的表面)使第1电子阻挡层51a和第2电子阻挡层51b按1000℃以上1100℃以下的温度条件进行外延生长。由此，在活性层40上生长电子阻挡层51。另外，在电子阻挡层生长工序S4中，以使第1电子阻挡层51a的Al组分比成为80％(优选成为100％)且第1电子阻挡层51a的厚度成为30nm以下(优选成为0.5nm以上5nm以下，更优选成为1.5nm以上2.5nm以下)的方式使第1电子阻挡层51a生长，并以使第2电子阻挡层51b的Al组分比成为45％以上90％以下且第2电子阻挡层51b的厚度成为10nm以上115nm以下的方式使第2电子阻挡层51b生长。此外，在本实施方式中，由于是第2电子阻挡层51b的一部分成为含位错抑制结构层52的构成，因此，使第2电子阻挡层51b以比最终的第2电子阻挡层51b的目标厚度(5nm以上100nm以下)厚出含位错抑制结构层52的厚度(5nm以上15nm以下)的量的方式进行生长。
在含位错抑制结构层形成工序S5中，按1000℃以上1100℃以下的温度条件，向腔室内供应四甲基硅烷(TMSi)和氨，在第2电子阻挡层51b的表面侧形成多个位错抑制部521。即，当按1000℃以上1100℃以下的温度条件向腔室内供应了四甲基硅烷和氨时，在第2电子阻挡层51b的表面侧，硅会被掺杂到母相中或者包含硅的化合物(SiN等)会析出到母相中。其结果是，母相的生长模式发生改变，形成多个位错抑制部521。由此，在第2电子阻挡层51b的表面侧形成位错抑制结构520，以第2电子阻挡层51b的表面侧的一部分成为含位错抑制结构层52的形式，形成含位错抑制结构层52。另外，在含位错抑制结构层形成工序S5中，以使各位错抑制部521在层叠方向上的高度L1成为5nm以上50nm以下(优选成为10nm以上30nm以下)，各位错抑制部521在与层叠方向正交的方向上的宽度L2成为5nm以上200nm以下，各位错抑制部521与活性层40在层叠方向上的分开距离L3成为0nm以上100nm以下(优选成为50nm以下，更优选成为30nm以下)的方式，形成含位错抑制结构层52。如上所述，含位错抑制结构层52的厚度由各位错抑制部521在层叠方向上的高度L1决定，因此，在含位错抑制结构层形成工序S5中，也可以说是以使含位错抑制结构层52的厚度成为5nm以上50nm以下(优选成为10nm以上30nm以下)的方式形成含位错抑制结构层52。
在p型包覆层生长工序S6中，在通过含位错抑制结构层形成工序S5所形成的含位错抑制结构层52上(含位错抑制结构层52的表面)使第1p型包覆层53a和第2p型包覆层53b按1000℃以上1100℃以下的温度条件进行外延生长。由此，在含位错抑制结构层52上生长p型包覆层53。另外，在p型包覆层生长工序S6中，以使第1p型包覆层53a的Al组分比成为55％以上65％以下且第1p型包覆层53a的厚度成为10nm以上100nm以下(优选成为55nm以上85nm以下)的方式使第1p型包覆层53a生长，并以使第2p型包覆层53b的Al组分比成为从60％向0％的组分倾斜且第2p型包覆层53b的厚度成为2nm以上8nm以下的方式使第2p型包覆层53b生长。另外，第1p型包覆层53a具有10nm以上100nm以下的厚度。并优选具有55nm以上85nm以下的厚度。
在p型接触层生长工序S7中，在通过p型包覆层生长工序S6所生长的p型包覆层53上(p型包覆层53的表面)使p型接触层54按900℃以上1100℃以下的温度条件进行外延生长。在p型接触层生长工序S7中，以使p型接触层54的Al组分比成为10％以下(优选成为0％)且p型接触层54的厚度成为10nm以上30nm以下(优选成为15nm以上25nm以下)的方式使p型接触层54生长。
在区域除去工序S8中，在通过p型接触层生长工序S7所生长的p型接触层54上形成掩模，在活性层40、电子阻挡层51、含位错抑制结构层52、p型包覆层53和p型接触层54中，未形成有掩模的区域被除去。
在n侧电极形成工序S9中，在n型包覆层30的露出面30a(参照图1)上形成n侧电极70。在p侧电极形成工序S10中，在除去了掩模的p型接触层54上形成p侧电极60。n侧电极70和p侧电极60例如能够通过电子束蒸镀法、溅射法等周知的方法来形成。
在切割工序S11中，将晶片(在晶片上形成各层和各电极而成的层叠结构体)切分为规定尺寸。由此，形成图1所示的发光元件1。
(实施例和比较例)
接下来，对作为上述实施方式的具体例子的发光元件1的实施例、以及作为不具有含位错抑制结构层52的比较例的发光元件1的第1比较例和第2比较例进行说明。在实施例和各比较例的构成中，没有特别指出的部分是以上述实施方式为准。
在实施例中，使缓冲层20、n型包覆层30、势垒层41、阱层42、第1电子阻挡层51a、第2电子阻挡层51b、含位错抑制结构层52、第1p型包覆层53a、第2p型包覆层53b和p型接触层54的厚度分别成为2000nm、2000nm、7nm、3nm、1.8nm、13.8nm、10nm、70nm、5nm、20nm。另外，关于各位错抑制部521，使层叠方向的高度L1成为13.3nm，使与层叠方向正交的方向上的宽度L2成为42.2nm，使活性层40与各位错抑制部521的分开距离L3成为15.6nm。
第1比较例是将含位错抑制结构层52和p型包覆层53省略并且增加了p型接触层54的厚度的构成，在第1比较例中，使缓冲层20、n型包覆层30、势垒层41、阱层42、第1电子阻挡层51a、第2电子阻挡层51b和p型接触层54的厚度分别成为2000nm、2000nm、7nm、3nm、1.8nm、23.8nm、700nm。
第2比较例是将含位错抑制结构层52和第2p型包覆层53b省略的构成，在第2比较例中，使缓冲层20、n型包覆层30、势垒层41、阱层42、第1电子阻挡层51a、第2电子阻挡层51b、第1p型包覆层53a和p型接触层54的厚度分别成为2000nm、2000nm、7nm、3nm、1.8nm、23.8nm、75nm、20nm。
(测定结果)
在上述实施例、第1比较例和第2比较例中，进行了初始发光输出和通电后残存发光输出的测定，得到了图8的表所示的结果。此外，本测定结果中的初始发光输出是在未使用状态下施加了350mA的电流时的发光输出，以mW(毫瓦)为单位。另外，本测定结果中的通电后残存发光输出是在进行长时间通电后施加了350mA的电流时的发光输出的、以初始发光输出为100％时的百分率，以％(百分比)为单位。另外，在通电后残存发光输出的测定中，作为长时间通电，针对实施例进行了208小时的通电，针对第1比较例进行了160小时的通电，针对第2比较例进行了96小时的通电。
如图8所示，关于初始发光输出，实施例的值远高于第1比较例，且也高于第2比较例。另外，如该图所示，关于通电后残存发光输出，实施例的值远高于第2比较例，且也高于第1比较例。如此可知，通过将p型接触层54减薄且在p型接触层54与活性层40之间设置含位错抑制结构层52，能够得到与仅将p型接触层54减薄时同等以上的发光输出，且能够与仅将p型接触层54增厚时同等以上地抑制伴随着通电时间的发光输出的经时性下降。
(实施方式的作用和效果)
以上，根据上述实施方式的构成，通过将p型接触层54减薄且在p型接触层54与活性层40之间设置含位错抑制结构层52，能够抑制活性层40中的位错D(贯通位错、位错线)到达p型接触层54(主要是p型接触层54的表面)，防止伴随位错D的电流集中或金属元素向活性层40的侵入，抑制伴随着通电时间的发光输出的经时性下降(可靠性得以提高)，并且能够提高发光输出。即，若为了抑制位错D到达p型接触层54而增加p型接触层54的厚度，则会由于p型接触层54的厚度所致的光吸收，使得紫外光被吸收，发光输出下降，而根据上述实施方式的构成，即使在将p型接触层54减薄的情况下，也能够抑制来自活性层40的位错D到达p型接触层54，能够抑制伴随着通电时间的发光输出的经时性下降。因此，能够兼顾发光输出的经时性下降的抑制与发光输出的提高。
另外，通过位错抑制结构520，会产生光散射效应，因此，能够进一步提高发光输出。即，由于光在位错抑制结构520进行散射，光不会进入p型接触层54，而是返回n型包覆层30侧，因此，能够进一步提高发光输出。
(变形例)
此外，在上述实施方式中构成为，位错抑制结构520(位错抑制部521)使来自活性层40的位错D(位错线)弯曲，但也可以构成为，位错抑制结构520(位错抑制部521)使来自活性层40的位错D(位错线)停止。
此外，在上述实施方式中构成为，位错抑制部521在从与层叠方向正交的方向观看时，具有以活性层40侧为顶侧的截面梯形形状，但也可以构成为，位错抑制部521在从与层叠方向正交的方向观看时，具有以活性层40侧为顶侧的截面三角形形状。进一步来说，也可以构成为，位错抑制部521在从与层叠方向正交的方向观看时，具有截面正方形形状、截面圆形形状、截面半圆形形状、截面椭圆形形状、截面半椭圆形形状、以p型接触层54侧为顶侧的截面梯形形状、以p型接触层54侧为顶侧的截面三角形形状等。
另外，在上述实施方式中，是向母相中引入Si使生长模式发生变化，或是使包含Si的化合物(SiN等)析出，由此来形成位错抑制部521，但位错抑制部521也可以是由SiN、SiN2、多晶硅、多晶氮化物半导体等多晶半导体来形成，位错抑制部521还可以是由氧化硅(SiOx)、氧化钛(TiOx)，氧化锆(ZrOx)等氧化物来形成。另外，位错抑制部521也可以是由作为所谓的ELO(选择性横向生长)掩模而通常利用的周知的氮化物等来形成，位错抑制部521还可以是由钛(Ti)、钨(W)等高熔点金属来形成。进一步来说，位错抑制部521也可以是由此处列举的材料的多层膜来形成。
而且，在上述实施方式中构成为，按1000℃以上1100℃以下的温度条件将四甲基硅烷和氨供应到腔室内，由此在AlGaN层上形成多个位错抑制部521，但也可以构成为，使用蒸镀、溅射、VPE(Vapor Phase Epitaxy：气相外延)等周知的气相生长法作为多个位错抑制部521的形成方法。
另外，在上述实施方式中构成为，将含位错抑制结构层52配置在电子阻挡层51与p型包覆层53之间，但也可以构成为，只要是含位错抑制结构层52位于活性层40与p型接触层54之间，含位错抑制结构层52配置于多重半导体层50的任意位置。例如可以构成为，将含位错抑制结构层52配置在活性层40与电子阻挡层51之间，也可以构成为，将含位错抑制结构层52配置在p型包覆层53与p型接触层54之间。进一步来说，也可以构成为，将含位错抑制结构层52配置在第1电子阻挡层51a与第2电子阻挡层51b之间、或者第1p型包覆层53a与第2p型包覆层53b之间。
而且，在上述实施方式中构成为，多重半导体层50仅具有1层的含位错抑制结构层52，但也可以构成为，多重半导体层50具有多层的含位错抑制结构层52。在这种情况下，多层的含位错抑制结构层52的各位置也可以配置于多重半导体层50的任意位置。例如可以构成为，多重半导体层50具有2层的含位错抑制结构层52，将第1层配置在电子阻挡层51与p型包覆层53之间，将第2层配置在p型包覆层53与p型接触层54之间。另外，例如也可以构成为，多重半导体层50具有2层的含位错抑制结构层52，将第1层配置在活性层40与电子阻挡层51之间，将第2层配置在电子阻挡层51与p型包覆层53之间。
再者，在上述实施方式中构成为，多重半导体层50具有电子阻挡层51、含位错抑制结构层52、p型包覆层53、p型接触层54，但也可以构成为，在多重半导体层50中将电子阻挡层51省略，还可以构成为，在多重半导体层50中将p型包覆层53省略。进一步来说，也可以构成为，在多重半导体层50中将电子阻挡层51和p型包覆层53这两者均省略。
另外，在上述实施方式中，电子阻挡层51是包括高Al组分比的第1电子阻挡层51a、以及低Al组分比的第2电子阻挡层51b的2层结构，但电子阻挡层51也可以是仅包括1层的单层结构。
而且，在上述实施方式中，p型包覆层53是Al组分比固定的第1p型包覆层53a与Al组分比为组分倾斜的第2p型包覆层53b的2层结构，但p型包覆层53也可以是仅包括1层的单层结构。
此外，在上述实施方式中，也可以构成为，活性层40具有在与层叠方向正交的方向上纵横散布有多个位错抑制部(例如V形坑)的位错抑制结构。在这种情况下，优选在俯视时，活性层40的位错抑制结构中的各位错抑制部的位置与含位错抑制结构层52的位错抑制结构520中的各位错抑制部521的位置是一致的。
(实施方式的总结)
接下来，关于从以上说明的实施方式掌握的技术思想，援用实施方式中的附图标记等来记载。不过，以下的记载中的各附图标记等并不是将权利要求书中的构成要素限定于实施方式中具体示出的构件等。
[1]一种氮化物半导体发光元件(1)，是输出紫外光的氮化物半导体发光元件(1)，其特征在于，具备：活性层(40)，其包含产生上述紫外光的量子阱结构；含位错抑制结构层(52)，其形成在上述活性层(40)上，包含使来自上述活性层(40)的位错(D)停止或弯曲的位错抑制结构(520)；以及p型接触层(54)，其形成在上述含位错抑制结构层(52)上，具有10nm以上30nm以下的厚度。
[2]根据[1]所述的氮化物半导体发光元件(1)，其特征在于，上述位错抑制结构(520)由在与层叠方向正交的方向上纵横散布的多个位错抑制部(521)构成。
[3]根据[2]所述的氮化物半导体发光元件(1)，其特征在于，上述多个位错抑制部(521)中的每一个位错抑制部为V形坑。
[4]根据[2]或[3]所述的氮化物半导体发光元件(1)，其特征在于，上述多个位错抑制部(521)中的每一个位错抑制部(521)在从与上述层叠方向正交的方向观看时，具有以上述活性层(40)侧为顶侧的截面梯形形状或截面三角形形状。
[5]根据[2]至[4]中的任意一项所述的氮化物半导体发光元件(1)，其特征在于，上述多个位错抑制部(521)中的每一个位错抑制部(521)在上述层叠方向上的高度(L1)为5nm以上50nm以下。
[6]根据[2]至[5]中的任意一项所述的氮化物半导体发光元件(1)，其特征在于，上述多个位错抑制部(521)中的每一个位错抑制部(521)在与上述层叠方向正交的方向上的宽度(L2)为5nm以上200nm以下。
[7]根据[2]至[6]中的任意一项所述的氮化物半导体发光元件(1)，其特征在于，上述层叠方向上的上述各位错抑制部(521)与上述活性层(40)在上述层叠方向上的分开距离(L3)为0nm以上100nm以下。

Claims (7)

1.一种氮化物半导体发光元件，是输出紫外光的氮化物半导体发光元件，其特征在于，具备：
活性层，其包含产生上述紫外光的量子阱结构；
含位错抑制结构层，其形成在上述活性层上，包含使来自上述活性层的位错停止或弯曲的位错抑制结构；以及
p型接触层，其形成在上述含位错抑制结构层上，具有10nm以上30nm以下的厚度。
2.根据权利要求1所述的氮化物半导体发光元件，其特征在于，
上述位错抑制结构由在与层叠方向正交的方向上纵横散布的多个位错抑制部构成。
3.根据权利要求2所述的氮化物半导体发光元件，其特征在于，
上述多个位错抑制部中的每一个位错抑制部为V形坑。
4.根据权利要求2或3所述的氮化物半导体发光元件，其特征在于，
上述多个位错抑制部中的每一个位错抑制部在从与上述层叠方向正交的方向观看时，具有以上述活性层侧为顶侧的截面梯形形状或截面三角形形状。
5.根据权利要求2所述的氮化物半导体发光元件，其特征在于，
上述多个位错抑制部中的每一个位错抑制部在上述层叠方向上的高度为5nm以上50nm以下。
6.根据权利要求2所述的氮化物半导体发光元件，其特征在于，
上述多个位错抑制部中的每一个位错抑制部在与上述层叠方向正交的方向上的宽度为5nm以上200nm以下。
7.根据权利要求2所述的氮化物半导体发光元件，其特征在于，
上述多个位错抑制部中的每一个位错抑制部与上述活性层在上述层叠方向上的分开距离为0nm以上100nm以下。
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