CN114388464A - 一种半导体结构及其制备方法、三维器件 - Google Patents

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CN114388464A CN202111458701.6A CN202111458701A CN114388464A CN 114388464 A CN114388464 A CN 114388464A CN 202111458701 A CN202111458701 A CN 202111458701A CN 114388464 A CN114388464 A CN 114388464A
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焦斌斌
贾士奇
刘瑞文
孔延梅
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Abstract

本发明公开半导体结构及其制备方法、三维器件，涉及三维器件技术领域，用于提供一种具有低残余应力的通孔结构的技术方案。所述半导体结构包括：半导体基底；所述半导体基底中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔；形成在每个所述纺锤状通孔的侧壁上的叠层结构；以及填充在每个所述纺锤状通孔内的金属互连结构，其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构的顶部与底部具有实心结构，所述金属互连结构的中间部分具有真空空心结构。

Description

一种半导体结构及其制备方法、三维器件
技术领域
本发明涉及三维器件技术领域，尤其涉及一种半导体结构及其制备方法、三维器件。
背景技术
三维堆叠是通过硅通孔互连(Through Silicon Via，TSV)技术将多个芯片封装成一个整体。目前，由于芯片集成密度的进一步提高，用于垂直互连的TSV数量也要随之增加。对于如高密度存储器及高分辨图像传感器等集成芯片，超高密度TSV是其关键结构。其中，需要在TSV内部填充金属材料实现电学互连，由于金属与衬底材料之间的热膨胀系数失配且一般差异较大，造成TSV结构中存在热应力，另外，薄膜淀积过程中也存在晶格失配引起的晶格失配内应力。通常在TSV深宽比达10：1时芯片上大部分区域都会受到应力的影响。并且，在TSV间距小于直径的3倍时芯片中的应力会非常显著，常会导致芯片出现各种可靠性问题。
目前，在常规结构的TSV结构下，由于金属淀积产生的应力无法得到较充分的释放或者释放之后的应力转移到器件的其他区域，易导致内部产生裂纹或界面分层，甚至可能出现芯片碎裂而引起芯片工作失效。此外，当应力释放后转移至芯片其他区域时，可能会影响半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法、三维器件，用于提供一种具有低残余应力的通孔结构的技术方案。
第一方面，本发明提供一种半导体结构，用于三维器件中，所述半导体结构包括：半导体基底；所述半导体基底中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔；形成在所述纺锤状通孔的侧壁上的叠层结构；以及填充在每个所述纺锤状通孔内的金属互连结构，其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构的顶部与底部具有实心结构，所述金属互连结构的中间部分具有真空空心结构。
与现有技术相比，本发明提供半导体结构包括半导体基底，该半导体基底中形成有纺锤状通孔结构，其中，纺锤状通孔结构中包括有多个纺锤状通孔。应理解，纺锤状通孔的结构具有两端开口处的尺寸小，中间尺寸大的特征。基于此，当在每个纺锤状通孔的侧壁上均匀的形成叠层结构之后，再在每个纺锤状通孔内填充金属互连结构，所述金属互连结构的顶部与底部具有实心结构，所述金属互连结构的中间部分具有真空空心结构。本发明中的金属互连结构将相应纺锤状通孔的两端开口填实，不仅可保证后续工艺中不引入杂质到TSV结构内，避免后续其他污染的发生，而且使得其后续制造工艺仍可使用常规集成电路加工工艺，降低了制造难度。
再者，金属互连结构的中间部分的真空空心结构，能够在加工过程中不会产生额外的热膨胀，从而避免产生额外的热应力问题。进一步的，该真空空心结构为金属互连结构在淀积时产生的应力提供了释放空间，避免了现有技术中由于金属淀积产生的应力无法得到较充分的释放或者释放之后的应力转移到器件的其他区域，也避免了后续工艺过程中温度变化引起的热应力，易导致内部产生裂纹或界面分层，甚至可能出现芯片碎裂而引起芯片工作失效。此外，当应力释放后转移至芯片其他区域时，可能会影响半导体器件的性能的技术问题。且由于纺锤状通孔结构内应力的有效释放，从而可实现超高密度的纺锤状通孔结构。
最后，本发明提供的半导体结构的制造工艺简单，可靠性高，可实现与CMOS制造工艺的兼容，易于量产工艺使用。
优选的，沿所述纺锤状通孔侧壁至中心的方向，所述叠层结构包括第二绝缘介质层、黏附层以及阻挡层。
优选的，所述黏附层的厚度范围包括0.005μm-2μm，所述阻挡层的厚度范围包括0.005μm-2μm。
优选的，所述第二绝缘介质层包括氧化硅层、氮化硅层、氧化铝层或氧化硅层、氮化硅层以及氧化铝层中任意两者形成的叠层；
和/或，所述黏附层包括钛层或钽层；
和/或，所述阻挡层包括氮化钛层、氮化钽层或氮化钛层与氮化钽层形成的叠层。
优选的，所述金属互连结构的材质为铜、钨、铜合金或钨合金。
优选的，所述半导体结构还包括形成在所述半导体基底的底面的第一绝缘层；所述第一绝缘层中形成有多个连通至相应所述纺锤状通孔的绝缘通孔，其中，所述绝缘通孔用于至少将相应所述纺锤状通孔内的金属互连结构露出。
第二方面，本发明还提供了一种三维器件，所述三维器件包括上述半导体结构。
第三方面，本发明还提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括以下步骤：
制备半导体基底；所述半导体基底中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔；
在所述纺锤状通孔的侧壁上形成叠层结构；
在每个所述纺锤状通孔内填充金属材料，形成金属互连结构；其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构的顶部与底部具有实心结构，所述金属互连结构的中间部分具有真空空心结构。
优选的，所述制备半导体基底包括：
提供半导体衬底；
在所述半导体衬底上形成硬掩模层；
在所述硬掩模层上形成第一光刻图案，得到第一光刻图案层；
以所述第一光刻层为掩膜，在第一刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第一部分进行刻蚀，在第二刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第二部分进行刻蚀，在第三刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第三部分进行刻蚀，得到纺锤状通孔结构。
优选的，所述第一刻蚀条件包括：刻蚀气体与钝化气体的比例为1:1，反射功率为第一功率；第二刻蚀条件包括刻蚀气体与钝化气体的比例为1:0.5，反射功率为第二功率，第二刻蚀条件包括刻蚀气体与钝化气体的比例为1:1.5，反射功率为第二功率；其中，所述第二功率大于第一功率。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种半导体结构的结构示意图；
图2为本发明实施例提供的一种纺锤状通孔的示意图；
图3为本发明实施例提供的一种在基底上纺锤状通孔结构后的立体示意图；
图4为本发明实施例提供的一种在纺锤状通孔中形成叠层结构和金属互连结构后的结构示意图；
图5-图8为本发明实施例提供的一种半导体结构的制备方法中各个阶段的结构示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
三维堆叠是通过硅通孔互连(Through Silicon Via，TSV)技术将多个芯片封装成一个整体。目前，由于芯片集成密度的进一步提高，用于垂直互连的TSV数量也要随之增加。对于如高密度存储器及高分辨图像传感器等集成芯片，超高密度TSV是其关键结构。其中，需要在TSV内部填充金属材料实现电学互连，由于金属与衬底材料之间的热膨胀系数失配且一般差异较大，造成TSV结构中存在热应力，另外，薄膜淀积过程中也存在晶格失配引起的晶格失配内应力。通常在TSV深宽比达10：1时芯片上大部分区域都会受到应力的影响。并且，在TSV间距小于直径的3倍时芯片中的应力会非常显著，常会导致芯片出现各种可靠性问题。
目前，在常规结构的TSV结构下，由于金属淀积产生的应力无法得到较充分的释放或者释放之后的应力转移到器件的其他区域，易导致内部产生裂纹或界面分层，甚至可能出现芯片碎裂而引起芯片工作失效。此外，当应力释放后转移至芯片其他区域时，可能会影响半导体器件的性能。
基于此，第一方面，参照图1，本发明实施例提供了一种半导体结构，用于三维器件中，所述半导体结构包括：半导体基底10；所述半导体基底10中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔；形成在所述纺锤状通孔的侧壁上的叠层结构20；以及填充在每个所述纺锤状通孔内的金属互连结构30，其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构30的顶部与底部均具有实心结构，所述金属互连结构30的中间部分具有真空空心结构。
其中，参照图1，上述半导体基底10包括衬底101以及形成在衬底101上的硬掩膜层。其中衬底101可以为硅衬底，也可以为玻璃衬底。硬掩模层用于形成纺锤状通孔结构的光刻图形。例如：硬掩模层可以为氧化硅薄膜。
参照图2和图3，分别示出了一种纺锤状通孔的示意图以及纺锤状通孔结构的示例图，可以看出，本发明实施例中的纺锤状通孔具有两端直径小，中间直径大的特点。参照图4，示出了一种在纺锤状通孔中形成叠层结构和金属互连结构后的结构示意图，可以看出，在纺锤状通孔中形成叠层结构和金属互连结构后，纺锤状通孔中填充的金属互连结构30的顶部与底部均具有实心结构，所述金属互连结构30的中间部分具有真空空心结构301。且沿纺锤状头盔孔壁至中心的方向，纺锤状通孔的顶部和底部依次形成有叠层结构20(第二绝缘介质层201、黏附层202以及阻挡层203)和金属互连结构30。应理解，本发明实施例提供的纺锤状通孔以及在纺锤状通孔中形成叠层结构和金属互连结构后的结构不限于上述图2-图4所示的结构。
基于此，本发明实施例中的金属互连结构30将相应纺锤状通孔的两端开口填实，形成实心结构，不仅可保证后续工艺中不引入杂质到纺锤状通孔结构内，避免后续其他污染的发生，而且使得其后续制造工艺仍可使用常规集成电路加工工艺，降低了制造难度。
再者，金属互连结构30的中间部分具有的真空空心结构，能够在加工过程中不会产生额外的热膨胀，可以避免产生额外的热应力问题。且该真空空心结构为金属互连结构20在淀积时产生的应力提供了释放空间，避免了现有技术中由于金属淀积产生的应力无法得到较充分的释放或者释放之后的应力转移到器件的其他区域，也避免了后续工艺过程中温度变化引起的热应力，易导致内部产生裂纹或界面分层，甚至可能出现芯片碎裂而引起芯片工作失效。此外，当应力释放后转移至芯片其他区域时，可能会影响半导体器件的性能的技术问题。且由于纺锤状通孔结构内应力的有效释放，从而可实现超高密度的纺锤状通孔结构。
最后，本发明实施例提供的半导体结构的制造工艺简单，可靠性高，可实现与CMOS制造工艺的兼容，易于量产工艺使用。
作为一种可选的实施例，上述金属互连结构的材质可以包括铜、钨、铜合金或钨合金。
应理解，上述金属互连结构用于实现电学互连，因此，可采用上述铜、钨、铜合金或钨合金来实现。
进一步的，为了使得半导体结构底部的金属互连结构不暴露，本发明实施例提供的半导体结构还包括形成半导体基底的底面的第一绝缘层。更进一步的，为了实现半导体底部与其他结构的电学互连，该第一绝缘层中形成有多个连通至相应所述纺锤状通孔的绝缘通孔，该绝缘通孔用于至少将相应所述纺锤状通孔内的金属互连结构露出。
其中，上述第一绝缘层包括氧化硅层、氮化硅层、氧化铝层或其氧化硅层、氮化硅层、氧化铝层中至少两者形成的叠层。
在本发明实施例中，由于本发明实施例中的通孔形状为纺锤状，为金属互连结构在淀积时产生的应力提供了释放空间，可以避免在纺锤状通孔内部填充金属材料实现电学互连时，由于金属与基底材料之间的热膨胀系数失配且一般差异较大，容易造成纺锤状通孔中存在热应力，另外，也可避免薄膜淀积过程中也存在晶格失配引起的晶格失配内应力。因此，本发明实施例可提供一种高密度且深宽比较大的纺锤状通孔结构。
作为一种可选的实施例，纺锤状通孔结构中的每个纺锤状通孔的深宽比小于或等于20:1；和/或，纺锤状通孔结构中的多个纺锤状通孔的排列密度小于或等于1.5X105。
示例性的，纺锤状通孔结构中的每个纺锤状通孔的深宽比为20:1。
示例性的，纺锤状通孔结构中的每个纺锤状通孔的深宽比为18:1。
示例性的，纺锤状通孔结构中的多个纺锤状通孔的排列密度为1.5X105。
示例性的，纺锤状通孔结构中的多个纺锤状通孔的排列密度为1.45X105。
在本发明实施例中，参照图1，沿纺锤状通孔侧壁至中心的方向，上述叠层结构20包括第二绝缘介质层201、黏附层202以及阻挡层203。
其中，第二绝缘介质层包括氧化硅层、氮化硅层、氧化铝层或氧化硅层、氮化硅层以及氧化铝层中任意两者形成的叠层。第二绝缘介质层用于将金属互连结构与基底进行绝缘，防止金属互连结构与基底发生漏电。
所述黏附层包括钛层或钽层，用于使金属互连结构更好的粘附在第二绝缘介质层上。其中，为了使纺锤状通孔的尺寸更小，黏附层的厚度范围包括0.005μm-2μm。例如：黏附层的厚度为0.005μm，或黏附层的厚度为0.5μm，或黏附层的厚度为2μm。
阻挡层包括氮化钛层、氮化钽层或氮化钛层与氮化钽层形成的叠层，用于防止金属互连结构对第二绝缘层和硅基底产生影响。其中，阻挡层的厚度范围包括0.005μm-1μm。例如：阻挡层的厚度为0.005μm，或阻挡层的厚度为0.6μm，或阻挡层的厚度为2μm。
第二方面，本发明实施例还提供了一种三维器件，包括上述半导体结构。
第三方面，本发明实施例还提供了半导体结构的制备方法，包括以下步骤：
参照图5，制备半导体基底10；半导体基底10中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔50。
其中，制备半导体基底包括：
提供半导体衬底；其中，半导体衬底可以为硅衬底或玻璃衬底。
在半导体衬底上形成硬掩模层；可以采用淀积的方式在半导体衬底上形成硬掩模层，其中，硬掩模层的材质为氧化硅。
在所述硬掩模层上形成第一光刻图案，得到第一光刻图案层。其中，在所述硬掩模层上形成第一光刻图案可以包括：通过旋涂的方式在硬掩模层上形成光刻胶，通过光刻和刻蚀工艺在硬掩模层上形成第一光刻图案。
以所述第一光刻图案层为掩膜，对所述半导体衬底进行深硅刻蚀，得到纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔。
在一种可能的实现方式中，以所述第一光刻图案层为掩膜，对所述半导体衬底进行深硅刻蚀，得到纺锤状通孔结构可以包括：
以所述第一光刻层为掩膜，在第一刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第一部分进行刻蚀，在第二刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第二部分进行刻蚀，在第三刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第三部分进行刻蚀，得到纺锤状通孔结构。
其中，上述第一刻蚀条件包括：刻蚀气体与钝化气体的比例为第一比例，反射功率为第一功率。上述第二刻蚀条件包括刻蚀气体与钝化气体的比例为第二比例，反射功率为第二功率。其中，第三刻蚀条件包括刻蚀气体与钝化气体的比例为第三比例，反射功率为第三功率；其中，所述第一比例小于所述第二比例，所述第三比例小于所述第二比例，所述第二功率大于第一功率。
基于此，本发明实施例通过调整深硅刻蚀时，刻蚀气体与钝化气体之间的比例，以及深硅刻蚀过程中反射功率，来调整纺锤状通孔结构中纺锤状通孔的各个部分的尺寸。应理解，上述半导体衬底的第一部分用于形成纺锤状通孔的顶部，半导体衬底的第二部分用于形成纺锤状中间部分，半导体衬底的第三部分用于形成纺锤状通孔的底部。具体的，在对半导体衬底的第一部分进行刻蚀时，刻蚀气体与钝化气体的比例较小，反射功率也较小，此时，可实现对纺锤状通孔顶部部分的刻蚀。在对半导体衬底的第二部分进行刻蚀时，由于刻蚀深度更深，且需要形成的通孔部分的宽度更宽，因此，可通过增大刻蚀气体与钝化气体的比例，且同时增大反射功率，基于可在加快刻蚀速率的基础上，使纺锤状通孔中间部分的尺寸更大。在对半导体衬底的第三部分进行刻蚀时，由于刻蚀深度更深，但需要形成的通孔部分的宽度变窄，此时，可通过增加钝化气体的比例，也就是减小刻蚀气体与钝化气体的比例，且保持反射功率不变，来使纺锤状通孔的底部的形貌实现回收状，进而使纺锤状通孔的底部开口尺寸缩小。
应进一步理解，纺锤状通孔的顶部开口尺寸与纺锤状通孔的底部开口尺寸可以相同也可以不相同，但是都需小于纺锤状通孔的中间部分的尺寸。
在本发明实施例中，可以采用Bosh工艺半导体衬底进行深硅刻蚀。
作为一种具体的实施例，上述第一比例为刻蚀气体与钝化气体的比例为1:1，上述第二比例为刻蚀气体与钝化气体的比例为1:0.5，上述第三比例为刻蚀气体与钝化气体的比例为1:1.5。
参照图6，在纺锤状通孔的侧壁上形成叠层结构20。
参照图6，所述纺锤状通孔侧壁至中心的方向，所述叠层结构20包括第二绝缘介质层201、黏附层202以及阻挡层203。
具体的，在所述纺锤状通孔的侧壁上形成叠层结构包括：
利用增强化学气相淀积法、原子层沉积法或增强化学气相淀积法和原子层沉积法在所述纺锤状通孔的侧壁上依次形成第二绝缘介质层、黏附层以及阻挡层。
其中，第二绝缘介质层包括氧化硅层、氮化硅层、氧化铝层或氧化硅层、氮化硅层以及氧化铝层中任意两者形成的叠层。第二绝缘介质层用于将金属互连结构与基底进行绝缘，防止金属互连结构与基底发生漏电。
黏附层包括钛层或钽层，用于使金属互连结构更好的粘附在第二绝缘介质层上。应理解，为了使纺锤状通孔的尺寸更小，黏附层的厚度范围包括0.005μm-2um。例如：黏附层的厚度为0.005μm，或黏附层的厚度为0.5μm，或黏附层的厚度为2μm。
阻挡层包括氮化钛层、氮化钽层或氮化钛层与氮化钽层形成的叠层，用于防止金属互连结构对第二绝缘层和硅基底产生影响。其中，阻挡层的厚度范围包括0.005μm-2um。例如：阻挡层的厚度为0.005μm，或阻挡层的厚度为0.6μm，或阻挡层的厚度为2μm。
参照图7，在每个所述纺锤状通孔内填充金属材料，形成金属互连结构30；其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构的顶部与底部均具有实心结构，所述金属互连结构的中间部分具有真空空心结构301。应理解，图7中的真空空心结构301的形状只是示意图，并不用于具体限定实际中的本发明实施例提供的真空空心结构。
具体的，在每个所述纺锤状通孔内填充金属材料，形成金属互连结构包括：利用化学气相沉积法或电镀法在每个所述纺锤状通孔内填充金属材料，直至所述金属材料将每个所述纺锤状通孔的顶部填满，得到所述金属互连结构。
其中，上述金属互连结构的材质可以包括铜、钨、铜合金或钨合金。
作为一种具体的实施方式，采用化学气相沉积法在每个所述纺锤状通孔内填充钨，直到纺锤状通孔的上开口填实后完成淀积。对填充后的金属互连结构进行化学机械抛光(CMP)，去掉表面的粘附层、阻挡层和金属互连层，并使表面平坦。
作为另一种具体的实施方式，采用电镀法在每个所述纺锤状通孔内填充铜合金，直到纺锤状通孔的上开口填实后完成淀积。对填充后的金属互连结构进行化学机械抛光(CMP)，去掉表面的粘附层、阻挡层和金属互连层，并使表面平坦。
更优的，参照图8，上述半导体结构的制备方法还包括：
利用等离子增强化学气相淀积法、原子层沉积法或等离子增强化学气相淀积法和原子层沉积法在所述基底的底面一侧形成第一绝缘材料层401；
对所述第一绝缘材料层进行图案化处理，得到第一绝缘层40，所述第一绝缘层40中形成有多个连通至相应所述纺锤状通孔的绝缘通孔402。
上述第一绝缘层用于使得半导体结构底部的金属互连结构不暴露，且上述绝缘通孔用于至少将相应所述纺锤状通孔内的金属互连结构露出。
值的注意的是，在基底的底面一侧形成第一绝缘材料层之前，需要对硅衬底或玻璃衬底进行减薄处理，以使纺锤状通孔内的金属互连结构的底部露出，其中减薄工艺优选化学机械抛光(CMP)，湿法腐蚀，干法刻蚀及其组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体结构，其特征在于，用于三维器件中，所述半导体结构包括：
半导体基底；所述半导体基底中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔；
形成在每个所述纺锤状通孔的侧壁上的叠层结构；
以及填充在每个所述纺锤状通孔内的金属互连结构；其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构的顶部与底部具有实心结构，所述金属互连结构的中间部分具有真空空心结构。
2.根据权利要求1所述的半导体结构，其特征在于，沿所述纺锤状通孔侧壁至中心的方向，所述叠层结构包括第二绝缘介质层、黏附层以及阻挡层。
3.根据权利要求2所述的半导体结构，其特征在于，所述黏附层的厚度范围包括0.005μm-2μm，所述阻挡层的厚度范围包括0.005μm-2μm。
4.根据权利要求2所述的半导体结构，其特征在于，所述第二绝缘介质层包括氧化硅层、氮化硅层、氧化铝层、或氧化硅层、氮化硅层以及氧化铝层中任意两者形成的叠层；
和/或，所述黏附层包括钛层或钽层；
和/或，所述阻挡层包括氮化钛层、氮化钽层或氮化钛层与氮化钽层形成的叠层。
5.根据权利要求1-4任一项所述的半导体结构，其特征在于，所述金属互连结构的材质包括铜、钨、铜合金或钨合金。
6.根据权利要求1-4任一项所述的半导体结构，其特征在于，所述半导体结构还包括形成在所述半导体基底的底面的第一绝缘层；所述第一绝缘层中形成有多个连通至相应所述纺锤状通孔的绝缘通孔，其中，所述绝缘通孔用于至少将相应所述纺锤状通孔内的金属互连结构露出。
7.一种三维器件，其特征在于，包括权利要求1-6任一项所述的半导体结构。
8.一种半导体结构的制备方法，其特征在于，应用于权利要求1-6任一项所述的半导体结构中，所述半导体结构的制备方法包括以下步骤：
制备半导体基底；所述半导体基底中形成有纺锤状通孔结构，所述纺锤状通孔结构包括多个纺锤状通孔；
在所述纺锤状通孔的侧壁上形成叠层结构；
在每个所述纺锤状通孔内填充金属材料，形成金属互连结构；其中，所述金属互连结构与所述叠层结构相接触，所述金属互连结构的顶部与底部具有实心结构，所述金属互连结构的中间部分具有真空空心结构。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述制备半导体基底包括：
提供半导体衬底；
在所述半导体衬底上形成硬掩模层；
在所述硬掩模层上形成第一光刻图案，得到第一光刻图案层；
以所述第一光刻层为掩膜，在第一刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第一部分进行刻蚀，在第二刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第二部分进行刻蚀，在第三刻蚀条件下，沿所述半导体衬底的深度方向，对所述半导体衬底的第三部分进行刻蚀，得到纺锤状通孔结构。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一刻蚀条件包括：刻蚀气体与钝化气体的比例为第一比例，反射功率为第一功率；第二刻蚀条件包括刻蚀气体与钝化气体的比例为第二比例，反射功率为第二功率，第三刻蚀条件包括刻蚀气体与钝化气体的比例为第三比例，反射功率为第二功率；其中，所述第一比例小于所述第二比例，所述第三比例小于所述第二比例，所述第二功率大于第一功率。
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