CN114326910A - 一种带隙基准电压产生电路 - Google Patents
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Abstract
本发明公开了一种带隙基准电压生成电路，涉及带隙基准集成电路领域，包括：反馈型启动与偏置电路、PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路。本发明能快速启动产生基准电压，降低带隙基准电压温漂系数，提高电源抑制比，使输出的基准电压受电源电压、温度的影响降低。同时通过数字信号控制手段，采用数字修调电路结构对输出电压进行补偿，从而获取精准的输出电压，在总体上提升带隙基准电路的性能。
Description
技术领域
本发明涉及带隙基准集成电路领域，具体涉及一种带隙基准电压产生电路。
背景技术
随着集成电路的不断发展，模拟集成电路中各功能模块对芯片内部电压基准和电流基准的稳定性和鲁棒性提出了越来越高的要求。带隙基准电路作为当前最常用的电压和电流输出基准电路，其目的是产生一个与电源和工艺无关，具有确定温度特性的直流电压或电流。
传统带隙基准电路电源抑制能力较差，受温度漂移和工艺偏差影响较大，难以满足目前高性能、高稳定性模拟集成电路对高精度基准电压和电流的需求。采用新型电路结构和修调单元的带隙基准集成电路，成为当前迫切需要解决的技术难题。
发明内容
针对现有技术中的上述不足，本发明提供的一种带隙基准电压产生电路解决了现有带隙基准电路电源抑制能力较差、性能和稳定性不高的问题。
为了达到上述发明目的，本发明采用的技术方案为：
一种带隙基准电压产生电路，包括：反馈型启动与偏置电路、PTAT(proportionalto absolute temperature，与绝对温度成正比)电流产生电路、CTAT(complementarytoabsolute temperature，与绝对温度互补)电流产生电路和基准电压输出电路；
所述反馈型启动与偏置电路用于通过与PTAT电流产生电路的闭环反馈，在上电时，使带隙基准电压产生电路脱离简并点，并进行稳态输出；其供电端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的供电端连接，并作为带隙基准电压产生电路的供电端；其偏置电压Vb1端分别与PTAT电流产生电路和CTAT电流产生电路的偏置电压Vb1端连接；其偏置电压Vb2端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的偏置电压Vb2端连接；其偏置电压Vb3端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的偏置电压Vb3端连接；其公共端接地；
所述PTAT电流产生电路用于产生可驱动PMOS管输出正温度系数电流的偏置电压Vb3；其公共端接地；
所述CTAT电流产生电路用于产生可驱动PMOS管输出负温度系数电流的偏置电压Vb4；其偏置电压Vb4端与基准电压输出电路的偏置电压Vb4端连接；其公共端接地；
所述基准电压输出电路用于通过PMOS管根据偏置电压Vb3产生正温度系数电流，通过PMOS管根据偏置电压Vb4产生负温度系数电流，并通过电阻叠加正温度系数电流和负温度系数电流，得到带隙基准电压；其公共端接地。
进一步地，所述反馈型启动与偏置电路包括：PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7、NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、反相器INV1和反相器INV2；
所述PMOS管PM1的栅极分别与PMOS管PM2的栅极和反相器INV2的输出端连接；其源极分别与PMOS管PM3的源极、PMOS管PM3的漏极、PMOS管PM4的源极、PMOS管PM6的源极、反相器INV1的供电端和反相器INV2的供电端连接，并作为反馈型启动与偏置电路的供电端；其漏极与PMOS管PM2的源极连接；
所述反相器INV2的输入端与反相器INV1的输出端连接；其公共端分别与反相器INV1的公共端、反相器INV1的输入端、NMOS管NM1的源极、NMOS管NM2的源极、NMOS管NM3的源极、NMOS管NM4的源极和NMOS管NM5的源极连接；
所述PMOS管PM2的漏极分别与NMOS管NM1的漏极、NMOS管NM2的栅极和NMOS管NM3的栅极连接；
所述NMOS管NM1的栅极分别与PMOS管PM5的漏极、NMOS管NM4的漏极、NMOS管NM4的栅极和NMOS管NM5的栅极连接，并作为反馈型启动与偏置电路的偏置电压Vb1端；
所述PMOS管PM3的栅极分别与PMOS管PM4的栅极和NMOS管NM2的漏极连接，并作为反馈型启动与偏置电路的偏置电压Vb3端；
所述PMOS管PM4的漏极与PMOS管PM5的源极连接；
所述PMOS管PM5的栅极分别与NMOS管NM3的漏极、PMOS管PM6的栅极、PMOS管PM7的栅极、PMOS管PM7的漏极和NMOS管NM5的漏极连接，并作为反馈型启动与偏置电路的偏置电压Vb2端；
所述PMOS管PM6的漏极与PMOS管PM7的源极连接。
进一步地，所述反相器INV1和反相器INV2的结构相同，均包括：PMOS管PM2-1和NMOS管NM2-1；
所述PMOS管PM2-1的栅极与NMOS管NM2-1的栅极连接，并作为反相器INV1和反相器INV2的输入端；
所述PMOS管PM2-1的源极作为反相器INV1和反相器INV2的供电端；
所述NMOS管NM2-1的源极作为反相器INV1和反相器INV2的公共端；
所述PMOS管PM2-1的漏极与NMOS管NM2-1的漏极连接，并作为反相器INV1和反相器INV2的输出端。
进一步地，所述PTAT电流产生电路包括：PMOS管PM8、PMOS管PM9、PMOS管PM10、PMOS管PM11、运算放大器OP1、电阻R1、PNP型三极管Q1和PNP型三极管Q2；
所述PMOS管PM8的源极分别与PMOS管PM10的源极和运算放大器OP1的供电端连接，并作为PTAT电流产生电路的供电端；其栅极分别与PMOS管PM10的栅极和运算放大器OP1的输出端连接，并作为PTAT电流产生电路的偏置电压Vb3端；其漏极与PMOS管PM9的源极连接；
所述PMOS管PM10的漏极与PMOS管PM11的源极连接；
所述PMOS管PM9的栅极与PMOS管PM11的栅极连接，并作为PTAT电流产生电路的偏置电压Vb2端；其漏极分别与运算放大器OP1的反相输入端和电阻R1的一端连接；
所述PMOS管PM11的漏极分别与运算放大器OP1的同相输入端和PNP型三极管Q2的发射极连接；
所述运算放大器OP1的偏置电压Vb1端作为PTAT电流产生电路的偏置电压Vb1端；
所述运算放大器OP1的公共端分别与PNP型三极管Q1的基极、PNP型三极管Q1的集电极、PNP型三极管Q2的基极和PNP型三极管Q2的集电极连接，并作为PTAT电流产生电路的公共端；
所述电阻R1的另一端与PNP型三极管Q1的发射极连接。
进一步地，所述运算放大器OP1包括：PMOS管PM3-1、PMOS管PM3-2、PMOS管PM3-3、NMOS管NM3-1、NMOS管NM3-2、NMOS管NM3-3、NMOS管NM3-4、NMOS管NM3-5、NMOS管NM3-6和NMOS管NM3-7；
所述PMOS管PM3-1的源极分别与PMOS管PM3-2的源极和PMOS管PM3-3的源极连接，并作为运算放大器OP1的供电端；其栅极分别与PMOS管PM3-2的栅极、PMOS管PM3-1的漏极和NMOS管NM3-1的漏极连接；
所述NMOS管NM3-1的栅极分别与NMOS管NM3-3的栅极、PMOS管PM3-3的漏极、NMOS管NM3-6的栅极、NMOS管NM3-6的漏极和NMOS管NM3-7的栅极连接；其源极与NMOS管NM3-2的漏极连接；
所述NMOS管NM3-2的栅极作为运算放大器OP1的反相输入端；其源极分别与NMOS管NM3-4的源极、NMOS管NM3-7的源极和NMOS管NM3-5的漏极连接；
所述NMOS管NM3-5的栅极作为运算放大器OP1的偏置电压Vb1端；其源极作为运算放大器OP1的公共端；
所述PMOS管PM3-2的漏极分别与NMOS管NM3-3的漏极和PMOS管PM3-3的栅极连接，并作为运算放大器OP1的输出端；
所述NMOS管NM3-3的源极与NMOS管NM3-4的漏极连接；
所述NMOS管NM3-4的栅极作为运算放大器OP1的同相输入端；
所述NMOS管NM3-6的源极与NMOS管NM3-7的漏极连接。
进一步地，所述CTAT电流产生电路包括：PMOS管PM12、PMOS管PM13、PMOS管PM14、PMOS管PM15、NMOS管NM6、运算放大器OP2、PNP型三极管Q3和第一数字修调电阻；
所述PMOS管PM12的源极分别与PMOS管PM14的源极和运算放大器OP2的供电端连接，并作为CTAT电流产生电路的供电端；其栅极与运算放大器OP2的偏置电压Vb3端连接，并作为CTAT电流产生电路的偏置电压Vb3端；其漏极与PMOS管PM13的源极连接；
所述PMOS管PM13的栅极分别与PMOS管PM15的栅极和运算放大器OP2的偏置电压Vb2端连接，并作为CTAT电流产生电路的偏置电压Vb2端；
所述PMOS管PM13的漏极分别与运算放大器OP2的同相输入端和PNP型三极管Q3的发射极连接；
所述PNP型三极管Q3的基极分别与PNP型三极管Q3的集电极、运算放大器OP2的公共端和第一数字修调电阻的固定端b连接，并作为CTAT电流产生电路的公共端；
所述PMOS管PM14的栅极分别与PMOS管PM15的漏极和NMOS管NM6的漏极连接，并作为CTAT电流产生电路的偏置电压Vb4端；其漏极与PMOS管PM15的源极连接；
所述运算放大器OP2的反相输入端与第一数字修调电阻的可调端c连接；其输出端与NMOS管NM6的栅极连接；其偏置电压Vb1端作为CTAT电流产生电路的偏置电压Vb1端；
所述NMOS管NM6的源极与第一数字修调电阻的固定端a连接；
所述第一数字修调电阻的控制端ctr1至控制端ctr4，依次作为CTAT电流产生电路的数字修调端S1至数字修调端S4。
进一步地，所述运算放大器OP2包括：PMOS管PM4-1、PMOS管PM4-2、PMOS管PM4-3、PMOS管PM4-4、PMOS管PM4-5、PMOS管PM4-6、PMOS管PM4-7、PMOS管PM4-8、PMOS管PM4-9、PMOS管PM4-10、NMOS管NM4-1、NMOS管NM4-2、NMOS管NM4-3、NMOS管NM4-4和电容C4-1；
所述PMOS管PM4-1的源极分别与PMOS管PM4-3的源极、PMOS管PM4-7的源极和PMOS管PM4-6的漏极连接；其栅极分别与PMOS管PM4-2的栅极、PMOS管PM4-2的漏极、NMOS管NM4-1的漏极、PMOS管PM4-4的栅极和PMOS管PM4-8的栅极连接；其漏极与PMOS管PM4-2的源极连接；
所述NMOS管NM4-1的栅极作为运算放大器OP2的偏置电压Vb1端；其源极分别与NMOS管NM4-2的源极、NMOS管NM4-3的源极和NMOS管NM4-4的源极连接，并作为运算放大器OP2的公共端；
所述PMOS管PM4-3的栅极作为运算放大器OP2的同相输入端；其漏极与PMOS管PM4-4的源极连接；
所述PMOS管PM4-4的漏极分别与NMOS管NM4-2的漏极、NMOS管NM4-2的栅极和NMOS管NM4-3的栅极连接；
所述PMOS管PM4-5的源极与PMOS管PM4-9的源极连接，并作为运算放大器OP2的供电端；其栅极与PMOS管PM4-9的栅极连接，并作为运算放大器OP2的偏置电压Vb3端；其漏极与PMOS管PM4-6的源极连接；
所述PMOS管PM4-6的栅极与PMOS管PM4-10的栅极连接，并作为运算放大器OP2的偏置电压Vb2端；
所述PMOS管PM4-7的栅极作为运算放大器OP2的反相输入端；其漏极与PMOS管PM4-8的源极连接；
所述PMOS管PM4-8的漏极分别与NMOS管NM4-3的漏极、电容C4-1的一端和NMOS管NM4-4的栅极连接；
所述PMOS管PM4-9的漏极与PMOS管PM4-10的源极连接；
所述PMOS管PM4-10的漏极分别与电容C4-1的另一端和NMOS管NM4-4的漏极连接，并作为运算放大器OP2的输出端。
进一步地，所述基准电压输出电路包括：PMOS管PM16、PMOS管PM17、PMOS管PM18、PMOS管PM19和第二数字修调电阻；
所述PMOS管PM16的源极与PMOS管PM18的源极连接，并作为基准电压输出电路的供电端；其栅极作为基准电压输出电路的偏置电压Vb4端；其漏极与PMOS管PM17的源极连接；
所述PMOS管PM17的栅极与PMOS管PM19的栅极连接，并作为基准电压输出电路的偏置电压Vb2端；其漏极分别与PMOS管PM19的漏极和第二数字修调电阻的固定端a连接；
所述PMOS管PM18的栅极作为基准电压输出电路的偏置电压Vb3端，其漏极与PMOS管PM19的源极连接；
所述第二数字修调电阻的固定端b作为基准电压输出电路的公共端；其可调端c作为基准电压输出电路的带隙基准电压输出端Vref；其控制端ctr1至控制端ctr4，依次作为基准电压输出电路的数字修调端S5至数字修调端S8。
进一步地，所述第一数字修调电阻和第二数字修调电阻的结构相同，均包括：NMOS管NM5-1、NMOS管NM5-2、NMOS管NM5-3、NMOS管NM5-4、电阻R5-1、电阻R5-2、电阻R5-3和电阻R5-4；
所述NMOS管NM5-1至NMOS管NM5-4的栅极依次作为第一数字修调电阻和第二数字修调电阻的控制端ctr1至控制端ctr4；
所述NMOS管NM5-1至NMOS管NM5-4的源极相互连接，并作为第一数字修调电阻和第二数字修调电阻的可调端c；
所述NMOS管NM5-1的漏极与电阻R5-1的一端连接，并作为第一数字修调电阻和第二数字修调电阻的固定端a；
所述电阻R5-1的另一端分别与NMOS管NM5-2的漏极和电阻R5-2的一端连接；
所述电阻R5-2的另一端分别与NMOS管NM5-3的漏极和电阻R5-3的一端连接；
所述电阻R5-3的另一端分别与NMOS管NM5-4的漏极和电阻R5-4的一端连接；
所述电阻R5-4的另一端作为第一数字修调电阻和第二数字修调电阻的固定端b。
本发明的有益效果为：
1)本发明能快速启动产生基准电压，降低带隙基准电压温漂系数，提高电源抑制比，使输出的基准电压受电源电压、温度的影响降低。同时通过数字信号控制手段，采用数字修调电路结构对输出电压进行补偿，从而获取精准的输出电压，在总体上提升带隙基准电路的性能。
2)本发明通过反馈型启动与偏置电路以及PTAT电流产生电路构成反馈回路，相互作用，产生偏置电压，实现带隙基准电压产生电路的快速启动，输出稳定电压。
3)运算放大器OP1和运算放大器OP2均采用共源共栅的结构，提高了运算放大器的输出阻抗，同时运算放大器OP2采用两级放大，实现高放大增益，提高带隙基准的电源抑制比。
4)基准电压输出电路通过PMOS管PM16在偏置电压Vb4的驱动下产生负温度系数电流，通过PMOS管PM18在偏置电压Vb3的控制下产生正温度系数电流，两路电流叠加在第二数字修调电阻上，并通过CTAT电流产生电路内第一数字修调电阻调节负温度系数电流的负温度系数以适配正温度系数电流，输出高性能、高稳定性的带隙基准电压。
附图说明
图1为本发明实施例提供的一种带隙基准电压产生电路的结构图；
图2为带隙基准电压产生电路的电路图；
图3为反相器的电路图；
图4为运算放大器OP1的电路图；
图5为运算放大器OP2的电路图；
图6为数字修调电阻的电路图；
图7为本发明实施例的电源VDD和带隙基准电压Vref随时间的变化图；
图8为本发明实施例电源抑制比随频率变化的测试结果图；
图9为发明实施例输出的带隙基准电压随温度变化的测试结果图。
具体实施方式
下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
如图1所示，在本发明的一个实施例中，一种带隙基准电压产生电路，包括：
一种带隙基准电压产生电路，包括：反馈型启动与偏置电路、PTAT(proportionalto absolute temperature，与绝对温度成正比)电流产生电路、CTAT(complementarytoabsolute temperature，与绝对温度互补)电流产生电路和基准电压输出电路。
反馈型启动与偏置电路用于通过与PTAT电流产生电路的闭环反馈，在上电时，使带隙基准电压产生电路脱离简并点，并进行稳态输出；其供电端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的供电端连接，并作为带隙基准电压产生电路的供电端；其偏置电压Vb1端分别与PTAT电流产生电路和CTAT电流产生电路的偏置电压Vb1端连接；其偏置电压Vb2端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的偏置电压Vb2端连接；其偏置电压Vb3端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的偏置电压Vb3端连接；其公共端接地。
PTAT电流产生电路用于产生可驱动PMOS管输出正温度系数电流的偏置电压Vb3；其公共端接地。
CTAT电流产生电路用于产生可驱动PMOS管输出负温度系数电流的偏置电压Vb4；其偏置电压Vb4端与基准电压输出电路的偏置电压Vb4端连接；其公共端接地。
基准电压输出电路用于通过PMOS管根据偏置电压Vb3产生正温度系数电流，通过PMOS管根据偏置电压Vb4产生负温度系数电流，并通过电阻叠加正温度系数电流和负温度系数电流，得到带隙基准电压；其公共端接地。
本实施例的具体电路如图2所示。
反馈型启动与偏置电路包括：PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7、NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、反相器INV1和反相器INV2；
PMOS管PM1的栅极分别与PMOS管PM2的栅极和反相器INV2的输出端连接；其源极分别与PMOS管PM3的源极、PMOS管PM3的漏极、PMOS管PM4的源极、PMOS管PM6的源极、反相器INV1的供电端和反相器INV2的供电端连接，并作为反馈型启动与偏置电路的供电端；其漏极与PMOS管PM2的源极连接；
反相器INV2的输入端与反相器INV1的输出端连接；其公共端分别与反相器INV1的公共端、反相器INV1的输入端、NMOS管NM1的源极、NMOS管NM2的源极、NMOS管NM3的源极、NMOS管NM4的源极和NMOS管NM5的源极连接；
PMOS管PM2的漏极分别与NMOS管NM1的漏极、NMOS管NM2的栅极和NMOS管NM3的栅极连接；
NMOS管NM1的栅极分别与PMOS管PM5的漏极、NMOS管NM4的漏极、NMOS管NM4的栅极和NMOS管NM5的栅极连接，并作为反馈型启动与偏置电路的偏置电压Vb1端；
PMOS管PM3的栅极分别与PMOS管PM4的栅极和NMOS管NM2的漏极连接，并作为反馈型启动与偏置电路的偏置电压Vb3端；
PMOS管PM4的漏极与PMOS管PM5的源极连接；
PMOS管PM5的栅极分别与NMOS管NM3的漏极、PMOS管PM6的栅极、PMOS管PM7的栅极、PMOS管PM7的漏极和NMOS管NM5的漏极连接，并作为反馈型启动与偏置电路的偏置电压Vb2端；
PMOS管PM6的漏极与PMOS管PM7的源极连接。
如图3所示，反相器INV1和反相器INV2的结构相同，均包括：PMOS管PM2-1和NMOS管NM2-1。PMOS管PM2-1的栅极与NMOS管NM2-1的栅极连接，并作为反相器INV1和反相器INV2的输入端。PMOS管PM2-1的源极作为反相器INV1和反相器INV2的供电端。NMOS管NM2-1的源极作为反相器INV1和反相器INV2的公共端。PMOS管PM2-1的漏极与NMOS管NM2-1的漏极连接，并作为反相器INV1和反相器INV2的输出端。
PTAT电流产生电路包括：PMOS管PM8、PMOS管PM9、PMOS管PM10、PMOS管PM11、运算放大器OP1、电阻R1、PNP型三极管Q1和PNP型三极管Q2。PMOS管PM8的源极分别与PMOS管PM10的源极和运算放大器OP1的供电端连接，并作为PTAT电流产生电路的供电端；其栅极分别与PMOS管PM10的栅极和运算放大器OP1的输出端连接，并作为PTAT电流产生电路的偏置电压Vb3端；其漏极与PMOS管PM9的源极连接。PMOS管PM10的漏极与PMOS管PM11的源极连接。PMOS管PM9的栅极与PMOS管PM11的栅极连接，并作为PTAT电流产生电路的偏置电压Vb2端；其漏极分别与运算放大器OP1的反相输入端和电阻R1的一端连接。PMOS管PM11的漏极分别与运算放大器OP1的同相输入端和PNP型三极管Q2的发射极连接。运算放大器OP1的偏置电压Vb1端作为PTAT电流产生电路的偏置电压Vb1端。运算放大器OP1的公共端分别与PNP型三极管Q1的基极、PNP型三极管Q1的集电极、PNP型三极管Q2的基极和PNP型三极管Q2的集电极连接，并作为PTAT电流产生电路的公共端。电阻R1的另一端与PNP型三极管Q1的发射极连接。
如图4所示，运算放大器OP1包括：PMOS管PM3-1、PMOS管PM3-2、PMOS管PM3-3、NMOS管NM3-1、NMOS管NM3-2、NMOS管NM3-3、NMOS管NM3-4、NMOS管NM3-5、NMOS管NM3-6和NMOS管NM3-7。PMOS管PM3-1的源极分别与PMOS管PM3-2的源极和PMOS管PM3-3的源极连接，并作为运算放大器OP1的供电端；其栅极分别与PMOS管PM3-2的栅极、PMOS管PM3-1的漏极和NMOS管NM3-1的漏极连接。NMOS管NM3-1的栅极分别与NMOS管NM3-3的栅极、PMOS管PM3-3的漏极、NMOS管NM3-6的栅极、NMOS管NM3-6的漏极和NMOS管NM3-7的栅极连接；其源极与NMOS管NM3-2的漏极连接。NMOS管NM3-2的栅极作为运算放大器OP1的反相输入端；其源极分别与NMOS管NM3-4的源极、NMOS管NM3-7的源极和NMOS管NM3-5的漏极连接。NMOS管NM3-5的栅极作为运算放大器OP1的偏置电压Vb1端；其源极作为运算放大器OP1的公共端。PMOS管PM3-2的漏极分别与NMOS管NM3-3的漏极和PMOS管PM3-3的栅极连接，并作为运算放大器OP1的输出端。NMOS管NM3-3的源极与NMOS管NM3-4的漏极连接。NMOS管NM3-4的栅极作为运算放大器OP1的同相输入端。NMOS管NM3-6的源极与NMOS管NM3-7的漏极连接。
本发明通过反馈型启动与偏置电路以及PTAT电流产生电路构成反馈回路，相互作用，产生偏置电压，实现带隙基准电压产生电路的快速启动，输出稳定电压。
反馈型启动与偏置电路中，通过NMOS管NM3、NMOS管NM4在上电时拉低PMOS管PM4和PMOS管PM5栅极的偏置电压Vb2和偏置电压Vb3，使得提供偏置电压的各MOS管脱离简并点，开始工作；偏置电压Vb1升高，同时使NMOS管NM2导通，NMOS管NM3和NMOS管NM4关断，此时PMOS管PM4栅端Vb3由运算放大器OP1输出提供，偏置电路产生的偏置Vb1与Vb2提供PTAT电流产生电路所需的偏置电压，三者相互形成反馈调节，使系统快速稳定地输出基准电压。PMOS管PM3用作MOS电容，其源级、漏极均连接至供电端，栅极连接偏置电压Vb3端，当电源VDD突然升高时，能抑制输出基准电压的过冲。如图7所示，电源电压VDD在2.0us到2.1us时从0V变化至1.8V，带隙基准电压Vref从0V稳定到880mV，达到稳定的时间较短。
同时，与传统的PTAT电流产生电路相比，由于运算放大器的钳位作用，运算放大器OP1的同相输入端与反相输入端电压相等。当PMOS管PM8与PMOS管PM18、PMOS管PM9与PMOS管PM19的宽长尺寸分别对应相等时，PMOS管PM8所在支路的电流将按1：1复制至PMOS管PM18所在支路，产生正温度系数电流：
其中，Vbe1为PNP型三极管Q1的基极与发射极间电压，Vbe2为PNP型三极管Q2的基极与发射极间电压,VT为三极管热电压，
为0.087mV/K，nI0、I0分别为PNP型三极管Q1、Q2集电极电流，Is1、Is2分别为PNP型三极管Q1、Q2的饱和电流，n为PNP型三极管Q1与PNP型三极管Q2发射极面积之比。
CTAT电流产生电路包括：PMOS管PM12、PMOS管PM13、PMOS管PM14、PMOS管PM15、NMOS管NM6、运算放大器OP2、PNP型三极管Q3和第一数字修调电阻。PMOS管PM12的源极分别与PMOS管PM14的源极和运算放大器OP2的供电端连接，并作为CTAT电流产生电路的供电端；其栅极与运算放大器OP2的偏置电压Vb3端连接，并作为CTAT电流产生电路的偏置电压Vb3端；其漏极与PMOS管PM13的源极连接。PMOS管PM13的栅极分别与PMOS管PM15的栅极和运算放大器OP2的偏置电压Vb2端连接，并作为CTAT电流产生电路的偏置电压Vb2端。PMOS管PM13的漏极分别与运算放大器OP2的同相输入端和PNP型三极管Q3的发射极连接。PNP型三极管Q3的基极分别与PNP型三极管Q3的集电极、运算放大器OP2的公共端和第一数字修调电阻的固定端b连接，并作为CTAT电流产生电路的公共端。PMOS管PM14的栅极分别与PMOS管PM15的漏极和NMOS管NM6的漏极连接，并作为CTAT电流产生电路的偏置电压Vb4端；其漏极与PMOS管PM15的源极连接。运算放大器OP2的反相输入端与第一数字修调电阻的可调端c连接；其输出端与NMOS管NM6的栅极连接；其偏置电压Vb1端作为CTAT电流产生电路的偏置电压Vb1端。NMOS管NM6的源极与第一数字修调电阻的固定端a连接。第一数字修调电阻的控制端ctr1至控制端ctr4，依次作为CTAT电流产生电路的数字修调端S1至数字修调端S4。
由于运算放大器的钳位作用，运算放大器OP2的同相输入端与反相输入端电压等于三极管Q3的基极与发射极间电压差Vbe3。当PMOS管PM14与PMOS管PM16，PMOS管PM15与PMOS管PM17的宽长尺寸分别对应相等时，PMOS管PM14所在支路的电流将按1：1复制至PMOS管PM16所在支路，产生负温度系数电流：
其中Vbe3为三极管Q3的基极与发射极间电压差；R2为第一修调电阻的可调端c到固定端b间的电阻值。
如图5所示，运算放大器OP2包括：PMOS管PM4-1、PMOS管PM4-2、PMOS管PM4-3、PMOS管PM4-4、PMOS管PM4-5、PMOS管PM4-6、PMOS管PM4-7、PMOS管PM4-8、PMOS管PM4-9、PMOS管PM4-10、NMOS管NM4-1、NMOS管NM4-2、NMOS管NM4-3、NMOS管NM4-4和电容C4-1。PMOS管PM4-1的源极分别与PMOS管PM4-3的源极、PMOS管PM4-7的源极和PMOS管PM4-6的漏极连接；其栅极分别与PMOS管PM4-2的栅极、PMOS管PM4-2的漏极、NMOS管NM4-1的漏极、PMOS管PM4-4的栅极和PMOS管PM4-8的栅极连接；其漏极与PMOS管PM4-2的源极连接。NMOS管NM4-1的栅极作为运算放大器OP2的偏置电压Vb1端；其源极分别与NMOS管NM4-2的源极、NMOS管NM4-3的源极和NMOS管NM4-4的源极连接，并作为运算放大器OP2的公共端。PMOS管PM4-3的栅极作为运算放大器OP2的同相输入端；其漏极与PMOS管PM4-4的源极连接。PMOS管PM4-4的漏极分别与NMOS管NM4-2的漏极、NMOS管NM4-2的栅极和NMOS管NM4-3的栅极连接。PMOS管PM4-5的源极与PMOS管PM4-9的源极连接，并作为运算放大器OP2的供电端；其栅极与PMOS管PM4-9的栅极连接，并作为运算放大器OP2的偏置电压Vb3端；其漏极与PMOS管PM4-6的源极连接。PMOS管PM4-6的栅极与PMOS管PM4-10的栅极连接，并作为运算放大器OP2的偏置电压Vb2端。PMOS管PM4-7的栅极作为运算放大器OP2的反相输入端；其漏极与PMOS管PM4-8的源极连接。PMOS管PM4-8的漏极分别与NMOS管NM4-3的漏极、电容C4-1的一端和NMOS管NM4-4的栅极连接。PMOS管PM4-9的漏极与PMOS管PM4-10的源极连接。PMOS管PM4-10的漏极分别与电容C4-1的另一端和NMOS管NM4-4的漏极连接，并作为运算放大器OP2的输出端。
运算放大器OP1和OP2均采用共源共栅的结构，提高了运算放大器的输出阻抗，同时运算放大器OP2采用两级放大，实现高放大增益，提高整体电路的电源抑制比。如图8所示，本发明实施例的电源抑制比在低频时达到-80dB。
基准电压输出电路包括：PMOS管PM16、PMOS管PM17、PMOS管PM18、PMOS管PM19和第二数字修调电阻。PMOS管PM16的源极与PMOS管PM18的源极连接，并作为基准电压输出电路的供电端；其栅极作为基准电压输出电路的偏置电压Vb4端；其漏极与PMOS管PM17的源极连接。PMOS管PM17的栅极与PMOS管PM19的栅极连接，并作为基准电压输出电路的偏置电压Vb2端；其漏极分别与PMOS管PM19的漏极和第二数字修调电阻的固定端a连接。PMOS管PM18的栅极作为基准电压输出电路的偏置电压Vb3端，其漏极与PMOS管PM19的源极连接。第二数字修调电阻的固定端b作为基准电压输出电路的公共端；其可调端c作为基准电压输出电路的带隙基准电压输出端Vref；其控制端ctr1至控制端ctr4，依次作为基准电压输出电路的数字修调端S5至数字修调端S8。
如图6所示，第一数字修调电阻和第二数字修调电阻的结构相同，均包括：NMOS管NM5-1、NMOS管NM5-2、NMOS管NM5-3、NMOS管NM5-4、电阻R5-1、电阻R5-2、电阻R5-3和电阻R5-4。NMOS管NM5-1至NMOS管NM5-4的栅极依次作为第一数字修调电阻和第二数字修调电阻的控制端ctr1至控制端ctr4。NMOS管NM5-1至NMOS管NM5-4的源极相互连接，并作为第一数字修调电阻和第二数字修调电阻的可调端c。NMOS管NM5-1的漏极与电阻R5-1的一端连接，并作为第一数字修调电阻和第二数字修调电阻的固定端a。电阻R5-1的另一端分别与NMOS管NM5-2的漏极和电阻R5-2的一端连接。电阻R5-2的另一端分别与NMOS管NM5-3的漏极和电阻R5-3的一端连接。电阻R5-3的另一端分别与NMOS管NM5-4的漏极和电阻R5-4的一端连接。电阻R5-4的另一端作为第一数字修调电阻和第二数字修调电阻的固定端b。
基准电压输出电路通过PMOS管PM16在偏置电压Vb4的驱动下产生负温度系数电流，通过PMOS管PM18在偏置电压Vb3的控制下产生正温度系数电流，两路电流叠加在第二数字修调电阻上，并通过CTAT电流产生电路内第一数字修调电阻调节负温度系数电流的负温度系数以适配正温度系数电流，输出高性能、高稳定性的带隙基准电压。
如图9所示，输出的带隙基准电压Vref随温度(-40℃～125℃)变化的测试结果图，其结果显示本发明实施例的基准变化为7ppm/℃。
综上，本发明能快速启动产生基准电压，降低带隙基准电压温漂系数，提高电源抑制比，使输出的基准电压受电源电压、温度的影响降低。同时通过数字信号控制手段，采用数字修调电路结构对输出电压进行补偿，从而获取精准的输出电压，在总体上提升带隙基准电路的性能。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (9)
1.一种带隙基准电压产生电路，其特征在于，包括：反馈型启动与偏置电路、PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路；
所述反馈型启动与偏置电路用于通过与PTAT电流产生电路的闭环反馈，在上电时，使带隙基准电压产生电路脱离简并点，并进行稳态输出；其供电端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的供电端连接，并作为带隙基准电压产生电路的供电端；其偏置电压Vb1端分别与PTAT电流产生电路和CTAT电流产生电路的偏置电压Vb1端连接；其偏置电压Vb2端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的偏置电压Vb2端连接；其偏置电压Vb3端分别与PTAT电流产生电路、CTAT电流产生电路和基准电压输出电路的偏置电压Vb3端连接；其公共端接地；
所述PTAT电流产生电路用于产生可驱动PMOS管输出正温度系数电流的偏置电压Vb3；其公共端接地；
所述CTAT电流产生电路用于产生可驱动PMOS管输出负温度系数电流的偏置电压Vb4；其偏置电压Vb4端与基准电压输出电路的偏置电压Vb4端连接；其公共端接地；
所述基准电压输出电路用于通过PMOS管根据偏置电压Vb3产生正温度系数电流，通过PMOS管根据偏置电压Vb4产生负温度系数电流，并通过电阻叠加正温度系数电流和负温度系数电流，得到带隙基准电压；其公共端接地。
2.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述反馈型启动与偏置电路包括：PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7、NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、反相器INV1和反相器INV2；
所述PMOS管PM1的栅极分别与PMOS管PM2的栅极和反相器INV2的输出端连接；其源极分别与PMOS管PM3的源极、PMOS管PM3的漏极、PMOS管PM4的源极、PMOS管PM6的源极、反相器INV1的供电端和反相器INV2的供电端连接，并作为反馈型启动与偏置电路的供电端；其漏极与PMOS管PM2的源极连接；
所述反相器INV2的输入端与反相器INV1的输出端连接；其公共端分别与反相器INV1的公共端、反相器INV1的输入端、NMOS管NM1的源极、NMOS管NM2的源极、NMOS管NM3的源极、NMOS管NM4的源极和NMOS管NM5的源极连接；
所述PMOS管PM2的漏极分别与NMOS管NM1的漏极、NMOS管NM2的栅极和NMOS管NM3的栅极连接；
所述NMOS管NM1的栅极分别与PMOS管PM5的漏极、NMOS管NM4的漏极、NMOS管NM4的栅极和NMOS管NM5的栅极连接，并作为反馈型启动与偏置电路的偏置电压Vb1端；
所述PMOS管PM3的栅极分别与PMOS管PM4的栅极和NMOS管NM2的漏极连接，并作为反馈型启动与偏置电路的偏置电压Vb3端；
所述PMOS管PM4的漏极与PMOS管PM5的源极连接；
所述PMOS管PM5的栅极分别与NMOS管NM3的漏极、PMOS管PM6的栅极、PMOS管PM7的栅极、PMOS管PM7的漏极和NMOS管NM5的漏极连接，并作为反馈型启动与偏置电路的偏置电压Vb2端；
所述PMOS管PM6的漏极与PMOS管PM7的源极连接。
3.根据权利要求2所述的带隙基准电压产生电路，其特征在于，所述反相器INV1和反相器INV2的结构相同，均包括：PMOS管PM2-1和NMOS管NM2-1；
所述PMOS管PM2-1的栅极与NMOS管NM2-1的栅极连接，并作为反相器INV1和反相器INV2的输入端；
所述PMOS管PM2-1的源极作为反相器INV1和反相器INV2的供电端；
所述NMOS管NM2-1的源极作为反相器INV1和反相器INV2的公共端；
所述PMOS管PM2-1的漏极与NMOS管NM2-1的漏极连接，并作为反相器INV1和反相器INV2的输出端。
4.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述PTAT电流产生电路包括：PMOS管PM8、PMOS管PM9、PMOS管PM10、PMOS管PM11、运算放大器OP1、电阻R1、PNP型三极管Q1和PNP型三极管Q2；
所述PMOS管PM8的源极分别与PMOS管PM10的源极和运算放大器OP1的供电端连接，并作为PTAT电流产生电路的供电端；其栅极分别与PMOS管PM10的栅极和运算放大器OP1的输出端连接，并作为PTAT电流产生电路的偏置电压Vb3端；其漏极与PMOS管PM9的源极连接；
所述PMOS管PM10的漏极与PMOS管PM11的源极连接；
所述PMOS管PM9的栅极与PMOS管PM11的栅极连接，并作为PTAT电流产生电路的偏置电压Vb2端；其漏极分别与运算放大器OP1的反相输入端和电阻R1的一端连接；
所述PMOS管PM11的漏极分别与运算放大器OP1的同相输入端和PNP型三极管Q2的发射极连接；
所述运算放大器OP1的偏置电压Vb1端作为PTAT电流产生电路的偏置电压Vb1端；
所述运算放大器OP1的公共端分别与PNP型三极管Q1的基极、PNP型三极管Q1的集电极、PNP型三极管Q2的基极和PNP型三极管Q2的集电极连接，并作为PTAT电流产生电路的公共端；
所述电阻R1的另一端与PNP型三极管Q1的发射极连接。
5.根据权利要求4所述的带隙基准电压产生电路，其特征在于，所述运算放大器OP1包括：PMOS管PM3-1、PMOS管PM3-2、PMOS管PM3-3、NMOS管NM3-1、NMOS管NM3-2、NMOS管NM3-3、NMOS管NM3-4、NMOS管NM3-5、NMOS管NM3-6和NMOS管NM3-7；
所述PMOS管PM3-1的源极分别与PMOS管PM3-2的源极和PMOS管PM3-3的源极连接，并作为运算放大器OP1的供电端；其栅极分别与PMOS管PM3-2的栅极、PMOS管PM3-1的漏极和NMOS管NM3-1的漏极连接；
所述NMOS管NM3-1的栅极分别与NMOS管NM3-3的栅极、PMOS管PM3-3的漏极、NMOS管NM3-6的栅极、NMOS管NM3-6的漏极和NMOS管NM3-7的栅极连接；其源极与NMOS管NM3-2的漏极连接；
所述NMOS管NM3-2的栅极作为运算放大器OP1的反相输入端；其源极分别与NMOS管NM3-4的源极、NMOS管NM3-7的源极和NMOS管NM3-5的漏极连接；
所述NMOS管NM3-5的栅极作为运算放大器OP1的偏置电压Vb1端；其源极作为运算放大器OP1的公共端；
所述PMOS管PM3-2的漏极分别与NMOS管NM3-3的漏极和PMOS管PM3-3的栅极连接，并作为运算放大器OP1的输出端；
所述NMOS管NM3-3的源极与NMOS管NM3-4的漏极连接；
所述NMOS管NM3-4的栅极作为运算放大器OP1的同相输入端；
所述NMOS管NM3-6的源极与NMOS管NM3-7的漏极连接。
6.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述CTAT电流产生电路包括：PMOS管PM12、PMOS管PM13、PMOS管PM14、PMOS管PM15、NMOS管NM6、运算放大器OP2、PNP型三极管Q3和第一数字修调电阻；
所述PMOS管PM12的源极分别与PMOS管PM14的源极和运算放大器OP2的供电端连接，并作为CTAT电流产生电路的供电端；其栅极与运算放大器OP2的偏置电压Vb3端连接，并作为CTAT电流产生电路的偏置电压Vb3端；其漏极与PMOS管PM13的源极连接；
所述PMOS管PM13的栅极分别与PMOS管PM15的栅极和运算放大器OP2的偏置电压Vb2端连接，并作为CTAT电流产生电路的偏置电压Vb2端；
所述PMOS管PM13的漏极分别与运算放大器OP2的同相输入端和PNP型三极管Q3的发射极连接；
所述PNP型三极管Q3的基极分别与PNP型三极管Q3的集电极、运算放大器OP2的公共端和第一数字修调电阻的固定端b连接，并作为CTAT电流产生电路的公共端；
所述PMOS管PM14的栅极分别与PMOS管PM15的漏极和NMOS管NM6的漏极连接，并作为CTAT电流产生电路的偏置电压Vb4端；其漏极与PMOS管PM15的源极连接；
所述运算放大器OP2的反相输入端与第一数字修调电阻的可调端c连接；其输出端与NMOS管NM6的栅极连接；其偏置电压Vb1端作为CTAT电流产生电路的偏置电压Vb1端；
所述NMOS管NM6的源极与第一数字修调电阻的固定端a连接；
所述第一数字修调电阻的控制端ctr1至控制端ctr4，依次作为CTAT电流产生电路的数字修调端S1至数字修调端S4。
7.根据权利要求6所述的带隙基准电压产生电路，其特征在于，所述运算放大器OP2包括：PMOS管PM4-1、PMOS管PM4-2、PMOS管PM4-3、PMOS管PM4-4、PMOS管PM4-5、PMOS管PM4-6、PMOS管PM4-7、PMOS管PM4-8、PMOS管PM4-9、PMOS管PM4-10、NMOS管NM4-1、NMOS管NM4-2、NMOS管NM4-3、NMOS管NM4-4和电容C4-1；
所述PMOS管PM4-1的源极分别与PMOS管PM4-3的源极、PMOS管PM4-7的源极和PMOS管PM4-6的漏极连接；其栅极分别与PMOS管PM4-2的栅极、PMOS管PM4-2的漏极、NMOS管NM4-1的漏极、PMOS管PM4-4的栅极和PMOS管PM4-8的栅极连接；其漏极与PMOS管PM4-2的源极连接；
所述NMOS管NM4-1的栅极作为运算放大器OP2的偏置电压Vb1端；其源极分别与NMOS管NM4-2的源极、NMOS管NM4-3的源极和NMOS管NM4-4的源极连接，并作为运算放大器OP2的公共端；
所述PMOS管PM4-3的栅极作为运算放大器OP2的同相输入端；其漏极与PMOS管PM4-4的源极连接；
所述PMOS管PM4-4的漏极分别与NMOS管NM4-2的漏极、NMOS管NM4-2的栅极和NMOS管NM4-3的栅极连接；
所述PMOS管PM4-5的源极与PMOS管PM4-9的源极连接，并作为运算放大器OP2的供电端；其栅极与PMOS管PM4-9的栅极连接，并作为运算放大器OP2的偏置电压Vb3端；其漏极与PMOS管PM4-6的源极连接；
所述PMOS管PM4-6的栅极与PMOS管PM4-10的栅极连接，并作为运算放大器OP2的偏置电压Vb2端；
所述PMOS管PM4-7的栅极作为运算放大器OP2的反相输入端；其漏极与PMOS管PM4-8的源极连接；
所述PMOS管PM4-8的漏极分别与NMOS管NM4-3的漏极、电容C4-1的一端和NMOS管NM4-4的栅极连接；
所述PMOS管PM4-9的漏极与PMOS管PM4-10的源极连接；
所述PMOS管PM4-10的漏极分别与电容C4-1的另一端和NMOS管NM4-4的漏极连接，并作为运算放大器OP2的输出端。
8.根据权利要求7所述的带隙基准电压产生电路，其特征在于，所述基准电压输出电路包括：PMOS管PM16、PMOS管PM17、PMOS管PM18、PMOS管PM19和第二数字修调电阻；
所述PMOS管PM16的源极与PMOS管PM18的源极连接，并作为基准电压输出电路的供电端；其栅极作为基准电压输出电路的偏置电压Vb4端；其漏极与PMOS管PM17的源极连接；
所述PMOS管PM17的栅极与PMOS管PM19的栅极连接，并作为基准电压输出电路的偏置电压Vb2端；其漏极分别与PMOS管PM19的漏极和第二数字修调电阻的固定端a连接；
所述PMOS管PM18的栅极作为基准电压输出电路的偏置电压Vb3端，其漏极与PMOS管PM19的源极连接；
所述第二数字修调电阻的固定端b作为基准电压输出电路的公共端；其可调端c作为基准电压输出电路的带隙基准电压输出端Vref；其控制端ctr1至控制端ctr4，依次作为基准电压输出电路的数字修调端S5至数字修调端S8。
9.根据权利要求8所述的带隙基准电压产生电路，其特征在于，所述第一数字修调电阻和第二数字修调电阻的结构相同，均包括：NMOS管NM5-1、NMOS管NM5-2、NMOS管NM5-3、NMOS管NM5-4、电阻R5-1、电阻R5-2、电阻R5-3和电阻R5-4；
所述NMOS管NM5-1至NMOS管NM5-4的栅极依次作为第一数字修调电阻和第二数字修调电阻的控制端ctr1至控制端ctr4；
所述NMOS管NM5-1至NMOS管NM5-4的源极相互连接，并作为第一数字修调电阻和第二数字修调电阻的可调端c；
所述NMOS管NM5-1的漏极与电阻R5-1的一端连接，并作为第一数字修调电阻和第二数字修调电阻的固定端a；
所述电阻R5-1的另一端分别与NMOS管NM5-2的漏极和电阻R5-2的一端连接；
所述电阻R5-2的另一端分别与NMOS管NM5-3的漏极和电阻R5-3的一端连接；
所述电阻R5-3的另一端分别与NMOS管NM5-4的漏极和电阻R5-4的一端连接；
所述电阻R5-4的另一端作为第一数字修调电阻和第二数字修调电阻的固定端b。
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