CN114281149A - Rram阵列求和运算电路及方法 - Google Patents

Abstract

本发明提供了一种RRAM阵列求和运算电路及方法，所述RRAM阵列求和运算电路包括：电流输入单元，用于提供多路待运算电流；第一电流镜单元，与所述电流输入单元电连接，用于将所述多路待运算电流按照第一比例缩放后输出；第二电流镜单元，与所述第一电流镜单元电连接，用于将所述第一电流镜单元输出的电流按照第二比例缩放；第三电流镜单元，分别与所述第一电流镜单元和所述第二电流镜单元电连接，用于将所述第二电流镜单元输出的电流按照第三比例缩放后并维持；输出单元，与所述第二电流镜单元电连接，用于将所述第二电流镜单元的电流按照预设比例缩放后输出，本发明能够以较低的功耗完成多路阵列电流的加权求和，而且能够有效减小误差。

Description

RRAM阵列求和运算电路及方法

技术领域

本发明涉及电路技术领域，尤其涉及一种RRAM阵列求和运算电路方法。

背景技术

忆阻器，全称记忆电阻器，通过忆阻器制作的阻变存储器(Resistive RandomAccess Memory，RRAM)，以非导性材料的电阻在外加电场作用下，在高阻态和低阻态之间实现可逆转换为基础的非易失性存储器。它是表示磁通与电荷关系的电路器件。忆阻具有电阻的量纲，但和电阻不同的是，忆阻的阻值是由流经它的电荷确定。因此，通过测定忆阻的阻值，便可知道流经它的电荷量，从而有记忆电荷的作用。由于忆阻的非线性性质，可以产生混沌电路，从而在保密通信中也有很多应用。

RRAM等存算一体电路通过电流加和获得乘加结果后需要模数转换器进行量化，用来转化为数字信号进行进一步存储和运算。假设权重为8bit，但电阻值能表示的状态数小于256，那么权重需要被存储在多个电阻上，即一次乘加结果会被拆分为多个结果然后合并。一般有两种解决方法，一种是对每一路电阻网络的电流分别采用ADC量化，用数字域运算对结果加权加和，这种方式引入多次量化误差，且ADC功耗较高。另一种方式是用电流镜将各路电流放大相应的权重倍数加和，然后对总电流进行ADC量化，但高权重的电流镜“宽长比”较大，耗费大量面积。

因此，有必要提供一种新型的RRAM阵列求和运算电路及方法以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种RRAM阵列求和运算电路及方法，能够以较低的功耗完成多路阵列电流的加权求和，而且能够有效减小误差。

为实现上述目的，本发明的所述RRAM阵列求和运算电路，包括：

电流输入单元，用于提供多路待运算电流；

第一电流镜单元，与所述电流输入单元电连接，用于将所述多路待运算电流按照第一比例缩放后输出；

第二电流镜单元，与所述第一电流镜单元电连接，用于将所述第一电流镜单元输出的电流按照第二比例缩放；

第三电流镜单元，分别与所述第一电流镜单元和所述第二电流镜单元电连接，用于将所述第二电流镜单元输出的电流按照第三比例缩放后并维持；

输出单元，与所述第二电流镜单元电连接，用于将所述第二电流镜单元的电流按照预设比例缩放后输出；

其中，所述第二电流镜单元还用于维持经过第二比例缩放后的电流，所述第三电流镜单元还用于通过电容电压维持所述第二电流镜单元维持的电流，所述第二电流镜单元还用于将下一路待运算电流与第三电流镜单元维持的电流叠加。

本发明所述的RRAM阵列求和运算电路的有益效果在于：通过电流输入单元提供多路待运算电流，之后通过第一电流镜单元将待运算电流转换为第一目标电流，之后依次经过第三电流就单元和第二电流镜单元进行缩放处理，并通过第二电流镜单元维持经过第二电流镜单元缩放后的电流，同时通过第三电流镜单元以电容电压的方式保持第二电流镜单元中维持的电流，并在电流输入单元输入下一路待测电流之后，通过第二电流镜单元将在第三电流镜单元中维持的电流与经过第一电流镜单元缩放后的下一路待运算电流进行叠加，重复执行上述处理过程之后以完成多路待运算电流的加权求和过程，由于采用串行的递归运算方式对电流进行加权求和，不仅能够有效降低电流量化误差，而且能够有效减少整体电路功耗。

可选的，所述第三电流镜单元包括第三NMOS管、第四NMOS管、第一开关、第三开关和第一电容，其中：

所述第三NMOS管的漏极与所述第一电流镜单元输出端和所述第二电流镜单元输入端电连接，所述第三NMOS管的栅极分别与所述第一电容的一端、所述第一开关的一端和所述第三开关的一端连接，所述第三开关的另一端分别与所述第四NMOS管的栅极和漏极连接，所述第四NMOS管的漏极还与所述第二电流镜单元输出端连接，所述第四NMOS管的源极、所述第三NMOS管的源极、所述第一电容的另一端和所述第一开关的另一端均接地；

所述第二电流镜单元包括第一PMOS管、第二PMOS管、第二开关和第二电容，其中：

所述第二PMOS管的漏极与所述第四NMOS管的漏极连接，所述第二PMOS管的栅极分别与所述第二电容的一端、所述第二开关的一端连接，所述第二开关的另一端分别与所述第一PMOS管的栅极、所述第一PMOS管的漏极、所述输出单元连接，所述第二电容的另一端接地，且所述第一PMOS管的源极和第二PMOS管的源极均接工作电压，且所述第一PMOS管的漏极与分别与所述第一电流镜单元和所述第三NMOS管的漏极连接。其有益效果在于：第二电流镜单元通过第二电容维持按照第二比例缩放之后的电流，同时第三电流镜单元通过第三电容维持第二电流镜单元中维持的电流，以便于在后续电流传输到第三电流镜单元之后，以便于通过第三电流镜单元将后续输入的电流与第三电流镜单元中维持的电流进行叠加，方便后续完成对多路待运算电流的加权求和过程。

可选的，所述输出单元包括第三PMOS管，所述第三PMOS管的栅极与所述第二开关的另一端连接，所述第三PMOS管与所述第一PMOS管组成电流镜并将所述第一PMOS管输出的电流按照预设比例缩放后输出，所述第三PMOS管的源极接工作电压。其有益效果在于：通过第三PMOS管和第一PMOS管组成电流镜，以将第一PMOS管输出的电流按照预设比例缩放后输出。

可选的，所述输出单元还包括第四开关，所述第三PMOS管的栅极通过所述第四开关与所述第一PMOS管的栅极连接。其有益效果在于：便于通过第四开关控制第三PMOS管的电流输出。

可选的，所述电流输入单元包括忆阻器阵列和多路选通开关，所述忆阻器阵列的输出端与所述多路选通开关一端连接，所述多路选通开关的另一端与所述第一电流镜单元连接；

所述第一电流镜单元包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极和栅极均与所述多路选通开关的另一端连接，且所述第一NMOS管的栅极还与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极分别与所述第二电流镜单元、所述第三电流镜单元连接，所述第一NMOS管的源极和所述第二NMOS管的源极均接地。

本发明还提供了一种RRAM阵列求和运算方法，包括：

提供上述的RRAM阵列求和运算电路；

在每个时钟周期通过电流输入单元输入多路待运算电流至第一电流镜单元；

通过所述第一电流镜单元将每一路待运算电流按照第一比例缩放后输出为第一路目标电流；

通过第二电流镜单元对所述第一路目标电流进行处理并输出第一中间电流至所述第三电流镜单元；

通过所述第三电流镜单元对所述第一中间电流进行按照第三比例缩放以得到第一处理电流，并维持所述第一处理电流；

通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元，并通过所述第二电流镜单元对下一路待运算电流和所述第一处理电流进行叠加得到第一叠加电流；

依次通过所述第二电流镜单元和所述第三电流镜单元对所述第一叠加电流重复执行上述过程，直至所述电流输入单元输出最后一路待运算电流至所述第一电流镜单元后输出最后一路目标电流，通过所述第二电流镜单元将最后一路目标电流和所述第三电流镜单元最后一次维持的第一处理电流叠加以得到累加电流；

通过所述输出单元将所述累加电流按照预设比例输出，完成多路待运算电流的求和运算。

本发明所述的RRAM电流阵列求和运算方法的有益效果在于：通过上述的RRAM阵列求和运算电路进行电流求和运算，通过电流输入单元提供多路待运算电流，之后通过第一电流镜单元将待运算电流转换为第一目标电流，之后依次经过第三电流就单元和第二电流镜单元进行缩放处理，并通过第二电流镜单元维持经过第二电流镜单元缩放后的电流，同时通过第三电流镜单元以电容电压的方式保持第二电流镜单元中维持的电流，并在电流输入单元输入下一路待测电流之后，通过第三电流镜单元将在第三电流镜单元中维持的电流与经过第一电流镜单元缩放后的下一路待运算电流进行叠加，重复执行上述处理过程之后以完成多路待运算电流的加权求和过程，由于采用串行的递归运算方式对电流进行加权求和，不仅能够有效降低电流量化误差，而且能够有效减少整体电路功耗。

可选的，所述通过所述第三电流镜单元对所述第一中间电流进行按照第三比例缩放以得到第一处理电流，并维持所述第一处理电流，包括：

打开第三开关，将第三NMOS管和第四NMOS管导通，以将所述第一中间电流按照所述第三比例缩放后得到所述第一处理电流；

断开所述第三开关，通过第第一电容维持所述第一处理电流。

可选的，所述通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元，并通过所述第二电流镜单元对下一路待运算电流和所述第一处理电流进行叠加得到第一叠加电流，包括：

通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元；

所述第一电流镜单元将下一路待运算电流按照第一比例缩放后输出第二目标电流至第三电流镜单元；

所述第二电流镜单元将所述第二目标电流和所述第一处理电流叠加得到第一叠加电流。

可选的，所述直至所述电流输入单元输出最后一路待运算电流至所述第一电流镜单元后输出最后一路目标电流，包括：

当所述电流输入单元输出的最后一路电流达到目标阈值路数的电流后，通过所述第一电流镜单元将所述电流输入单元输出的最后一路电流处理后输出为最后一路目标电流；

所述通过所述第二电流镜单元将最后一路目标电流和所述第三电流镜单元最后一次维持的第一处理电流叠加以得到累加电流，包括：

打开第二开关，通过第一PMOS管将所述第一电流镜单元输出的最后一路目标电流和所述第三电流镜最后一次维持的所述第一处理电流叠加得到所述累加电流。

可选的，所述通过所述输出单元将所述累加电流按照预设比例输出，包括

打开第四开关，使得第一PMOS管和第三PMOS管之间形成电流镜，并将所述第一PMOS管中的所述累加电流按照预设比例缩放后输出。

附图说明

图1为本发明的实施例所述的RRAM阵列求和运算电路的电路图；

图2为本发明的实施例所述的RRAM阵列求和运算方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种RRAM阵列求和运算电路，参考图1，包括第一电流镜单元1、第二电流镜单元2、第三电流镜单元3、电流输入单元4和输出单元5，其中电流输入单元4用于提供多路待运算电流；第一电流镜单元1与所述电流输入单元4电连接，用于将所述多路待运算电流按照第一比例缩放后输出；第二电流镜单元2与所述第一电流镜单元1电连接输出端，用于将所述第一电流镜单元1输出的电流按照第二比例缩放；第三电流镜单元3与所述第一电流镜单元1和所述第二电流镜单元2电连接，用于将所述第二电流镜单元输出的电流按照第三比例缩放后并维持；输出单元5与所述第二电流镜单元2电连接，用于将所述第二电流镜单元2的电流按照预设比例缩放后输出；

其中，所述第二电流镜单元2还用于维持经过第二比例缩放后的电流，所述第三电流镜单元3还用于通过电容电压维持所述第二电流镜单元维持的电流，所述第二电流镜单元2还用于将下一路待运算电流与第三电流镜单元维持的电流叠加，并最终将叠加后的电流通过输出单元5输出。

在上述电路中，在电流输入单元4将多路待运算电流分别输入到整个电路之中，之后通过第一电流镜单元1将输入的待运算电流按照第一比例缩放后输出为第一目标电流，并通过第三电流镜单元3对第一目标电流按照第三比例进行缩放后输出为第一中间电流，之后第三电流镜单元3将第一中间电流输出至第二电流镜单元2，通过第二电流镜单元2对第一中间电流按照第二比例进行缩放后得到第一处理电流，同时所述第二电流镜单元2通过内部的电容电压维持处理后的第一处理电流，之后通过第三电流镜单元3再次以电容电压将第一处理电流维持并保存，以便于在后续电流输入单元4输入下一路待运算电流之后，在经过第一电流镜单元1处理之后，第三电流镜单元3将上一次维持的第一处理电流和经过第一电流镜单元1缩放处理后的下一路待运算电流叠加在一起，并按照第三比例继续缩放，并再次通过第三电流镜单元3和第二电流镜单元2进行处理，重复上述过程，当电流输入单元4输出的最后一路待运算电流满足目标阈值路数的电流时，就可以将第三电流镜单元3最后一次维持的叠加电流与第一电流镜单元1处理后的最后一路待运算电流叠加在一起，从而完成多路待运算电流的加权求和，采用串行递归的方式完成电流的加权求和，相较于需要并行加权求和，本方案的电路能够有效降低运算功耗，减小后续量化误差，同时减小了电路整体面积。

在一些实施例中，所述第三电流镜单元3包括第三NMOS管301、第四NMOS管302、第一开关303、第三开关304和第一电容305，其中：

所述第三NMOS管301的漏极与所述第一电流镜单元1输出端和第二电流镜单元2输入端电连接，所述第三NMOS管301的栅极分别与所述第一电容305的一端、所述第一开关303的一端和所述第三开关304的一端连接，所述第三开关303的另一端分别与所述第四NMOS管302的栅极和漏极连接，所述第四NMOS管302的漏极还与所述第二电流镜单元2输出端连接，所述第四NMOS管302的源极、所述第三NMOS管301的源极、所述第一电容305的另一端和所述第一开关303的另一端均接地；

所述第二电流镜单元2包括第一PMOS管201、第二PMOS管202、第二开关203和第二电容204，其中：

所述第二PMOS管202的漏极与所述第四NMOS管302的漏极连接，所述第二PMOS管202的栅极分别与所述第二电容204的一端、所述第二开关203的一端连接，所述第二开关203的另一端分别与所述第一PMOS管201的栅极、所述第一PMOS管201的漏极、所述输出单元5连接，所述第二电容204的另一端接地，且所述第一PMOS管201的源极和第二PMOS管202的源极均接工作电压，且所述第一PMOS管201的漏极与分别与所述第一电流镜单元1和所述第三NMOS管301的漏极连接。

在一些实施例中，当所述输出单元5的输出端外接的是无记忆器件时，则此时所述输出单元5可以不需要开关，所述输出单元5包括第三PMOS管501，所述第三PMOS管501的栅极与所述第二开关203的另一端连接，所述第三PMOS管501与所述第一PMOS管组成电流镜并将所述第一PMOS管201输出的电流按照预设比例缩放后输出，所述第三PMOS管501的源极接工作电压。

所述电流输入单元4包括忆阻器阵列401和多路选通开关402，所述忆阻器阵列401的输出端与所述多路选通开关402一端连接，所述多路选通开关402的另一端与所述第一电流镜单元1连接；

所述第一电流镜单元1包括第一NMOS管101和第二NMOS管102，所述第一NMOS管101的漏极和栅极均与所述多路选通开关402的另一端连接，且所述第一NMOS管101的栅极还与所述第二NMOS管102的栅极连接，所述第二NMOS管102的漏极分别与所述第二电流镜单元2、所述第三电流镜单元3连接，所述第一NMOS管101的源极和所述第二NMOS管102的源极均接地。

在本实施例中，所述第二NMOS管102的漏极分别与所述第一PMOS管201的漏极、所述第三NMOS管501的漏极连接。

在一些实施例中，当所述输出单元5的输出端外接的是有记忆器件时，则此时所述输出单元5需要开关，所述输出单元5还包括第四开关502，所述第三PMOS管501的栅极通过所述第四开关502与所述第一PMOS管的栅极连接，通过第四开关502便于控制第一PMOS管201和第三PMOS管501之间的导通，便于在完成多路待检测电流的加权求和之后，通过第一PMOS管201和第三PMOS管501组成电流镜，根据第一PMOS管201的宽长比和第三PMOS管501的宽长比之间的比例作为预设比例，将第一PMOS管201完成多路待检测电流的加权求和之后的电流按照预设比例缩放后，将最终的结果输出。

需要说明的是，在本实施例中，所述第一开关303、所述第二开关203、所述第三开关304和所述第四开关502均可以采用NMOS管、PMOS管和传输门中的任意一种。

在一些实施例中，本方案的RRAM阵列求和运算电路包括三种工作模式，当第二开关203打开时为状态更新模式，当第一开关303或者第三开关304打开时为运算模式，当第四开关502打开时为输出模式。

在又一些实施例中，所述第一开关303、所述第二开关203、所述第三开关304和所述第四开关502均采用NMOS管，其中第二开关203和第四开关502均在时钟为低电平时开启，以第一比例为1，第二比例为为0.5，第三比例为1，预设比例为1，忆阻器阵列401为4列的情况下，结合时序对上述RRAM阵列求和运算电路进行说明，在第一个时钟周期高电平时，所述第一开关303处于打开状态，所述第二开关203、所述第三开关304和所述第四开关502均处于关闭状态，此时进入运算模式，电流输入单元4通过多路选通开关402选中一路忆阻器阵列401获得第一路待运算电流I(1)，使得第一NMOS管101和第二NMOS管102的电流更新为I(1)，此时第三NMOS管301、第二PMOS管202、第四NMOS管302和第三PMOS管501的电流均为0，而第一PMOS管201的电流为Isum(1)＝I(1)；当进入时钟低电平的时候，第一开关303、所述第三开关304和所述第四开关502均处于关闭状态，所述第二开关203处于打开状态，此时第一NMOS管101、第二NMOS管102和第一PMOS管201的继续保持为I(1)，而第三NMOS管301的电流和第三PMOS管501的电流继续保持为0，由于第二电流镜单元2的第二比例为0.5，从而第二PMOS管202和第四NMOS管302的电流更新为0.5Isum(1)。

之后进入下一个时钟周期，在时钟高电平时，所述第一开关303、所述第二开关203和所述第四开关502均处于关闭状态，所述第三开关304处于打开状态，电流输入单元4通过多路选通开关402选中一路忆阻器阵列401获得第一路待运算电流I(2)，则使得第一NMOS管101和第二NMOS管102的电流更新为I(2)，此时第三NMOS管301、第二PMOS管202、第四NMOS管302的电流均更新为0.5Isum(1)，第三PMOS管501的电流为0，而第一PMOS管201的电流为Isum(2)＝I(2)+0.5Isum(1)；在时钟低电平时，所述第一开关303、所述第三开关304和所述第四开关502均处于关闭状态，所述第二开关203处于打开状态，第一NMOS管101和第二NMOS管102的电流继续保持为I(2)，第三NMOS管301的电流继续保持0.5Isum(1)，第一PMOS管201的电流也继续保持为Isum(2)＝I(2)+0.5Isum(1)，而第二PMOS管202、第四NMOS管302的电流均更新为0.5Isum(2)，第三PMOS管501的电流为0。

之后进入第三个时钟周期，在时钟高电平时，所述第一开关303、所述第二开关203和所述第四开关502均处于关闭状态，所述第三开关304处于打开状态，电流输入单元4通过多路选通开关402选中一路忆阻器阵列401获得第一路待运算电流I(3)，则使得第一NMOS管101和第二NMOS管102的电流更新为I(3)，第一PMOS管201的电流更新为Isum(3)＝I(3)+0.5Isum(2)，而第二PMOS管202、第四NMOS管302的电流继续保持为0.5Isum(2)，第三NMOS管301的电流更新为0.5Isum(2)，第三PMOS管501的电流为0；在时钟低电平时，所述第一开关303、所述第三开关304和所述第四开关502均处于关闭状态，所述第二开关203处于打开状态，第一NMOS管101和第二NMOS管102的电流继续保持为I(3)，第一PMOS管201的电流保持为Isum(3)＝I(3)+0.5Isum(2)，第三NMOS管301的电流保持为0.5Isum(3)，而第二PMOS管202、第四NMOS管302的电流更新为0.5Isum(2)，第三PMOS管501的电流为0。

之后进入第四个时钟周期，在时钟高电平时，所述第一开关303、所述第二开关203和所述第四开关502均处于关闭状态，所述第三开关304处于打开状态，电流输入单元4通过多路选通开关402选中一路忆阻器阵列401获得第一路待运算电流I(4)，则使得第一NMOS管101和第二NMOS管102的电流更新为I(4)，第三NMOS管301的电流更新为0.5Isum(3)，第一PMOS管201的电流更新为Isum(4)＝I(4)+0.5Isum(3)，而第二PMOS管202、第四NMOS管302的电流保持为0.5Isum(3)，第三PMOS管501的电流为0；在时钟低电平时，所述第一开关303、所述第二开关203和所述第三开关304均处于关闭状态，所述第四开关502处于打开状态，进入输出模式，第一NMOS管101和第二NMOS管102的电流继续保持为I(4)，第三NMOS管301的电流保持为0.5Isum(3)，第二PMOS管202、第四NMOS管302的电流为0，而第三NMOS管301的电流更新为0.5Isum(3)，第一PMOS管201的电流保持为Isum(4)＝I(4)+0.5Isum(3)，第三PMOS管501的输出电流为Isum(4)＝I(4)+0.5Isum(3)，完成多路阵列电流的加权求和过程。后续第三PMOS管501输出的电流可通过模数转换器进行量化。

本发明还提供了一种RRAM阵列求和运算方法，参照图2，包括：

S201、提供上述的RRAM阵列求和运算电路；

S202、在每个时钟周期通过电流输入单元输入多路待运算电流至第一电流镜单元；

S203、通过所述第一电流镜单元将每一路待运算电流按照第一比例缩放后输出为第一路目标电流；

S204、通过第二电流镜单元对所述第一路目标电流进行处理并输出第一中间电流至所述第三电流镜单元；

S205、通过所述第三电流镜单元对所述第一中间电流进行按照第三比例缩放以得到第一处理电流，并维持所述第一处理电流；

S206、通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元，并通过所述第二电流镜单元对下一路待运算电流和所述第一处理电流进行叠加得到第一叠加电流；

S207、依次通过所述第二电流镜单元和所述第三电流镜单元对所述第一叠加电流重复执行上述过程，直至所述电流输入单元输出最后一路待运算电流至所述第一电流镜单元后输出最后一路目标电流，通过所述第二电流镜单元将最后一路目标电流和所述第三电流镜单元最后一次维持的第一处理电流叠加以得到累加电流；

S208、通过所述输出单元将所述累加电流按照预设比例输出，完成多路待运算电流的求和运算。

在一些实施例中，所述所述通过所述第三电流镜单元对所述第一中间电流进行按照第三比例缩放以得到第一处理电流，并维持所述第一处理电流，包括：

打开第三开关，将第三NMOS管和第四NMOS管导通，以将所述第一中间电流按照所述第三比例缩放后得到所述第一处理电流；

断开所述第三开关，通过第第一电容维持所述第一处理电流。

在一些实施例中，所述通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元，并通过所述第二电流镜单元对下一路待运算电流和所述第一处理电流进行叠加得到第一叠加电流，包括：

通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元；

所述第一电流镜单元将下一路待运算电流按照第一比例缩放后输出第二目标电流至第三电流镜单元；

所述第二电流镜单元将所述第二目标电流和所述第一处理电流叠加得到第一叠加电流。

在一些实施例中，所述直至所述电流输入单元输出最后一路待运算电流至所述第一电流镜单元后输出最后一路目标电流，包括：

当所述电流输入单元输出的最后一路电流达到目标阈值路数的电流后，通过所述第一电流镜单元将所述电流输入单元输出的最后一路电流处理后输出为最后一路目标电流；

所述通过所述第二电流镜单元将最后一路目标电流和所述第三电流镜单元最后一次维持的第一处理电流叠加以得到累加电流，包括：

打开第二开关，通过第一PMOS管将所述第一电流镜单元输出的最后一路目标电流和所述第三电流镜最后一次维持的所述第一处理电流叠加得到所述累加电流。

在一些实施例中，所述通过所述输出单元将所述累加电流按照预设比例输出，包括

打开第四开关，使得第一PMOS管和第三PMOS管之间形成电流镜，并将所述第一PMOS管中的所述累加电流按照预设比例缩放后输出。

需要说明的是，所述预设比例为第一PMOS管201的宽长比和第三PMOS管501的宽长比之间的比例，以便于将第一PMOS管201完成多路待检测电流的加权求和之后的电流按照预设比例缩放后输出。

由于上述方法与上述RRAM阵列求和运算电路的工作原理一一对应，此处不再赘述。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种RRAM阵列求和运算电路，其特征在于，包括：

电流输入单元，用于提供多路待运算电流；

第一电流镜单元，与所述电流输入单元电连接，用于将所述多路待运算电流按照第一比例缩放后输出；

第二电流镜单元，与所述第一电流镜单元电连接，用于将所述第一电流镜单元输出的电流按照第二比例缩放；

第三电流镜单元，分别与所述第一电流镜单元和所述第二电流镜单元电连接，用于将所述第二电流镜单元输出的电流按照第三比例缩放后并维持；

输出单元，与所述第二电流镜单元电连接，用于将所述第二电流镜单元的电流按照预设比例缩放后输出；

其中，所述第二电流镜单元还用于维持经过第二比例缩放后的电流，所述第三电流镜单元还用于通过电容电压维持所述第二电流镜单元维持的电流，所述第二电流镜单元还用于将下一路待运算电流与第三电流镜单元维持的电流叠加。

2.根据权利要求1所述的RRAM阵列求和运算电路，其特征在于，所述第三电流镜单元包括第三NMOS管、第四NMOS管、第一开关、第三开关和第一电容，其中：

所述第三NMOS管的漏极与所述第一电流镜单元输出端和所述第二电流镜单元输入端电连接，所述第三NMOS管的栅极分别与所述第一电容的一端、所述第一开关的一端和所述第三开关的一端连接，所述第三开关的另一端分别与所述第四NMOS管的栅极和漏极连接，所述第四NMOS管的漏极还与所述第二电流镜单元输出端连接，所述第四NMOS管的源极、所述第三NMOS管的源极、所述第一电容的另一端和所述第一开关的另一端均接地；

所述第二电流镜单元包括第一PMOS管、第二PMOS管、第二开关和第二电容，其中：

所述第二PMOS管的漏极与所述第四NMOS管的漏极连接，所述第二PMOS管的栅极分别与所述第二电容的一端、所述第二开关的一端连接，所述第二开关的另一端分别与所述第一PMOS管的栅极、所述第一PMOS管的漏极、所述输出单元连接，所述第二电容的另一端接地，且所述第一PMOS管的源极和第二PMOS管的源极均接工作电压，且所述第一PMOS管的漏极与分别与所述第一电流镜单元和所述第三NMOS管的漏极连接。

3.根据权利要求2所述的RRAM阵列求和运算电路，其特征在于，所述输出单元包括第三PMOS管，所述第三PMOS管的栅极与所述第二开关的另一端连接，所述第三PMOS管与所述第一PMOS管组成电流镜并将所述第一PMOS管输出的电流按照预设比例缩放后输出，所述第三PMOS管的源极接工作电压。

4.根据权利要求3所述的RRAM阵列求和运算电路，其特征在于，所述输出单元还包括第四开关，所述第三PMOS管的栅极通过所述第四开关与所述第一PMOS管的栅极连接。

5.根据权利要求1至4任一项所述的RRAM阵列求和运算电路，其特征在于，所述电流输入单元包括忆阻器阵列和多路选通开关，所述忆阻器阵列的输出端与所述多路选通开关一端连接，所述多路选通开关的另一端与所述第一电流镜单元连接；

所述第一电流镜单元包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极和栅极均与所述多路选通开关的另一端连接，且所述第一NMOS管的栅极还与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极分别与所述第二电流镜单元、所述第三电流镜单元连接，所述第一NMOS管的源极和所述第二NMOS管的源极均接地。

6.一种RRAM阵列求和运算方法，其特征在于，包括：

提供上述权利要求1至5任一项所述的RRAM阵列求和运算电路；

在每个时钟周期通过电流输入单元输入多路待运算电流至第一电流镜单元；

通过所述第一电流镜单元将每一路待运算电流按照第一比例缩放后输出为第一路目标电流；

通过第二电流镜单元对所述第一路目标电流进行处理并输出第一中间电流至所述第三电流镜单元；

通过所述第三电流镜单元对所述第一中间电流进行按照第三比例缩放以得到第一处理电流，并维持所述第一处理电流；

通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元，并通过所述第二电流镜单元对下一路待运算电流和所述第一处理电流进行叠加得到第一叠加电流；

依次通过所述第二电流镜单元和所述第三电流镜单元对所述第一叠加电流重复执行上述过程，直至所述电流输入单元输出最后一路待运算电流至所述第一电流镜单元后输出最后一路目标电流，通过所述第二电流镜单元将最后一路目标电流和所述第三电流镜单元最后一次维持的第一处理电流叠加以得到累加电流；

通过所述输出单元将所述累加电流按照预设比例输出，完成多路待运算电流的求和运算。

7.根据权利要求6所述的RRAM阵列求和运算方法，其特征在于，所述通过所述第三电流镜单元对所述第一中间电流进行按照第三比例缩放以得到第一处理电流，并维持所述第一处理电流，包括：

打开第三开关，将第三NMOS管和第四NMOS管导通，以将所述第一中间电流按照所述第三比例缩放后得到所述第一处理电流；

断开所述第三开关，通过第第一电容维持所述第一处理电流。

8.根据权利要求6所述的RRAM阵列求和运算方法，其特征在于，所述通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元，并通过所述第二电流镜单元对下一路待运算电流和所述第一处理电流进行叠加得到第一叠加电流，包括：

通过所述电流输入单元输出下一路待运算电流至所述第一电流镜单元；

所述第一电流镜单元将下一路待运算电流按照第一比例缩放后输出第二目标电流至第三电流镜单元；

所述第二电流镜单元将所述第二目标电流和所述第一处理电流叠加得到第一叠加电流。

9.根据权利要求6所述的RRAM阵列求和运算方法，其特征在于，所述直至所述电流输入单元输出最后一路待运算电流至所述第一电流镜单元后输出最后一路目标电流，包括：

当所述电流输入单元输出的最后一路电流达到目标阈值路数的电流后，通过所述第一电流镜单元将所述电流输入单元输出的最后一路电流处理后输出为最后一路目标电流；

所述通过所述第二电流镜单元将最后一路目标电流和所述第三电流镜单元最后一次维持的第一处理电流叠加以得到累加电流，包括：

打开第二开关，通过第一PMOS管将所述第一电流镜单元输出的最后一路目标电流和所述第三电流镜最后一次维持的所述第一处理电流叠加得到所述累加电流。

10.根据权利要求9所述的RRAM阵列求和运算方法，其特征在于，所述通过所述输出单元将所述累加电流按照预设比例输出，包括

打开第四开关，使得第一PMOS管和第三PMOS管之间形成电流镜，并将所述第一PMOS管中的所述累加电流按照预设比例缩放后输出。

Images