CN114255700A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本公开涉及显示技术领域，提出一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。该移位寄存器单元包括：输入电路、输出电路、第一存储电路、上拉电路、控制电路、第二存储电路，输入电路用于响应信号输入端的信号向上拉节点输入有效电平；输出电路用于响应上拉节点的信号将第一时钟信号端的信号传输到信号输出端；上拉电路用于响应所述第一控制节点的信号以将所述第一电源端的信号传输到所述下拉节点；控制电路用于响应第二时钟信号端的信号将信号输入端的信号传输到第一控制节点；第二存储电路连接于第一控制节点。该移位寄存器单元可以具有较长的使用寿命。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示面板

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。

背景技术

相关技术中，显示面板中的栅极驱动电路通常由多个级联的移位寄存器单元组成，常规的栅极驱动电路在正常驱动时，移位寄存器单元中的上拉节点和下拉节点相互制约且互为反相电位，正常情况下，下拉节点的电位受控于上拉节点的电位。然而，由于上拉节点电位较高，从而造成上拉节点所控制的晶体管阈值漂移较为严重，最终导致上拉节点无法正常拉低下拉节点。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

根据本公开的一个方面，提供一种移位寄存器单元，所述移位寄存器单元包括：输入电路、输出电路、第一存储电路、上拉电路、控制电路、第二存储电路，输入电路连接信号输入端、上拉节点，用于响应所述信号输入端的信号向所述上拉节点输入有效电平；输出电路连接所述上拉节点、信号输出端、第一时钟信号端，用于响应所述上拉节点的信号将所述第一时钟信号端的信号传输到所述信号输出端；第一存储电路连接于所述上拉节点和所述信号输出端之间；上拉电路连接下拉节点、第一电源端、第一控制节点，用于响应所述第一控制节点的信号以将所述第一电源端的信号传输到所述下拉节点；控制电路连接所述信号输入端、第一控制节点、第二时钟信号端，用于响应所述第二时钟信号端的信号将所述信号输入端的信号传输到所述第一控制节点；第二存储电路连接于所述第一控制节点。

本公开一种示例性实施例中，所述移位寄存器单元还包括：下拉控制电路，下拉控制电路连接第二电源端、第二控制节点、下拉节点，用于响应所述第二电源端的信号将所述第二电源端的信号传输到所述第二控制节点，以及用于响应所述第二控制节点的信号将所述第二电源端的信号传输到所述下拉节点；所述上拉电路还连接所述第二控制节点，所述上拉电路还用于响应所述第一控制节点的信号将所述第一电源端的信号传输到所述第二控制节点。

本公开一种示例性实施例中，所述移位寄存器单元还包括：下拉电路、第一复位电路，下拉电路连接所述下拉节点、上拉节点、信号输出端、第一电源端，用于响应所述下拉节点的信号将所述第一电源端的信号传输到所述上拉节点和所述信号输出端；第一复位电路连接所述上拉节点、第一复位信号端、第一电源端，用于响应所述第一复位信号端的信号将所述第一电源端的信号传输到所述上拉节点。

本公开一种示例性实施例中，所述移位寄存器单元还包括：第二复位电路，第二复位电路连接第二复位信号端、第二控制节点、信号输出端、第一电源端，用于响应所述第二复位信号端的信号将所述第一电源端的信号传输到所述第二控制节点和所述信号输出端。

本公开一种示例性实施例中，所述输入电路还连接第二电源端，用于响应所述信号输入端的信号将所述第二电源端的信号传输到所述上拉节点。所述输入电路包括：第一晶体管，第一晶体管的第一极连接所述第二电源端，第二极连接所述上拉节点，栅极连接所述信号输入端。所述输出电路包括：第二晶体管，第二晶体管的第一极连接所述第一时钟信号端，第二极连接所述信号输出端，栅极连接所述上拉节点。所述第一存储电路包括：第一电容，第一电容连接于所述上拉节点和所述信号输出端之间。所述上拉电路包括：第三晶体管，第三晶体管的第一极连接所述第一电源端，第二极连接所述下拉节点，栅极连接所述第一控制节点。所述控制电路包括：第四晶体管，第四晶体管的第一极连接所述信号输入端，第二极连接所述第一控制节点，栅极连接所述第二时钟信号端。所述第二存储电路包括：第二电容，第二电容连接于所述第一控制节点和所述第一电源端之间。

本公开一种示例性实施例中，所述下拉控制电路包括：第五晶体管、第六晶体管，第五晶体管的第一极连接所述第二电源端，第二极连接所述第二控制节点，栅极连接所述第二电源端；第六晶体管的第一极连接所述第二电源端，第二极连接所述下拉节点，栅极连接所述第二控制节点。所述上拉电路还包括：第七晶体管，第七晶体管的第一极连接所述第一电源端，第二极连接所述第二控制节点，栅极连接所述第一控制节点。

本公开一种示例性实施例中，所述下拉电路包括：第八晶体管、第九晶体管，第八晶体管的第一极连接所述第一电源端，第二极连接所述上拉节点，栅极连接所述下拉节点；第九晶体管的第一极连接所述第一电源端，第二极连接所述信号输出端，栅极连接所述下拉节点。所述第一复位电路包括：第十晶体管，第十晶体管的第一极连接所述第一电源端，第二极连接所述上拉节点，栅极连接所述第一复位信号端。所述第二复位电路包括：第十一晶体管、第十二晶体管，第十一晶体管的第一极连接所述第一电源端，第二极连接所述第二控制节点，栅极连接所述第二复位信号端；第十二晶体管的第一极连接所述第一电源端，第二极连接所述信号输出端，栅极连接所述第二复位信号端。

根据本公开的一个方面，提供一种移位寄存器单元驱动方法，用于驱动上述的移位寄存器单元，所述驱动方法包括：

在信号输入阶段，向所述信号输出端、第二时钟信号端输入有效电平，向所述第一时钟信号端输入无效电平；

在信号输出阶段，向所述信号输出端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平。

根据本公开的一个方面，提供一种栅极驱动电路，包括多个上述的移位寄存器单元，多个所述移位寄存器单元级联。

本公开一种示例性实施例中，多个所述移位寄存器单元包括位于奇数级的奇数移位寄存器单元和位于偶数级的偶数移位寄存器单元；所述奇数移位寄存器单元的信号输出端连接相邻下一级奇数移位寄存器单元的信号输入端，所述偶数移位寄存器单元的信号输出端连接相邻下一级偶数移位寄存器单元的信号输入端；所述栅极驱动电路还包括：第一时钟信号线、第三时钟信号线、第二时钟信号线、第四时钟信号线，第一时钟信号线连接本级奇数移位寄存器单元的第二时钟信号端、相邻下一级奇数移位寄存器单元的第一时钟信号端，以及相邻上一级奇数移位寄存器单元的第一时钟信号端；第三时钟信号线连接本级奇数移位寄存器单元的第一时钟信号端、相邻下一级奇数移位寄存器单元的第二时钟信号端，以及相邻上一级奇数移位寄存器单元的第二时钟信号端；第二时钟信号线连接本级偶数移位寄存器单元的第二时钟信号端、相邻下一级偶数移位寄存器单元的第一时钟信号端，以及相邻上一级偶数移位寄存器单元的第一时钟信号端；第四时钟信号线连接本级偶数移位寄存器单元的第一时钟信号端、相邻下一级偶数移位寄存器单元的第二时钟信号端，以及相邻上一级偶数移位寄存器单元的第二时钟信号端。

根据本公开的一个方面，提供一种显示面板，包括上述的栅极驱动电路。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种移位寄存器单元的结构示意图；

图2为图1所示移位寄存器单元一种驱动方法中各节点的时序图；

图3为本公开移位寄存器单元一种示例性实施例的结构示意图；

图4为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图5为图4所示移位寄存器单元一种驱动方法中各节点的时序图；

图6为本公开栅极驱动电路一种示例性实施例的结构示意图；

图7为图6所示栅极驱动电路一种驱动方法中各节点的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为相关技术中一种移位寄存器单元的结构示意图。该移位寄存器单元可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第一电容C1。其中，上述晶体管可以为N型晶体管，第一电源端VSS为低电平电源端，第二电源端VDD为高电平电源端。

如图2所示，为图1所示移位寄存器单元一种驱动方法中各节点的时序图。其中，CLK1为图1中第一时钟信号端CLK1的时序图，PD为图1中下拉节点PD的时序图，Input为图1中信号输入端Input的时序图，PU为图1中上拉节点的时序图，Output为图1中信号输出端Output的时序图，Re1为图1中第一复位信号端Re1的时序图。

该移位寄存器单元的驱动方法可以包括三个阶段：信号输入阶段t1、信号输出阶段t2、复位阶段t3。其中，在信号输入阶段t1，向第一时钟信号端CLK1输入低电平信号，向信号输入端Input输入高电平信号，第一晶体管M1导通，第二电源端VDD向上拉节点PU输入高电平信号，并存储于第一电容C1中，信号输出端维持上一阶段的低电平信号。同时，第三晶体管M3、第七晶体管M7在上拉节点PU的作用下导通，第一电源端VSS向下拉节点PD、第二控制节点CN2输入低电平信号。在信号输出阶段t2，向第一时钟信号端CLK1输入高电平信号，向信号输入端Input输入低电平信号，第二晶体管M2在上拉节点PU的作用下导通，第一时钟信号端CLK1向信号输出端Output输出高电平信号。此时，在第一电容C1耦合作用下，上拉节点PU的电压由Vdd升高为Vdd+VT，其中，Vdd为第二电源端VDD的电压，VT为耦合电压，其中，VT的大小取决于上拉节点PU上各晶体管的寄生电与第一电容C1电容值的大小比例。此时，第三晶体管M3、第七晶体管M7依然在上拉节点PU的作用下导通，第一电源端VSS向下拉节点PD、第二控制节点CN2输入低电平信号。在复位阶段t3，向第一时钟信号端CLK1、信号输入端Input输入低电平信号，向第一复位信号端Re1输入高电平信号，第十晶体管M10导通，第一电源端VSS向上拉节点PU输入低电平信号，第三晶体管M3、第七晶体管M7关断，第五晶体管M5在第二电源端VDD作用下导通，第二电源端VDD向第二控制节点CN2输入高电平信号，第六晶体管M6在第二控制节点CN2作用下导通，第二电源端VDD向下拉节点PD输入高电平信号，第八晶体管M8、第九晶体管M9在下拉节点PD作用下导通，第一电源端VSS向上拉节点PU、信号输出端Output输入低电平信号。此外，如图1所示，栅极驱动电路中的所有移位寄存器单元还可以在一帧扫描完成后或在一帧扫描前通过第二复位信号端Re2对信号输出端Output和第二控制节点CN2进行复位。例如，在一帧扫描完成后或在一帧扫描前，第二复位信号端Re2输出高电平信号，第十一晶体管M11和第十二晶体管M12导通，第一电源端VSS向第二控制节点CN2和信号输出端Output输入低电平信号。

根据该移位寄存器单元的驱动方法可以看出，该移位寄存器单元中的上拉节点PU和下拉节点PD相互制约且互为反相电位。在信号输入阶段t1，上拉节点PU通过控制第三晶体管M3下拉下拉节点PD。同时，第二控制节点CN2也通过控制第六晶体管M6上拉下拉节点PD，从而下拉上拉节点PU。相关技术中，通常通过调节第六晶体管M6和第三晶体管M3的导通能力，以使得在信号输入阶段下拉节点PD受控于上拉节点PU。例如，可以通过调节第六晶体管M6和第三晶体管M3沟道区的宽长比以使得第三晶体管M3的导通能力强于第六晶体管M6的导通能力，即在相同栅源电压差作用下，第三晶体管M3的导通电流大于第六晶体管M6的导通电流。

然而，如图1、2所示，在信号输出阶段t2，上拉节点PU的电压达到Vdd+VT，在上拉节点PU较高的电压作用下，第三晶体管M3和第七晶体管M7的阈值电压不断发生偏移，从而使得第三晶体管M3和第七晶体管M7的导通电流越来越小，以至于第三晶体管M3的导通能力弱于第六晶体管M6的导通能力，最终导致该移位寄存器单元无法正常驱动。

基于此，本示例性实施例提供一种移位寄存器单元，如图3所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。所述移位寄存器单元包括：输入电路1、输出电路2、第一存储电路31、上拉电路4、控制电路5、第二存储电路32，输入电路1连接信号输入端Input、上拉节点PU，用于响应所述信号输入端Input的信号向所述上拉节点PU输入有效电平；输出电路2连接所述上拉节点PU、信号输出端Output、第一时钟信号端CLK1，用于响应所述上拉节点PU的信号将所述第一时钟信号端CLK1的信号传输到所述信号输出端Output；第一存储电路31连接于所述上拉节点PU和所述信号输出端Output之间；上拉电路4连接下拉节点PD、第一电源端VSS、第一控制节点CN1，用于响应所述第一控制节点CN1的信号以将所述第一电源端VSS的信号传输到所述下拉节点PD；控制电路5连接所述信号输入端Input、第一控制节点CN1、第二时钟信号端CLK2，用于响应所述第二时钟信号端CLK2的信号将所述信号输入端Input的信号传输到所述第一控制节点CN1；第二存储电路32连接于所述第一控制节点CN1。

本示例性实施例中，第一电源端VSS可以输出无效电平，第二电源端VDD可以输出有效电平。该移位寄存器单元可以在信号输入阶段，向信号输入端Input、第二时钟信号端CLK2输入有效电平，向所述第一时钟信号端CLK1输入无效电平，输入电路1响应信号输入端Input的有效电平向上拉节点PU输入有效电平，并存储于第一存储电路31，控制电路5响应第二时钟信号端CLK2的有效电平将信号输入端Input的有效电平传输到第一控制节点CN1，并存储于第二存储电路32。同时，上拉电路4响应第一控制节点CN1的有效电平信号将第一电源端VSS的无效电平信号传输到下拉节点PD。该移位寄存器单元还可以在信号输出阶段，向所述信号输入端Input、第二时钟信号端CLK2输入无效电平，向所述第一时钟信号端CLK1输入有效电平，输出电路2响应上拉节点PU的有效电平将第一时钟信号端CLK1的有效电平传输到信号输出端Output。同时，上拉电路4响应第一控制节点CN1的有效电平信号将第一电源端VSS的无效电平信号传输到下拉节点PD。该移位寄存器单元在信号输出阶段，上拉电路的控制电压为信号输入端Input输出的有效电平，信号输入端Input输出的有效电平为可控电压，例如，信号输入端Input输出的有效电平可以为Vdd，Vdd为第二电源端VDD的电压。显然，相比于相关技术中的移位寄存器单元，本公开移位寄存器单元中的上拉电路可以在较小的控制电压作用下对下拉节点PD进行下拉，该设置可以改善上拉电路中晶体管的阈值漂移问题，从而提高移位寄存器单元的使用寿命。

需要说明的是，本示例性实施例中，有效电平指能够驱动目标电路工作的电平，例如，当目标电路为N型晶体管时，有效电平为高电平，当目标电路为P型晶体管时，有效电平为低电平。

本示例性实施例中，如图4所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述移位寄存器单元还可以包括：下拉控制电路9，下拉控制电路9连接第二电源端VDD、第二控制节点CN2、下拉节点PD，用于响应所述第二电源端VDD的信号将所述第二电源端VDD的信号传输到所述第二控制节点CN2，以及用于响应所述第二控制节点CN2的信号将所述第二电源端VDD的信号传输到所述下拉节点PD；所述上拉电路4还连接所述第二控制节点CN2，所述上拉电路4还用于响应所述第一控制节点CN1的信号将所述第一电源端VSS的信号传输到所述第二控制节点CN2。

本示例性实施例中，如图4所示，所述移位寄存器单元还可以包括：下拉电路6、第一复位电路7，下拉电路6连接所述下拉节点PD、上拉节点PU、信号输出端Output、第一电源端VSS，用于响应所述下拉节点PD的信号将所述第一电源端VSS的信号传输到所述上拉节点PU和所述信号输出端Output；第一复位电路7连接所述上拉节点PU、第一复位信号端Re1、第一电源端VSS，用于响应所述第一复位信号端Re1的信号将所述第一电源端VSS的信号传输到所述上拉节点PU。

本示例性实施例中，如图4所示，所述移位寄存器单元还包括：第二复位电路8，第二复位电路8连接第二复位信号端Re2、第二控制节点CN2、信号输出端Output、第一电源端VSS，用于响应所述第二复位信号端Re2的信号将所述第一电源端VSS的信号传输到所述第二控制节点CN2和所述信号输出端Output。

本示例性实施例中，如图4所示，所述输入电路1还可以连接第二电源端VDD，输入电路1可以用于响应所述信号输入端Input的信号将所述第二电源端VDD的信号传输到所述上拉节点PU。所述输入电路1可以包括：第一晶体管M1，第一晶体管M1的第一极连接所述第二电源端VDD，第二极连接所述上拉节点PU，栅极连接所述信号输入端Input。所述输出电路2可以包括：第二晶体管M2，第二晶体管M2的第一极连接所述第一时钟信号端CLK1，第二极连接所述信号输出端Output，栅极连接所述上拉节点PU。所述第一存储电路31可以包括：第一电容C1，第一电容C1连接于所述上拉节点PU和所述信号输出端Output之间。所述上拉电路4可以包括：第三晶体管M3，第三晶体管M3的第一极连接所述第一电源端VSS，第二极连接所述下拉节点PD，栅极连接所述第一控制节点CN1。所述控制电路5可以包括：第四晶体管M4，第四晶体管M4的第一极连接所述信号输入端Input，第二极连接所述第一控制节点CN1，栅极连接所述第二时钟信号端CLK2。所述第二存储电路32可以包括：第二电容C2，第二电容C2连接于所述第一控制节点CN1和所述第一电源端VSS之间。

本示例性实施例中，如图4所示，所述下拉控制电路9可以包括：第五晶体管M5、第六晶体管M6，第五晶体管M5的第一极连接所述第二电源端VDD，第二极连接所述第二控制节点CN2，栅极连接所述第二电源端VDD；第六晶体管M6的第一极连接所述第二电源端VDD，第二极连接所述下拉节点PD，栅极连接所述第二控制节点CN2。所述上拉电路4还可以包括：第七晶体管M7，第七晶体管M7的第一极连接所述第一电源端VSS，第二极连接所述第二控制节点CN2，栅极连接所述第一控制节点CN1。

本示例性实施例中，如图4所示，所述下拉电路6可以包括：第八晶体管M8、第九晶体管M9，第八晶体管M8的第一极连接所述第一电源端VSS，第二极连接所述上拉节点PU，栅极连接所述下拉节点PD；第九晶体管M9的第一极连接所述第一电源端VSS，第二极连接所述信号输出端Output，栅极连接所述下拉节点PD。所述第一复位电路7可以包括：第十晶体管M10，第十晶体管M10的第一极连接所述第一电源端VSS，第二极连接所述上拉节点PU，栅极连接所述第一复位信号端Re1。所述第二复位电路8可以包括：第十一晶体管M11、第十二晶体管M12，第十一晶体管M11的第一极连接所述第一电源端VSS，第二极连接所述第二控制节点CN2，栅极连接所述第二复位信号端Re2；第十二晶体管M12的第一极连接所述第一电源端VSS，第二极连接所述信号输出端Output，栅极连接所述第二复位信号端Re2。

本示例性实施例中，第一晶体管M1到第十二晶体管M12可以均为N型晶体管，相应的，第一电源端VSS为低电平电源端，第二电源端VDD为高电平电源端。

应该理解的是，在其他示例性实施例中，输入电路1、输出电路2、第一存储电路31、上拉电路4、控制电路5、第二存储电路32、下拉电路6、第一复位电路7、第二复位电路8、下拉控制电路9还可以为其他结构，例如，输入电路1中第一晶体管M1的第一极可以连接信号输入端Input，第二存储电路32中的第二电容C2可以连接于第一控制节点CN1和其他稳定电压端之间。再例如，第一晶体管M1到第十二晶体管M12还可以为P型晶体管，相应的，第一电源端VSS为高电平电源端，第二电源端VDD为低电平电源端。

如图5所示，为图4所示移位寄存器单元一种驱动方法中各节点的时序图。其中，CLK1为图4中第一时钟信号端CLK1的时序图，CLK2为图4中第二时钟信号端CLK2的时序图，PD为图4中下拉节点PD的时序图，Input为图4中信号输入端input的时序图，PU为图4中上拉节点的时序图，Output为图4中信号输出端Output的时序图，Re1为图4中第一复位信号端Re1的时序图，CN1为图4中第一控制节点CN1的时序图。

该移位寄存器单元的驱动方法可以包括三个阶段：信号输入阶段t1、信号输出阶段t2、复位阶段t3。其中，在信号输入阶段t1，向第一时钟信号端CLK1输入低电平信号，向信号输入端Input、第二时钟信号的CLK2输入高电平信号，第一晶体管M1导通，第二电源端VDD向上拉节点PU输入高电平信号，并存储于第一电容C1中，信号输出端Output维持上一阶段的低电平信号。同时，第四晶体管M4导通，信号输入端Input向第一控制节点CN1输入高电平信号，并存储在第二电容C2中，第三晶体管M3、第七晶体管M7在第一控制节点CN1的作用下导通，第一电源端VSS向下拉节点PD、第二控制节点CN2输入低电平信号。在信号输出阶段t2，向第一时钟信号端CLK1输入高电平信号，向信号输入端Input、第二时钟信号的CLK2输入低电平信号，第二晶体管M2在上拉节点PU的作用下导通，第一时钟信号端CLK1向信号输出端Output输出高电平信号。此时，在第一电容C1耦合作用下，上拉节点PU的电压由Vdd升高为Vdd+VT，其中，Vdd为第二电源端VDD的电压，VT为耦合电压。同时，第三晶体管M3、第七晶体管M7依然在第一控制节点CN1的作用下导通，第一电源端VSS向下拉节点PD、第二控制节点CN2输入低电平信号。在复位阶段t3，向第一时钟信号端CLK1、信号输入端Input输入低电平信号，向第一复位信号端Re1、第二时钟信号端CLK2输入高电平信号，第四晶体管M4导通，信号输入端Input向第一控制节点CN1输入低电平信号，第三晶体管M3、第七晶体管M7关断，第十晶体管M10导通，第一电源端VSS向上拉节点PU输入低电平信号。第五晶体管M5在第二电源端VDD作用下导通，第二电源端VDD向第二控制节点CN2输入高电平信号，第六晶体管M6在第二控制节点CN2作用下导通，第二电源端VDD向下拉节点PD输入高电平信号，第八晶体管M8、第九晶体管M9在下拉节点PD作用下导通，第一电源端VSS向上拉节点PU、信号输出端Output输入低电平信号。

该移位寄存器单元在信号输入阶段t1、信号输出阶段t2，第三晶体管M3、第七晶体管M7的控制电压均为信号输入端Input输出的有效电平，信号输入端Input输出的有效电平为可控电压，例如，信号输入端Input输出的有效电平可以为Vdd，Vdd为第二电源端VDD的电压。显然，相比于相关技术中的移位寄存器单元，本公开移位寄存器单元中的第三晶体管M3、第七晶体管M7可以在较小的控制电压作用下对下拉节点PD进行下拉，该设置可以改善第三晶体管M3、第七晶体管M7的阈值漂移问题，从而提高移位寄存器单元的使用寿命。

此外，如图4所示，栅极驱动电路中的所有移位寄存器单元还可以在一帧扫描完成后或在一帧扫描前通过第二复位信号端Re2对信号输出端Output和第二控制节点CN2进行复位。例如，在一帧扫描完成后或在一帧扫描前第二复位信号端Re2输出高电平信号，第十一晶体管M11和第十二晶体管M12导通，第一电源端VSS向第二控制节点CN2和信号输出端Output输入低电平信号。

本示例性实施例还提供一种移位寄存器单元驱动方法，用于驱动上述的移位寄存器单元，所述驱动方法包括：

在信号输入阶段，向所述信号输出端、第二时钟信号端输入有效电平，向所述第一时钟信号端输入无效电平；

在信号输出阶段，向所述信号输出端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平。

该驱动方法在上述内容中已经做出详细说明，此处不再赘述。

本示例性实施例还提供一种栅极驱动电路，该栅极驱动电路可以包括多个上述的移位寄存器单元，多个所述移位寄存器单元级联。如图6所示，为本公开栅极驱动电路一种示例性实施例的结构示意图。多个所述移位寄存器单元可以包括位于奇数级的奇数移位寄存器单元GOA1、GOA3、GOA5……，和位于偶数级的偶数移位寄存器单元GOA2、GOA4、GOA6……；所述奇数移位寄存器单元的信号输出端Output连接相邻下一级奇数移位寄存器单元的信号输入端Input，所述奇数移位寄存器单元的信号输出端Output连接相邻上一级奇数移位寄存器单元的第一复位信号端Re1；所述偶数移位寄存器单元的信号输出端Output连接相邻下一级偶数移位寄存器单元的信号输入端Input，所述偶数移位寄存器单元的信号输出端Output连接相邻上一级偶数移位寄存器单元的第一复位信号端Re1。所述栅极驱动电路还可以包括：第一时钟信号线CLKa、第三时钟信号线CLKc、第二时钟信号线CLKb、第四时钟信号线CLKd，第一时钟信号线CLKa连接本级奇数移位寄存器单元的第二时钟信号端CLK2、相邻下一级奇数移位寄存器单元的第一时钟信号端CLK1，以及相邻上一级奇数移位寄存器单元的第一时钟信号端CLK1；第三时钟信号线CLKc连接本级奇数移位寄存器单元的第一时钟信号端CLK1、相邻下一级奇数移位寄存器单元的第二时钟信号端CLK2，以及相邻上一级奇数移位寄存器单元的第二时钟信号端CLK2；第二时钟信号线CLKb连接本级偶数移位寄存器单元的第二时钟信号端CLK2、相邻下一级偶数移位寄存器单元的第一时钟信号端CLK1，以及相邻上一级偶数移位寄存器单元的第一时钟信号端CLK1；第四时钟信号线CLKd连接本级偶数移位寄存器单元的第一时钟信号端端CLK1、相邻下一级偶数移位寄存器单元的第二时钟信号端端CLK2，以及相邻上一级偶数移位寄存器单元的第二时钟信号端端CLK2。

如图6所示，该栅极驱动电路还可以包括初始信号线STV，初始信号线STV可以向第一级移位寄存器单元GOA1和第二极移位寄存器单元GOA2的信号输入端提供信号。

如图7所示，为图6所示栅极驱动电路一种驱动方法中各节点的时序图。其中，CLKa为第一时钟信号线的时序图，CLKb为第二时钟信号线的时序图，CLKc为第三时钟信号线的时序图，CLKd为第四时钟信号线的时序图，Output1为第一极移位寄存器单元GOA1信号输出端的时序图，Output2为第二极移位寄存器单元GOA2信号输出端的时序图，Output3为第三极移位寄存器单元GOA3信号输出端的时序图，Output4为第四极移位寄存器单元GOA4信号输出端的时序图，Output5为第五极移位寄存器单元GOA5信号输出端的时序图，Output6为第六极移位寄存器单元GOA6信号输出端的时序图。

如图6、7所示，该栅极驱动电路中奇数移位寄存器单元和偶数移位寄存器单元分别独立级联，且通过不同组的时钟信号线驱动。其中，奇数移位寄存器单元通过第一时钟信号线CLKa和第三时钟信号线CLKc驱动，偶数移位寄存器单元通过第二时钟信号线CLKb和第四时钟信号线CLKd驱动。第一时钟信号线CLKa上的信号和第三时钟信号线CLKc上的信号极性相反，第二时钟信号线CLKb上的信号和第四时钟信号线CLKd上的信号极性相反。第一时钟信号线CLKa上信号、第三时钟信号线CLKc上信号、第二时钟信号线CLKb上信号、第四时钟信号线CLKd上信号输出高低脉冲的周期均为T，且第一时钟信号线CLKa上信号和第二时钟信号线CLKb上信号的时序相错T/2，第三时钟信号线CLKc上信号和第四时钟信号线CLKd上信号的时序相错T/2。该设置可以使得相邻级移位寄存器单元信号输出端的信号存在T/2相交时段，在该T/2相交时段，移位寄存器单元可以对与其连接的栅线进行预充电，从而可以提高栅极驱动电路的驱动效果。

本示例性实施例还提供一种显示面板，该显示面板可以包括上述的栅极驱动电路。该显示面板可以为液晶显示面板也可以为OLED显示面板，该显示面板可以应用于手机、平板电脑、电视等显示装置。

本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (10)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

输入电路，连接信号输入端、上拉节点，用于响应所述信号输入端的信号向所述上拉节点输入有效电平；

输出电路，连接所述上拉节点、信号输出端、第一时钟信号端，用于响应所述上拉节点的信号将所述第一时钟信号端的信号传输到所述信号输出端；

第一存储电路，连接于所述上拉节点和所述信号输出端之间；

上拉电路，连接下拉节点、第一电源端、第一控制节点，用于响应所述第一控制节点的信号以将所述第一电源端的信号传输到所述下拉节点；

控制电路，连接所述信号输入端、所述第一控制节点、第二时钟信号端，用于响应所述第二时钟信号端的信号将所述信号输入端的信号传输到所述第一控制节点；

第二存储电路，连接于所述第一控制节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

下拉控制电路，连接第二电源端、第二控制节点、下拉节点，用于响应所述第二电源端的信号将所述第二电源端的信号传输到所述第二控制节点，以及用于响应所述第二控制节点的信号将所述第二电源端的信号传输到所述下拉节点；

所述上拉电路还连接所述第二控制节点，所述上拉电路还用于响应所述第一控制节点的信号将所述第一电源端的信号传输到所述第二控制节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

下拉电路，连接所述下拉节点、上拉节点、信号输出端、第一电源端，用于响应所述下拉节点的信号将所述第一电源端的信号传输到所述上拉节点和所述信号输出端；

第一复位电路，连接所述上拉节点、第一复位信号端、第一电源端，用于响应所述第一复位信号端的信号将所述第一电源端的信号传输到所述上拉节点；

第二复位电路，连接第二复位信号端、第二控制节点、信号输出端、第一电源端，用于响应所述第二复位信号端的信号将所述第一电源端的信号传输到所述第二控制节点和所述信号输出端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路还连接第二电源端，所述输入电路用于响应所述信号输入端的信号将所述第二电源端的信号传输到所述上拉节点；

所述输入电路包括：

第一晶体管，第一极连接所述第二电源端，第二极连接所述上拉节点，栅极连接所述信号输入端；

所述输出电路包括：

第二晶体管，第一极连接所述第一时钟信号端，第二极连接所述信号输出端，栅极连接所述上拉节点；

所述第一存储电路包括：

第一电容，连接于所述上拉节点和所述信号输出端之间；

所述上拉电路包括：

第三晶体管，第一极连接所述第一电源端，第二极连接所述下拉节点，栅极连接所述第一控制节点；

所述控制电路包括：

第四晶体管，第一极连接所述信号输入端，第二极连接所述第一控制节点，栅极连接所述第二时钟信号端；

所述第二存储电路包括：

第二电容，连接于所述第一控制节点和所述第一电源端之间。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉控制电路包括：

第五晶体管，第一极连接所述第二电源端，第二极连接所述第二控制节点，栅极连接所述第二电源端；

第六晶体管，第一极连接所述第二电源端，第二极连接所述下拉节点，栅极连接所述第二控制节点；

所述上拉电路还包括：

第七晶体管，第一极连接所述第一电源端，第二极连接所述第二控制节点，栅极连接所述第一控制节点。

6.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉电路包括：

第八晶体管，第一极连接所述第一电源端，第二极连接所述上拉节点，栅极连接所述下拉节点；

第九晶体管，第一极连接所述第一电源端，第二极连接所述信号输出端，栅极连接所述下拉节点；

所述第一复位电路包括：

第十晶体管，第一极连接所述第一电源端，第二极连接所述上拉节点，栅极连接所述第一复位信号端；

所述第二复位电路包括：

第十一晶体管，第一极连接所述第一电源端，第二极连接所述第二控制节点，栅极连接所述第二复位信号端；

第十二晶体管，第一极连接所述第一电源端，第二极连接所述信号输出端，栅极连接所述第二复位信号端。

7.一种移位寄存器单元驱动方法，其特征在于，用于驱动权利要求1-6任一项所述的移位寄存器单元，所述驱动方法包括：

在信号输入阶段，向所述信号输出端、第二时钟信号端输入有效电平，向所述第一时钟信号端输入无效电平；

在信号输出阶段，向所述信号输出端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平。

8.一种栅极驱动电路，其特征在于，包括多个权利要求1-6任一项所述的移位寄存器单元，多个所述移位寄存器单元级联。

9.根据权利要求8所述的栅极驱动电路，其特征在于，多个所述移位寄存器单元包括位于奇数级的奇数移位寄存器单元和位于偶数级的偶数移位寄存器单元；

所述奇数移位寄存器单元的信号输出端连接相邻下一级奇数移位寄存器单元的信号输入端，所述偶数移位寄存器单元的信号输出端连接相邻下一级偶数移位寄存器单元的信号输入端；

所述栅极驱动电路还包括：

第一时钟信号线，连接本级奇数移位寄存器单元的第二时钟信号端、相邻下一级奇数移位寄存器单元的第一时钟信号端，以及相邻上一级奇数移位寄存器单元的第一时钟信号端；

第三时钟信号线，连接本级奇数移位寄存器单元的第一时钟信号端、相邻下一级奇数移位寄存器单元的第二时钟信号端，以及相邻上一级奇数移位寄存器单元的第二时钟信号端；

第二时钟信号线，连接本级偶数移位寄存器单元的第二时钟信号端、相邻下一级偶数移位寄存器单元的第一时钟信号端，以及相邻上一级偶数移位寄存器单元的第一时钟信号端；

第四时钟信号线，连接本级偶数移位寄存器单元的第一时钟信号端、相邻下一级偶数移位寄存器单元的第二时钟信号端，以及相邻上一级偶数移位寄存器单元的第二时钟信号端。

10.一种显示面板，其特征在于，包括权利要求8或9所述的栅极驱动电路。

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