CN1142444C - 使用单个存储器用于并行和扫描方式测试的集成电路测试系统 - Google Patents

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Abstract

一种半导体测试系统具有扫描测试方式和并行测试方式。单个存储器使用其所有存储空间储存a)在并行测试方式过程中使用的并行测试矢量，和b)在扫描测试方式过程中使用的并行测试矢量和扫描测试矢量。开关用于从并行测试方式改变为扫描测试方式。耦合到单个存储器的模式发生器操纵在并行测试方式过程中使用的并行测试矢量和在扫描测试方式过程中使用的并行和扫描测试矢量。通过交替存取该存储器和从该存储器并行读出测试矢量，提高了扫描测试方式的速度。通过产生多个扫描链并将其施加于被测器件(DUT)的多个管脚，可以进一步减少处理时间。最后，通过多路传送被传输到总线的扫描链数据，可以提高输送扫描链数据到DUT管脚的总线的时钟速度。

Description

使用单个存储器用于并行和 扫描方式测试的集成电路测试系统
技术领域
本发明涉及集成电路测试系统。特别是，本发明涉及具有用于并行测试方式和扫描测试方式的单个存储器的测试系统。
背景技术
转让给本受让人的US5606568中的现有技术展示了使用平行测试矢量存储器(vector memory)用于进行电子电路的电平灵敏扫描设计(LSSD)测试的测试方法和结构。图1表示用于测试电子被测器件(DUT)101的现有技术系统100。该测试系统100包括测试矢量指示存储器102，该测试矢量指示存储器102储存确定要在DUT 101上进行的电子测试的多个预定测试指令。响应经过读取线103施加于测试矢量指示存储器102的读取信号，模式处理器105经过指令总线104从测试矢量指示存储器102接收指令。根据该指令，模式处理器105经过地址总线106给测试矢量数据存储器107提供一个或一序列地址，以便存取预先储存在测试矢量数据存储器107中的一个或多个测试矢量。这些一个或多个测试矢量经过数据总线108顺序发送给定时发生器109，该定时发生器109用于将测试矢量数据转换成具有适当电压和电流电平的适当定时信号，然后这些定时信号经过总线110施加给DUT 101的适当引线。图1中所示的这种现有技术测试系统在本领域中是公知的，并且例如在R.Powell.“IBM’s VLSI Logic TestSystem.”IEEE Test Conference Proceedings，pp.388-392(1981)中有介绍。
如图2所示，在正常操作过程中，并行测试矢量被模式处理器105从测试矢量数据存储器107寻址，然后通过总线108的引线108-1到108-N施加于各定时发生器和相关的电子设备109-1到109-N，然后该电子设备109-1到109-N将希望的信号电平施加于DUT 101的输入引线201-1到201-N。
在用于控制模式处理器105的测试矢量指示存储器102中可以储存几种类型的指令。一种这样的指令是测试矢量除去(TVS)指令，它具有以下格式：
                  TVS<计数><地址>其中TVS是指令型，<计数>是要被模式处理器105顺序寻址的测试矢量数据存储器107内的序列矢量的数量，<地址>是含有序列矢量的第一个的测试矢量数据存储器107内的地址。例如，TVS指令TVS 151102使模式处理器105对储存在测试矢量数据存储器107内的15个地址矢量顺序寻址，开始于地址1102并终止于地址1116。
随着大规模集成电路的到来已经出现了器件测试的问题。例如，随着一个集成电路中的元件和输入引线数量的增加，需要输入数据序列和输出数据序列的更大量组合和排列。这就大大增加了测试所有这种组合和排列的难度，而且在给测试序列编程、储存大量测试矢量时消耗了更多的时间，并且测试每个集成电路时增加了时间。这些问题又提高了测试集成电路的成本。
为了减少测试LSI器件带来的这些问题，使用由E.Eichelberger andT.Williams.“A Logic Design Structure for LSI Testability”，Journal ofDesign Automation and Fault Tolerant Computing.Vol.2 No.2 pp.165-178(May 978)中介绍的电平灵敏扫描设计(LSSD)技术设计集成电路。使用这种LSSD技术，图2的DUT 101被设计成包括各与DUT 101的输入引线201-1到201-N相关的多个门或锁存器203-1到203-N。输入引线201-1到201-N上的输入信号经过输入缓冲器202-1到202-N施加于锁存器203-1到203-N。锁存器203-1到203-N的输出引线与DUT 101的内部电路系统(未示出)连接，由此容许施加于DUT 101的并行输入引线201-1到201-N的并行输入信号使DUT 101以正常方式操作。但是，DUT 101还包括锁存器203-1到203-N串联于其间的串行LSSD输入引线204和串行LSSD输出引线205。尽管图2只展示了单链的锁存器203-1到203-N和一对LSSD输入和输出引线如引线204、205，应该理解，DUT 101可以具有包括用于在DUT 101内的任何希望位置暂时储存逻辑电平的锁存器的任何希望数量的LSSD通道。每个这种LSSD通道包括多个锁存器如锁存器203-1到203-N和LSSD输入和输出引线204、205，以及相关输入缓冲器和输出缓冲器。利用这种LSSD通道，可以挂起DUT 101的正常并行数据输入操作，同时通过使来自LSSD输入引线204的串行输入信号中脉动并在LSSD输出引线205上顺序读取每个LSSD寄存器203-1到203-N的内容，预置这种锁存器的内容。这就容许测试系统能够在DUT 101内部的希望位置上预置数据值，不需要根据施加于输入引线201-1、201-N的并行输入测试矢量而使这种数据值预置。
与前面所述的利用将并行测试矢量施加于并行输入引线201-1到201-N的测试矢量数据存储器107一样，进行DUT 101的正常并行输入信号操作。但是，如图3所示，当希望使用LSSD输入和输出引线302，304测试DUT 101时，使用分开的串行LSSD输入存储器305-1和LSSD输出存储器305-2。在LSSD测试过程中，构成为每LSSD通道宽为一位并且深通常为100Mbits数量级的LSSD输入存储器305-1的内容顺序施加于LSSD输入引线302。同时，LSSD通道中的锁存器的内容在LSSD输出引线304上顺序输出并与预定LSSD输出存储器305-2相比较，其中LSSD输出存储器305-2是每LSSD通道宽为一位并且深度一般与LSSD输入存储器305-1相同。
不幸的是，用于进行LSSD测试的该现有技术需要使用附加的存储器305-1和305-2，由此增加了测试系统的成本和复杂性。
US5606568还介绍了用于LSSD器件的并行输入测试矢量测试和串行LSSD测试矢量的单个存储器。该专利展示了具有分布于带有没有用数据填充的大块存储器(large blocks of memory)的整个存储器的串行扫描链和并行矢量。该存储器是用于减少再装载存储器所需要的时间的系统的一部分。该存储器的缺点是不能有效地使用存储空间。为减少再装载时间，牺牲了空间效率。
发明内容
所需要的是带有容许具有并行测试方式和扫描测试方式的测试器的单个存储器的测试系统，该存储器的使用空间是很有效的，并且向测试系统快速提供并行和扫描矢量从而足以经济和有效地进行集成电路的测试。
一种半导体测试系统具有扫描测试方式和并行测试方式。单个存储器使用其所有存储空间储存a)在并行测试方式过程中使用的并行测试矢量，和b)在扫描测试方式过程中使用的并行测试矢量和扫描测试矢量。使用一开关用于从并行测试方式转变为扫描测试方式。耦合到单个存储器的模式发生器操纵并行测试方式期间使用的并行测试矢量和扫描测试方式期间使用的并行和扫描测试矢量。
通过交替存取存储器和通过并行读出存储器的测试矢量来提高扫描测试方式的速度。通过形成多个扫描链并将它们施加于被测器件(DUT)的多个管脚，可以进一步减少处理时间。最后，通过多路传输要传送给总线的扫描链数据可以提高将扫描链数据馈送到DUT管脚的总线的时钟速度。
附图说明
图1表示根据现有技术的集成电路测试装置。
图2表示根据现有技术的集成电路测试装置的模式处理器和并行测试矢量存储器设置。
图3表示根据现有技术的集成电路测试装置的串行测试矢量存储器设置。
图4表示用于根据现有技术的串行集成电路测试装置的支持装置。
图5表示具有并行测试方式和扫描测试方式的本发明的集成电路测试系统的示意图。
具体实施方式
图5表示带有用于并行测试方式和扫描测试方式的单个存储器的测试系统。大容量存储器500装有并行测试方式中的并行测试矢量和扫描测试方式中的并行和扫描测试矢量的混合。没有如现有技术中所述那样留下空缺的存储区域。具有被分成四个1M扇区502a-502d的4M(192位数据，这些数据容许这些扇区以并行和交叉方式操作。在该方式中，数据可以用快到四倍的速度被读出。例如，从扇区502a-502d同时读出并行测试矢量到并行矢量控制器504。被发送的每192位数据字中有64个三位并行测试数据字。并行矢量控制器504具有保持来自存储器500的32个192×4(即768)位并行矢量数据字的缓冲器505。并行测试数据字各为3位，因此每通道提供8个并行测试矢量状态。并行矢量控制器504经过总线523给用于DUT 514中的通道508-1到508-64的64个通道管脚(即可以输入、输出等)506-1到506-64的每个提供3位并行测试数据字。通道508-1到508-64代表与每个管脚相关的逻辑。该管脚电子设备和定时电路由507-1到507-64表示，这与图2中的现有技术的相同。
扫描控制器512具有保持从存储器500接收的32个192×4(即768)扫描测试矢量数据字的缓冲器513。此外，扫描控制器512具有储存用于扫描链的数据的16个交替数据总线寄存器514-1到514-16。交替数据总线寄存器的数量可由用户选择并且可以是高达16的任何数字。例如在图5中，五个替换数据寄存器1-5可被选择以产生5个扫描链。在缓冲器513中，用于5个扫描链的数据被储存在15位的扇区中。5个扫描链数据字各为3位。这些扇区的每个被读入到替换数据寄存器1-5中，其中3位进入寄存器1-5的每个中。从缓冲器513传送第一个15位组之后，传送15位的第二组并继续进行，直到768位缓冲器中的所有15位组用完为止。当缓冲器513用尽所有15位扇区时，在来自该缓冲器中的32字的下一个768位字中读取。该替换数据寄存器1-5继续串行通过位到各扫描链。3位扫描测试数据字各具有在扫描输入(scan in)用的一个数据位，在扫描输出(scan out)用的一个预定位，和用于屏蔽未知数据的一个屏蔽位。本领域的技术人员也可使用2位扫描测试数据字。该屏蔽位可以留下，因此容许24个扫描链。
替换数据寄存器1-5中的15位数据经过15个数据线被传送到2：1多路复用器516。总共有48个数据线可用于16个替换数据寄存器，但是，在所给例子中只有15个可用于5个扫描链。其它33条线是没有用的。多路复用器516每条线可多路传输2位，因此使将扫描链数据载到交替数据总线518的线的总数量从48减少到24。在交替数据总线518中每个通道有24条线。这就容许总线518在50MHz操作运载8个扫描链(即用于每个链的通道的扫描输入和扫描输出)，所述频率是以25MHz用16个链操作的总线的速度的两倍。本发明的特点之一是，使扫描测试数据字的传输快到足以使大芯片的扫描测试经济实用。
模式发生器520调整分别到并行矢量控制器504和扫描控制器512的并行和扫描测试矢量数据字的流量。当从存储器500读取时，扫描测试矢量和并行测试矢量相关联并且必须协调(coordinate)。产生这种关系是因为每3位扫描测试数据字(即在替换数据寄存器中)的一个位具有在扫描测试期间使用的预定位以检测并行测试矢量输出的预定值。模式处理器520控制扫描和测试矢量的位置和搜索，从而维持它们的关系。在测试过程中，在并行测试矢量数据字在并行测试控制器504的缓冲器中被耗尽时，需要更多的并行测试矢量数据字。在需要这些字时，扫描控制器512也将需要更多的相关扫描测试矢量数据字。
在DUT 514中，例如在奔腾(英特尔公司商标)处理器中有高于1000000个触发器(以下ff’s-也公知为锁存器或存储元件)522-1到522-n。64个并行测试通道507-1到507-64将驱动在并行测试中使用的I/O管脚。并行矢量控制器504通过总线518将给64个通道507-1到507-64的大多数提供三位字。有些通道将用于其它目的。
对于扫描测试，DUT有以串联连接所有ffs的内部电路。这被称为扫描矢量。64个通道507-1到507-64将用于驱动在扫描测试中使用的I/O管脚。对于扫描测试，从并行矢量(即开关)在输入通道508-1到508-64的一个上提供信号，使DUT 514转换到扫描方式并在ff逻辑链(即扫描矢量)中放置所有ffs。在需要时，该输入信号将也用于返回到并行状态。使用来自替换数据寄存器1-5的5个扫描链的例子，用户可以指定64个通道508-1到508-64的哪个将接收扫描链。一个通道将用于扫描输入位，第二个通道将用于扫描输出位(即预定位)。在该例子中将使用10个通道。例如通道1，即图5中所示的508-1可以被选择以接收第一扫描链。扫描输入位将施加于输入506-1。可以选择第三通道508-3作为扫描输出通道。预定位将施加于输入端506-3。图5中示出了在通道508-1和508-3上的扫描输入和扫描输出箭头以表示到扫描测试的通道开关，但这只是用于表示性目的的。
在扫描测试中第一步是通过串行的ffs的链施加扫描链以在所有ffs中建立公知状态。扫描输入位被定时一个周期进入门522-1，因此给门522-1提供公知状态。将定时下两个时钟周期使位到门522-2和522-3，该门522-3也是扫描输出通道508-3。这就将所有串行ff’s设置到公知状态。然后所有ff’s从扫描测试状态改变到并行测试状态。然后来自并行矢量控制器505和总线523的下一个并行测试矢量施加于用于扫描测试的每个通道的输入端，因此通道输入是公知的。并行测试矢量被定时一个或多个周期通过可改变每个输出ff的状态的每个通道。然后ff’s被转换回到扫描测试状态，并且扫描链将循环结束每个ff’s的状态(即并行测试输出)。将相对于来自扫描测试矢量的预定输出位检测该输出状态。在本例中该通道是508-3。如果集成电路被逻辑校正，则其提供指示。该系统程序设计器建立存储器500的数据结构以使校正的预定位与相关并行测试位同位。在准备下一次测试时ff’s也复位到公知状态。扫描矢量的长度将是通道1和3之间的所有串行ff’s。
在操作中，在测试之前并行和扫描测试被设计并编程到模式处理器520中。做出决定测试是并行测试或扫描测试。如果测试是并行测试，则在开始测试之前只有并行测试矢量被装载到存储器500中。在并行测试时使用多个并行测试矢量(即数百万)并填充整个存储器。如果测试是扫描测试，则在测试之前向存储器500中装载并行和扫描测试矢量。在扫描测试时使用少数量的并行测试矢量(即100000个)。但是，使用大量的扫描测试矢量，即数百万数量级。由于并行测试和扫描测试都需要大容量存储器，因此对于具有并行测试方式和扫描测试方式的测试器可以使用一个存储器。具有扫描测试和并行测试的现有技术测试器使用两个大容量存储器。
如果测试是扫描测试，则IC必须设计成能从逻辑进行其正常角色的并行操作方式和ff’s形成串行扫描链的扫描测试方式转换。扫描方式需要的额外电路系统是集成电路的约15％。如前面所述，测试状态之间的转换是通过给输入通道之一输入信号进行的。
装载程序花费大量时间例如20分钟，但是这种装载只对要测试的特殊集成电路类型进行一次。然后测试数千个相同电路。一旦装载完成，准备开始所选择的扫描测试。通过使并行和扫描测试矢量从存储器500读入并行矢量控制器504的缓冲器505和扫描控制器512的缓冲器513，模式处理器开始扫描测试。
首先，在转换通道上提供输入以将ff’s转换到扫描测试状态。在该例中对于5个扫描链的每个，激活被选择作为扫描输入和扫描输出通道的通道。将根据哪个IC管脚组希望被测试来选择被选择作为扫描输入和扫描输出通道的通道。开始，通过串行ff’s的链施加扫描链以在所有ff’s中建立公知状态。然后，ff’s都被转换回到并行测试状态。
在并行矢量控制器504中并行测试矢量被分为64个三位字，它们被提供给用于扫描测试的64个通道508-1到508-64的任何一个。这些通道各含有要被测试的IC逻辑的一部分。模式发生器520中的时钟将循环至少一个并行测试矢量通过每个通道的逻辑。通常将通过该逻辑定时几个矢量。此时，有用于每个通道的输出ff的新输出状态。然后测试将转换回到扫描测试状态，并且将开始扫描测试。
缓冲器513将发送15位组到交替数据总线寄存器514-1到514-5。每个交替数据总线寄存器将代表一个扫描链，并给多路复用器516提供用于该链的3位扫描测试数据字。这将建立15位字，并在多路复用器516中进行2∶1多路传输并通过总线518被发送到选择扫描输入和扫描输出通道。扫描控制器512将继续提供扫描测试输入字，直到对于选择的5个通道的每个完成扫描链为止。从选择的5个扫描输出通道脉动输出每个通道的输出ff中的并行测试数据。然后并行测试输出数据与来自相关扫描字的预定位相比较。这将表示是否在集成电路的逻辑中有缺陷。同时，扫描链用用于下次测试的公知值复位输出ffs。这可以持续数百万个测试周期。通常，大集成电路如奔腾处理器的测试可用6-20秒。
本发明的特点之一是使用相同存储器在并行测试方式期间储存所有并行测试矢量并在扫描测试方式期间储存所有扫描测试矢量和并行测试矢量。矢量可以被装入该存储器中以利用存储器中的所有空间。重要的是可以在一个机构中进行两种测试方式，因为用户可以使用带有用于扫描测试的内装式扫描电路系统的部件和没有内装式扫描测试电路系统的部件。它们需要测试两种部件的机构。使用保持用于两种测试类型的大量测试矢量的相同存储器可以作为经济有效地方式。
在现有技术的一个实施例中使用两分开的存储器，一个用于并行测试方式，一个用于扫描测试方式。在另一现有技术实施例中使用一个存储器，但并没有有效地装载该存储器并在存储器中留下了大量未使用的空间。这意味着只有限制数量的矢量可以放置在存储器中。
此外，对于本发明的来说，并行和扫描矢量从存储器读出到测试电路的速度是很重要的。测试矢量需要以容许芯片快速被测试的速度提供给测试电路。这容许昂贵的主要设备具有大快速流量。为此，该存储器被分为容许交替存取的四个扇区502a-d。并且数据用快到四倍的速度被读出。而且因为DUT中的串行扫描链在大芯片中是很长的，例如1000000个门，这将需要多个时钟周期来完成。在使用被分为16个分开的交替数据总线寄存器514-1到514-16的扫描控制器512的本发明中减少了该时间，其中该扫描控制器512可以并行操作并以快16倍的速度进行扫描测试。通过使用2∶1多路复用器516还可以进一步提高该速度，从而将进入交替数据总线518的布线数量从48减少到24。这容许总线用是50MHz两倍的速度运行，由此减少运行时间。
虽然前面已经使用一个板上64个通道来介绍本发明，但可以通过使用多个板来扩大该测试系统。例如，对于很大IC来说，16个板将给出1000测试通道。此外，扫描链可以散布在几个板上，而扫描输入通道在一个板上，扫描输出通道在另一个板上。
对于速度的第二个原因是在并行测试过程中用户要求可以在器件速度测试。在并行测试过程中用户可以通过控制时钟速度来达到该目的。
前面已经介绍和示出了本发明的优选实施例，对于本领域技术人员来说可以做出多种改变和替换实施例。因而，本发明只限于所附的各项权利要求。

Claims (9)

1.一种使用单个存储器用于并行和扫描方式测试的半导体测试系统，包括：
单个存储器，可使用其所有存储空间用于储存：a)在所述测试系统的所述并行测试方式过程中使用的并行测试矢量，和b)在所述扫描测试方式过程中使用的并行测试矢量和扫描测试矢量；
用于在所述并行测试方式和所述扫描测试方式之间转换的开关；
模式处理器，可耦合到所述单个存储器上，从而操纵a)在所述测试系统的所述并行测试方式过程中使用的所述并行测试矢量以测试集成电路，和b)在所述扫描测试方式过程中使用的所述并行测试矢量和扫描测试矢量以测试集成电路。
2.权利要求1所述的半导体测试系统，其中交替存取所述存储器，从而容许测试矢量从存储器并行读出，用于所述并行和扫描测试方式。
3.权利要求1或2的半导体测试系统，该系统具有扫描控制器，该扫描控制器带有用于从所述存储器接收在所述扫描测试方式期间使用的所述扫描测试矢量的扫描控制缓冲器，所述扫描控制器还具有一个或多个交替数据总线寄存器，每个交替数据总线寄存器从所述扫描控制缓冲器串行接收数据字，由此形成构成扫描链的数据字串行链。
4.权利要求3的半导体测试系统，其中所述串行数据字含有在扫描输入使用的扫描输入位，和在扫描输出使用的预定位。
5.权利要求4的半导体测试系统，其中所述串行数据字还包含用于屏蔽未知数据的屏蔽位。
6.权利要求4的半导体测试系统，其中该测试系统具有通过一个或多个通信线与所述交替数据总线寄存器合作的多路复用器，所述多路复用器通过所述通信线接收所述数据字串行链，所述多路复用器多路传输所述数据字并通过减少数量的线给交替数据总线提供所述多路传输的字，由此容许所述交替数据总线以提高了的时钟速度运行。
7.权利要求6的半导体测试系统，其中该测试系统具有带有多个管脚的被测器件，基本上所有所述管脚是所述被测器件中的分开的通道，一个或多个所述管脚通过一个或多个通道输入与所述交替数据总线连接，每个所述扫描链与一个或多个所述通道合作。
8.权利要求7的半导体测试系统，其中选择一个或多个通道以分别接收所述扫描链之一，所述通道是扫描输入通道并只接收来自所述扫描链的数据字的扫描输入位，并且选择一个或多个其它通道以分别接收来自所述扫描链之一的数据字的扫描输出预定位。
9.权利要求8的半导体测试系统，其中该测试系统具有并行矢量处理器，该处理器带有用于接收来自所述存储器的并在所述并行测试方式过程使用的所述扫描测试矢量的缓冲器。
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