CN114241978A - 像素电路及其驱动方法和显示面板 - Google Patents

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CN114241978A CN202111574446.1A CN202111574446A CN114241978A CN 114241978 A CN114241978 A CN 114241978A CN 202111574446 A CN202111574446 A CN 202111574446A CN 114241978 A CN114241978 A CN 114241978A
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李俊峰
潘康观
陈发祥
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Abstract

本发明实施例公开了一种像素电路及其驱动方法和显示面板。其中，像素电路包括：第一存储模块、第二存储模块、数据写入模块、第一初始化模块和驱动模块；第一存储模块的第一端连接驱动模块的控制端，第一存储模块的第二端连接第二存储模块的第一端，第二存储模块的第二端连接驱动模块的第二端；第一存储模块用于存储数据电压；第一初始化模块用于向第一存储模块和第二存储模块的公共连接点写入第一初始化电压，第二存储模块用于存储驱动模块的阈值电压；驱动模块用于在发光阶段根据第一存储模块存储的数据电压产生驱动电流，以驱动发光器件发光。本方案有助于对驱动模块的阈值电压进行补偿，从而提高显示面板的显示亮度均一性。

Description

像素电路及其驱动方法和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种像素电路及其驱动方法和显示面板。
背景技术
随着显示技术的不断发展，人们对于显示面板的性能要求越来越高。显示面板中包括多个像素电路，不同像素电路中的晶体管存在特性差异，例如不同像素电路中的晶体管的阈值电压存在差异。相关技术中的像素电路对于晶体管的阈值电压的补偿效果较差，导致显示面板存在亮度均一性较差的问题，影响了显示效果。
发明内容
本发明实施例提供一种像素电路及其驱动方法和显示面板，以对驱动模块的阈值电压进行补偿，从而提高显示面板的显示亮度均一性，并缩短数据写入阶段的时长。
第一方面，本发明实施例提供了一种像素电路，包括：第一存储模块、第二存储模块、数据写入模块、第一初始化模块和驱动模块；
所述第一存储模块的第一端连接所述驱动模块的控制端，所述第一存储模块的第二端连接所述第二存储模块的第一端，所述第二存储模块的第二端连接所述驱动模块的第二端，所述驱动模块的第一端用于接收电源信号；
所述数据写入模块连接所述第一存储模块的第一端，所述数据写入模块用于在数据写入阶段向所述第一存储模块写入数据电压，所述第一存储模块用于存储所述数据电压；
所述第一初始化模块连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点，所述第一初始化模块用于向所述第一存储模块和所述第二存储模块的连接线上的公共连接点写入第一初始化电压，所述第二存储模块用于在补偿写入阶段存储所述驱动模块的阈值电压；所述补偿写入阶段和所述数据写入阶段在时序上不交叠；
所述驱动模块用于在发光阶段根据所述第一存储模块存储的所述数据电压驱动发光器件发光。
可选地，所述第一初始化模块的控制端接入第一扫描信号，所述第一初始化模块的第一端接入所述第一初始化电压，所述第一初始化模块的第二端连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点，所述第一初始化模块响应所述第一扫描信号，向所述第一存储模块和所述第二存储模块的连接线上的公共连接点写入所述第一初始化电压。
可选地，所述像素电路还包括第二初始化模块，所述第二初始化模块包括初始化单元和开关单元；
所述初始化单元的控制端接入所述第一初始化模块的控制端接入的第一扫描信号，所述初始化单元的第一端接入第二初始化电压，所述初始化单元的第二端连接所述驱动模块的控制端，所述初始化单元用于响应所述第一扫描信号，向所述驱动模块的控制端写入所述第二初始化电压；
所述开关单元的控制端接入第一发光控制信号，所述开关单元连接于所述驱动模块的控制端和所述第一存储模块的第一端之间，所述开关单元用于响应所述第一发光控制信号而使所述驱动模块的控制端和所述第一存储模块的第一端之间导通或断开；
优选地，所述第二初始化电压与所述第一初始化电压相同；或者，所述初始化单元的第一端连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点，所述第二初始化电压为所述第一存储模块和所述第二存储模块的连接线上的公共连接点的电压；
优选地，所述初始化单元包括第一晶体管，所述开关单元包括第二晶体管；所述第一晶体管的栅极接入所述第一扫描信号，所述第一晶体管的第一极接入所述第二初始化电压，所述第一晶体管的第二极连接所述驱动模块的控制端；所述第二晶体管的栅极接入所述第一发光控制信号，所述第二晶体管的第一极连接所述驱动模块的控制端，所述第二晶体管的第二极连接所述第一存储模块的第一端。
可选地，所述像素电路还包括第二初始化模块，所述第二初始化模块的控制端接入第二扫描信号，所述第二初始化模块的第一端接入第二初始化电压，所述第二初始化模块的第二端连接所述驱动模块的控制端和所述第一存储模块的第一端，所述第二初始化模块用于响应所述第二扫描信号，向所述驱动模块的控制端和所述第一存储模块写入所述第二初始化电压；
优选地，所述第二初始化电压与所述第一初始化电压相同；
优选地，所述第二初始化模块包括第三晶体管，所述第三晶体管的栅极接入所述第二扫描信号，所述第三晶体管的第一极接入所述第二初始化电压，所述第三晶体管的第二极连接所述驱动模块的控制端和所述第一存储模块的第一端。
可选地，所述像素电路还包括第三初始化模块，所述第三初始化模块的控制端接入第三扫描信号，所述第三初始化模块的第一端接入第三初始化电压，所述第三初始化模块的第二端连接所述发光器件的第一极，所述第三初始化模块用于响应所述第三扫描信号，向所述发光器件的第一极写入所述第三初始化电压；
优选地，所述第三扫描信号与所述第一初始化模块的控制端接入的第一扫描信号相同；
优选地，所述第三初始化模块的第一端连接所述第一初始化模块的第一端，所述第三初始化电压与所述第一初始化电压相同；
优选地，所述第三初始化模块包括第四晶体管，所述第四晶体管的栅极接入所述第三扫描信号，所述第四晶体管的第一极接入所述第三初始化电压，所述第四晶体管的第二极连接所述发光器件的第一极。
可选地，所述像素电路还包括第一发光控制模块，所述第一发光控制模块连接于所述驱动模块和所述发光器件之间，所述第一发光控制模块的控制端接入第一发光控制信号，所述第一发光控制模块用于响应所述第一发光控制信号而使所述驱动模块和所述发光器件之间导通或断开；
优选地，所述第一发光控制模块包括第五晶体管，所述第五晶体管的栅极接入所述第一发光控制信号，所述第五晶体管的第一极连接所述驱动模块的第二端，所述第五晶体管的第二极连接所述发光器件的第一极。
可选地，所述像素电路还包括第二发光控制模块，所述第二发光控制模块的控制端接入第二发光控制信号，所述第二发光控制模块的第一端接入第一电源电压，所述第二发光控制模块的第二端连接所述驱动模块的第一端，所述第二发光控制模块用于响应所述第二发光控制信号，向所述驱动模块写入所述第一电源电压；
优选地，所述第二发光控制模块包括第六晶体管，所述第六晶体管的栅极接入所述第二发光控制信号，所述第六晶体管的第一极接入所述第一电源电压，所述第六晶体管的第二极连接所述驱动模块的第一端。
可选地，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述数据写入模块包括第七晶体管，所述第一初始化模块包括第八晶体管，所述驱动模块包括驱动晶体管；
所述第七晶体管的栅极接入第四扫描信号，所述第七晶体管的第一极接入所述数据电压，所述第七晶体管的第二极连接所述第一电容的第一极，所述第七晶体管用于响应所述第四扫描信号，向所述第一电容写入所述数据电压；
所述第八晶体管的栅极接入第一扫描信号，所述第八晶体管的第一极接入所述第一初始化电压，所述第八晶体管的第二极连接所述第一电容的第二极；
所述第一电容的第二极连接所述第二电容的第一极，所述第二电容的第二极连接所述驱动晶体管的第二极；
优选地，所述驱动晶体管为铟镓锌氧化物晶体管。
第二方面，本发明实施例还提供了一种像素电路的驱动方法，所述像素电路包括：第一存储模块、第二存储模块、数据写入模块、第一初始化模块和驱动模块；所述第一存储模块的第一端连接所述驱动模块的控制端，所述第一存储模块的第二端连接所述第二存储模块的第一端，所述第二存储模块的第二端连接所述驱动模块的第二端，所述驱动模块的第一端用于接收电源信号；所述数据写入模块连接所述第一存储模块的第一端；所述第一存储模块用于存储所述数据电压；所述第一初始化模块连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点；所述像素电路的驱动方法包括：
在数据写入阶段，通过所述数据写入模块向所述第一存储模块写入数据电压；
在补偿写入阶段，通过所述初始化模块向所述第一存储模块和所述第二存储模块的连接线上的公共连接点写入初始化电压，并通过所述第二存储模块存储所述驱动模块的阈值电压；所述补偿写入阶段和所述数据写入阶段在时序上不交叠；
在发光阶段，通过所述驱动模块根据所述第一存储模块存储的所述数据电压驱动所述发光器件发光。
第三方面，本发明实施例还提供了一种显示面板，包括第一方面所述的像素电路。
本发明实施例提供的像素电路及其驱动方法和显示面板，在补偿写入阶段，通过第二存储模块存储驱动模块的阈值电压，在数据写入阶段，通过第一存储模块存储数据电压，使得数据电压写入过程和阈值电压补偿过程分开进行，阈值电压补偿过程不依赖于数据电压写入过程，在驱动模块中的驱动晶体管为P型晶体管，且其阈值电压大于0时，或驱动晶体管为N型晶体管，且其阈值电压小于0时，本方案均适用于对以上两种情况进行阈值电压补偿，使得本方案的适用范围更加广泛，能够对多种类型的像素电路进行阈值电压补偿，从而提高显示面板的显示亮度均一性。由于补偿写入阶段的时长不影响数据写入阶段的时长，这样还有助于缩短数据写入阶段的时长，以适用于驱动高刷新频率的显示面板。另外，本方案还有助于补偿第二电源电压的压降造成的显示不均，从而进一步提升显示面板的显示效果。
附图说明
图1是相关技术中的一种像素电路的结构示意图；
图2是本发明实施例提供的一种像素电路的结构示意图；
图3是本发明实施例提供的另一种像素电路的结构示意图；
图4是本发明实施例提供的另一种像素电路的结构示意图；
图5是本发明实施例提供的另一种像素电路的结构示意图；
图6是本发明实施例提供的另一种像素电路的结构示意图；
图7是本发明实施例提供的一种像素电路的驱动时序示意图；
图8是本发明实施例提供的另一种像素电路的驱动时序示意图；
图9是本发明实施例提供的一种像素电路的驱动方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术所述，相关技术中的像素电路对于晶体管的阈值电压补偿效果较差，导致显示面板存在亮度均一性较差的问题，影响了显示效果。经发明人研究发现，出现上述问题的原因在于，相关技术中驱动晶体管的栅极和第二极短接形式(下文简称为二极管连接形式)的阈值电压补偿方法的适用性不强，并且阈值电压补偿过程耗时较长，使得补偿效果较差。例如，N型铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管具有漏电流低、工艺成本低的优点，有利于低刷新率，中大尺寸显示面板的制作。然而，N型IGZO薄膜晶体管的电性稳定性较差，其阈值电压可能出现小于0的情况，二极管连接形式的阈值电压补偿方法不适用于补偿N型薄膜晶体管的阈值电压小于0的情况。
图1是相关技术中的一种像素电路的结构示意图。下面结合图1进行具体说明，示例性地，参见图1，该像素电路包括晶体管M1(即驱动晶体管)、晶体管M2、晶体管M3、晶体管M4和电容C，晶体管M1的第一极接入第一电源电压VDD，发光器件D的第二极接入第二电源电压VSS。晶体管M1、晶体管M2、晶体管M3和晶体管M4均为P型薄膜晶体管。
在数据写入阶段，晶体管M1、晶体管M2和晶体管M3均导通，若数据电压Data为1V，晶体管M1的阈值电压为-1V，数据电压Data依次通过晶体管M2、晶体管M1和晶体管M3写入晶体管M1的栅极，直到晶体管M1关断。在晶体管M1关断时，其栅极电压约为0V。若晶体管M1的阈值电压大于0，例如晶体管M1的阈值电压为1V，则晶体管M1关断时，其栅极电压需达到2V，而数据电压Data仅为1V，无法向晶体管M1的栅极写入2V的电压。因此，该二极管连接形式的补偿方法不适用于补偿P型薄膜晶体管的阈值电压大于0的情况。同理可知，该二极管连接形式的补偿方法也不适用于补偿N型薄膜晶体管的阈值电压小于0的情况。并且，二极管连接形式的补偿方法的数据电压写入过程及阈值电压补偿过程需完全同步进行，对于N型IGZO薄膜晶体管，其迁移率较低，阈值电压补偿过程耗时相对较长，若数据电压写入过程及阈值电压补偿过程同步进行，不利于高刷新率的实现。
综上所述，现有像素电路的阈值电压补偿方法的适用性不强，并且其补偿过程耗时较长，使得补偿效果较差，不仅会导致显示面板的亮度均一性较差，还不利于高刷新率的实现，影响了显示效果。
针对上述问题，本发明实施例提供了一种像素电路。图2是本发明实施例提供的一种像素电路的结构示意图。参见图2，该像素电路包括：第一存储模块10、第二存储模块20、数据写入模块30、第一初始化模块40和驱动模块50；第一存储模块10的第一端连接驱动模块50的控制端G，第一存储模块10的第二端连接第二存储模块20的第一端，第二存储模块20的第二端连接驱动模块50的第二端，驱动模块50的第一端用于接收电源信号；数据写入模块30连接第一存储模块10的第一端，数据写入模块30用于在数据写入阶段向第一存储模块10写入数据电压Data，第一存储模块10用于存储数据电压Data；第一初始化模块40连接第一存储模块10和第二存储模块20的连接线上的公共连接点N1，第一初始化模块40用于向第一存储模块10和第二存储模块20的连接线上的公共连接点N1写入第一初始化电压，第二存储模块20用于在补偿写入阶段存储驱动模块50的阈值电压；补偿写入阶段和数据写入阶段在时序上不交叠；驱动模块50用于在发光阶段根据第一存储模块10存储的数据电压Data产生驱动电流，以驱动发光器件D1发光。
示例性地，第一存储模块10的第一端连接驱动模块50的控制端G，第一存储模块10的第二端连接第二存储模块20的第一端，第一存储模块10和第二存储模块20的连接线上的公共连接点N1位于第一存储模块10的第二端和第二存储模块20的第一端之间，第二存储模块20的第二端连接驱动模块50的第二端，S点为第二存储模块20的第二端和驱动模块50的第二端之间的连接线上的点。数据写入模块30连接第一存储模块10的第一端，N2节点为数据写入模块30和第一存储模块10的第一端之间的连接线上的连接点。第一初始化电压为固定电压，图2以第一初始化电压为初始化电压Vcom进行示意。第一电源电压端接入第一电源电压VDD，第二电源电压端接入第二电源电压VSS。可选地，该像素电路还包括第一发光控制模块60，第一发光控制模块60连接于驱动模块50和发光器件D1之间，用于使驱动模块50和发光器件D1之间导通或断开。
下面对图2所示的像素电路的工作原理进行说明。示例性地，该像素电路的工作过程至少包括：初始化阶段、数据写入阶段、补偿写入阶段和发光阶段。
在初始化阶段，控制第一初始化模块40导通，通过第一初始化模块40向第一存储模块10和第二存储模块20的公共连接点N1写入初始化电压Vcom，以对公共连接点N1的电位进行初始化，并将公共连接点N1的电位置为Vcom。
在补偿写入阶段，控制驱动模块50和第一初始化模块40导通，并控制第一发光控制模块60关断。第一电源电压VDD可通过驱动模块50向第二存储模块20充电，使得S点的电位逐渐接近V1-Vth，其中，在驱动模块50中包括驱动晶体管，且驱动晶体管的栅极连接驱动模块50的控制端G，驱动晶体管的第二极连接驱动模块50的第二端时，V1为驱动模块50的控制端G的电位，即驱动晶体管的栅极电位，Vth为驱动模块50中的驱动晶体管的阈值电压。
在数据写入阶段，控制数据写入模块30和第一初始化模块40导通，并控制第一发光控制模块60关断。通过数据写入模块30向第一存储模块10的第一端写入数据电压Data，使得第一存储模块10两端的压差为Data-Vcom。在数据写入阶段，第二存储模块20结束充电，第二存储模块20两端的压差约为Vcom-V1+Vth。
在发光阶段，控制数据写入模块30和第一初始化模块40关断，并控制第一发光控制模块60导通。第一电源电压VDD通过驱动模块50和第一发光控制模块60写入发光器件D1的第一极，第二电源电压VSS写入发光器件D1的第二极，驱动模块50根据第一存储模块10存储的数据电压Data产生驱动电流，从而驱动发光器件D1以相应的亮度进行发光显示。驱动模块50的控制端G和第二端之间的压差，即驱动模块50中的驱动晶体管的栅极与第二极之间的压差Vgs接近Data-V1+Vth。驱动晶体管产生的驱动电流Ids可表示为：
Ids＝(W/2L)μCOX(Vgs-Vth)2＝(W/2L)μCOX(Data-V1)2；
其中，W是晶体管的沟道宽度，L是晶体管的沟道长度，μ是晶体管的电子迁移率，COX是晶体管的单位面积沟道电容。
由此可知，驱动晶体管产生的驱动电流Ids与驱动晶体管的阈值电压Vth无关，实现了驱动模块50的阈值电压补偿，有助于提高显示面板的显示亮度均一性，从而提升显示效果。
在图1所示的现有像素电路中，数据电压写入过程及阈值电压补偿过程同步进行，通过数据写入晶体管(晶体管M2)、驱动晶体管(晶体管M2)和补偿晶体管(晶体管M3)向驱动晶体管的栅极写入数据电压，同时进行阈值电压补偿，在驱动晶体管为P型薄膜晶体管，且其阈值电压出现大于0的情况时，以及驱动晶体管为N型薄膜晶体管，且其阈值电压出现小于0的情况时，利用数据电压难以向驱动晶体管的栅极写入满足阈值电压补偿所需的充足电压，该二极管连接形式的阈值电压补偿方法不适用于对上述两种情况进行阈值电压补偿。与现有技术相比，本方案中的补偿写入阶段和数据写入阶段分开进行，使得驱动模块50的阈值电压补偿过程不依赖于数据电压写入过程，在驱动模块50中的驱动晶体管为P型薄膜晶体管，且其阈值电压出现大于0的情况时，或者驱动晶体管为N型薄膜晶体管，且其阈值电压出现小于0的情况时，本方案均适用于对以上两种情况进行阈值电压补偿，使得本方案的适用范围更加广泛。
另外，本方案还有助于补偿第二电源电压VSS的压降(IR Drop)造成的显示不均。在图1所示的现有像素电路中，发光器件D的第二极接入的第二电源电压VSS在其信号传输路径上存在压降，使得像素电路接入的第二电源电压VSS存在差异，从而影响晶体管M1的第二极与晶体管M3的第一极之间的连接点的电位，并影响晶体管M1的栅极电位及其产生的驱动电流，使得显示面板存在显示不均的问题。与现有技术相比，将本方案的像素电路应用于显示面板时，即使不同像素电路接入的第二电源电压VSS存在差异，从而影响S点的电位，但是驱动模块50中的驱动晶体管产生的驱动电流Ids主要由上文所述的Vgs决定，且根据上文所述的驱动电流Ids的表达式可知，驱动电流Ids的大小与S点的电位不相关，因此，本方案有助于缓解第二电源电压VSS的压降对驱动电流Ids产生的影响，从而缓解第二电源电压VSS的压降造成的显示不均，以提升显示面板的显示效果。
综上所述，本发明实施例的技术方案，在补偿写入阶段，通过第二存储模块存储驱动模块的阈值电压，在数据写入阶段，通过第一存储模块存储数据电压，使得数据电压写入过程和阈值电压补偿过程分开进行，阈值电压补偿过程不依赖于数据电压写入过程，在驱动模块中的驱动晶体管为P型晶体管，且其阈值电压大于0时，或驱动晶体管为N型晶体管，且其阈值电压小于0时，本方案均适用于对以上两种情况进行阈值电压补偿，使得本方案的适用范围更加广泛，能够对多种类型的像素电路进行阈值电压补偿，从而提高显示面板的显示亮度均一性。由于补偿写入阶段的时长不影响数据写入阶段的时长，这样还有助于缩短数据写入阶段的时长，以适用于驱动高刷新频率的显示面板。另外，本方案还有助于补偿第二电源电压的压降造成的显示不均，从而进一步提升显示面板的显示效果。
本发明实施例提供的像素电路中的各模块及晶体管的设置方式有多种，不同的模块及晶体管的设置方式能够相互组合成为不同的像素电路结构，下面以其中的几种结构为例进行说明。
继续参见图2，在上述实施例的基础上，可选地，第一初始化模块40的控制端接入第一扫描信号，第一初始化模块40的第一端接入第一初始化电压，第一初始化模块40的第二端连接第一存储模块10和第二存储模块20的连接线上的公共连接点N1，第一初始化模块40响应第一扫描信号，向第一存储模块10和第二存储模块20的连接线上的公共连接点N1写入第一初始化电压，从而对公共连接点N1的电位进行初始化。示例性地，图2以第一扫描信号为扫描信号ResetA进行示意。第一初始化模块40可响应扫描信号ResetA而导通或关断，并在导通时向第一存储模块10和第二存储模块20的公共连接点N1写入第一初始化电压。
图3是本发明实施例提供的另一种像素电路的结构示意图。参见图3，在上述实施例的基础上，可选地，该像素电路还包括第二初始化模块，第二初始化模块包括初始化单元71和开关单元72；初始化单元71的控制端接入第一扫描信号，初始化单元71的第一端接入第二初始化电压，初始化单元71的第二端连接驱动模块50的控制端G，初始化单元71用于响应第一扫描信号，向驱动模块50的控制端G写入第二初始化电压；开关单元72的控制端接入第一发光控制信号EM1，开关单元72连接于驱动模块50的控制端G和第一存储模块10的第一端之间，开关单元72用于响应第一发光控制信号EM1而使驱动模块50的控制端和第一存储模块10的第一端之间导通或断开。
具体地，第一初始化模块40和初始化单元71的控制端均接入第一扫描信号，例如二者均接入扫描信号ResetA。开关单元72的控制端接入的第一发光控制信号EM1，可以与第一发光控制模块60的控制端接入的信号相同，以利用相同的信号来控制开关单元72和第一发光控制模块60，使开关单元72和第一发光控制模块60的控制端能够连接至同一条信号线，从而减少像素电路连接的信号线的数量。
示例性地，在初始化阶段，控制初始化单元71响应扫描信号ResetA而导通，以通过初始化单元71向驱动模块50的控制端G写入第二初始化电压，对驱动模块50的控制端G的电位进行初始化。同时，还可以控制开关单元72响应第一发光控制信号EM1而导通，以通过开关单元72导通驱动模块50和第一存储模块10，使第二初始化电压传输至第一存储模块10的第一端，对第一存储模块10的第一端的电位进行初始化。
参见图3，在上述实施例的基础上，可选地，在一种实施方式中，初始化单元71的第一端接入的第二初始化电压与第一初始化模块40的第一端接入的第一初始化电压相同，例如初始化单元71的第一端和第一初始化模块40的第一端均接入初始化电压Vcom。这样设置的好处在于，初始化单元71的第一端和第一初始化模块40的第一端能够连接至同一条信号线，从而减少像素电路连接的信号线的数量。
参见图3，在上述实施例的基础上，可选地，在另一种实施方式中，初始化单元71的第一端连接第一存储模块10和第二存储模块20的连接线上的公共连接点N1，第二初始化电压为第一存储模块10和第二存储模块20的连接线上的公共连接点N1的电压。在初始化阶段，需要通过第一初始化模块40向第一存储模块10和第二存储模块20的公共连接点N1写入初始化电压Vcom，将公共连接点N1的电位置为Vcom。通过设置初始化单元71的第一端连接第一存储模块10和第二存储模块20的公共连接点N1，能够利用公共连接点N1的电压作为初始化单元71对驱动模块50的控制端G的电位进行初始化的电压，初始化单元71的第一端无需额外连接其他的初始化电压信号线，以减少像素电路连接的信号线的数量。
继续参见图3，可选地，初始化单元71包括第一晶体管T1，开关单元72包括第二晶体管T2。第一晶体管T1的栅极接入第一扫描信号，第一晶体管T1的第一极接入第二初始化电压，第一晶体管T1的第二极连接驱动模块50的控制端G，第一晶体管T1响应第一扫描信号而导通或关断，并在导通时向驱动模块50的控制端G写入第二初始化电压。第二晶体管T2的栅极接入第一发光控制信号EM1，第二晶体管T2的第一极连接驱动模块50的控制端G，第二晶体管T2的第二极连接第一存储模块10的第一端。第二晶体管T2响应第一发光控制信号EM1而导通或关断，以在导通时连通驱动模块50的控制端G和第一存储模块10的第一端，在关断时断开驱动模块50的控制端G和第一存储模块10的第一端。
继续参见图3，可选地，该像素电路还包括第三初始化模块80，第三初始化模块80的控制端接入第三扫描信号，第三初始化模块80的第一端接入第三初始化电压，第三初始化模块80的第二端连接发光器件D1的第一极，第三初始化模块80用于响应第三扫描信号，向发光器件D1的第一极写入第三初始化电压。
其中，第三初始化电压为固定电压，图3以第三初始化电压为初始化电压Vref，第一初始化模块40的控制端接入的第一扫描信号为扫描信号ResetA，第三初始化模块80的控制端接入的第三扫描信号为扫描信号ResetB进行示意。可选地，第三扫描信号与第一扫描信号不同，即扫描信号ResetB与扫描信号ResetA不同。示例性地，第一初始化模块40可响应扫描信号ResetA，在第二存储模块20结束充电之前均导通，第三初始化模块80可响应扫描信号ResetB，在发光阶段开始之前均导通，使得第三初始化模块80的导通时间长于第一初始化模块40的导通时间。这样设置的好处在于，能够延长发光器件D1的第一极的初始化时间，从而有助于避免上一帧显示画面的残留电荷对下一帧显示画面产生影响，并有助于确保屏体的黑态显示画面足够黑，以避免产生像素电路中的信号耦合导致发光器件D1瞬间发光的问题，有利于提高显示画面的对比度。
图4是本发明实施例提供的另一种像素电路的结构示意图。参见图3和图4，与图3所示的像素电路不同的是，初始化单元71的第一端接入的第二初始化电压与第一初始化模块40的第一端接入的第一初始化电压可以不同，且第三初始化模块80的第一端连接第一初始化模块40的第一端，第三初始化电压与第一初始化电压相同。示例性地，图4以第一初始化模块40的第一端接入的第一初始化电压为初始化电压Vref进行示意，则初始化单元71的第一端接入的第二初始化电压可以是初始化电压Vcom，第三初始化模块80的第一端连接第一初始化模块40的第一端，即第三初始化电压为初始化电压Vref。这样设置的好处在于，第三初始化模块80的第一端无需额外连接其他的初始化电压信号线，以减少像素电路连接的信号线的数量。
参见图4，可选地，第三初始化模块80包括第四晶体管T4，第四晶体管T4的栅极接入第三扫描信号，第四晶体管T4的第一极接入第三初始化电压，第四晶体管T4的第二极连接发光器件D1的第一极。示例性地，A点为第四晶体管T4和发光器件D1之间的公共连接点。第四晶体管T4响应扫描信号ResetB而导通或关断，并在导通时向A点写入初始化电压Vref，以对发光器件D1的第一极的电位进行初始化。
继续参见图4，可选地，该像素电路还包括第一发光控制模块60，第一发光控制模块60连接于驱动模块50和发光器件D1之间，第一发光控制模块60的控制端接入第一发光控制信号EM1，第一发光控制模块60用于响应第一发光控制信号EM1而使驱动模块50和发光器件D1之间导通或断开。具体地，第一发光控制模块60响应第一发光控制信号EM1而导通或关断，以在导通时连接驱动模块50的第二端和发光器件D1的第一极，在关断时断开驱动模块50的第二端和发光器件D1的第一极的连接。
可选地，第一发光控制模块60包括第五晶体管T5，第五晶体管T5的栅极接入第一发光控制信号EM1，第五晶体管T5的第一极连接驱动模块50的第二端，第五晶体管T5的第二极连接发光器件D1的第一极。第五晶体管T5响应第一发光控制信号EM1而导通或关断，以在导通时连接驱动模块50的第二端和发光器件D1的第一极，在关断时断开驱动模块50的第二端和发光器件D1的第一极的连接。
图5是本发明实施例提供的另一种像素电路的结构示意图。图5以第一初始化模块40的控制端接入的第一扫描信号为扫描信号Reset1进行示意，与图4所示的像素电路不同的是，图5中的第三初始化模块80的控制端接入的第三扫描信号与第一初始化模块40的控制端接入的第一扫描信号相同，即第一初始化模块40和第三初始化模块80的控制端均接入扫描信号Reset1。示例性地，在第三扫描信号与第一扫描信号相同时，第三初始化模块80和第一初始化模块40可同时导通，以在第一初始化模块40对公共连接点N1的电位进行初始化的同时，通过第三初始化模块80向发光器件D1的第一极写入初始化电压Vref，对发光器件D1的第一极的电位进行初始化，且第三初始化模块80的控制端和第一初始化模块40的控制端可连接相同的扫描信号线，以减少像素电路连接的信号线的数量。
图5与图4中的第二初始化模块70的结构及设置方式也不同。继续参见图5，可选地，第二初始化模块70的控制端接入第二扫描信号，第二初始化模块70的第一端接入第二初始化电压，第二初始化模块70的第二端连接驱动模块50的控制端G和第一存储模块10的第一端，第二初始化模块70用于响应第二扫描信号，向驱动模块50的控制端G和第一存储模块10写入第二初始化电压。示例性地，第二初始化模块70的控制端接入的第二扫描信号为扫描信号Reset2，第二初始化模块70的第一端接入的第二初始化电压为初始化电压Vcom，第二初始化模块70的第二端连接驱动模块50的控制端G和第一存储模块10的第一端之间的N2节点。在初始化阶段，控制第二初始化模块70响应扫描信号Reset2而导通，通过第二初始化模块70向N2节点写入初始化电压Vcom，以同时对驱动模块50的控制端G和第一存储模块10的第一端的电位进行初始化。
图6是本发明实施例提供的另一种像素电路的结构示意图。与图5所示的像素电路不同的是，图6中的第三初始化模块80的第一端接入的第三初始化电压与第一初始化模块40的第一端接入的第一初始化电压不同，第二初始化模块70的第一端接入的第二初始化电压与第一初始化模块40的第一端接入的第一初始化电压相同，例如第二初始化电压和第一初始化电压均为初始化电压Vcom，第三初始化电压为初始化电压Vref。这样设置的好处在于，第二初始化模块70的第一端和第一初始化模块40的第一端能够连接至同一条信号线，从而减少像素电路连接的信号线的数量。
参见图6，可选地，第二初始化模块70包括第三晶体管T3，第三晶体管T3的栅极接入第二扫描信号，第三晶体管T3的第一极接入第二初始化电压，第三晶体管T3的第二极连接驱动模块50的控制端G和第一存储模块10的第一端。第三晶体管T3响应扫描信号Reset2而导通或关断，以在第三晶体管T3导通时将初始化电压Vcom写入N2节点，通过初始化电压Vcom同时对驱动模块50的控制端G和第一存储模块10的第一端的电位进行初始化。
继续参见图6，可选地，该像素电路还包括第二发光控制模块90，第二发光控制模块90的控制端接入第二发光控制信号EM2，第二发光控制模块90的第一端接入第一电源电压VDD，第二发光控制模块90的第二端连接驱动模块50的第一端，第二发光控制模块90用于响应第二发光控制信号EM2，向驱动模块50写入第一电源电压VDD。示例性地，第二发光控制模块90响应第二发光控制信号EM2而导通或关断，以在导通时向驱动模块50的第一端写入第一电源电压VDD，在关断时停止向驱动模块50的第一端写入第一电源电压VDD。
继续参见图6，可选地，第二发光控制模块90包括第六晶体管T6，第六晶体管T6的栅极接入第二发光控制信号EM2，第六晶体管T6的第一极接入第一电源电压VDD，第六晶体管T6的第二极连接驱动模块50的第一端。第六晶体管T6响应第二发光控制信号EM2而导通或关断，以在导通时向驱动模块50的第一端写入第一电源电压VDD，在关断时停止向驱动模块50的第一端写入第一电源电压VDD。
结合图3至图6，在上述各实施例的基础上，可选地，第一存储模块10包括第一电容Cst1，第二存储模块20包括第二电容Cst2，数据写入模块30包括第七晶体管T7，第一初始化模块40包括第八晶体管T8，驱动模块50包括驱动晶体管DT；第七晶体管T7的栅极接入第四扫描信号Scan，第七晶体管T7的第一极接入数据电压Data，第七晶体管T7的第二极连接第一电容Cst1的第一极，第七晶体管T7用于响应第四扫描信号Scan而导通或关断，以在导通时向第一电容Cst1写入数据电压Data；第八晶体管T8的栅极接入第一扫描信号，第八晶体管T8的第一极接入第一初始化电压，第八晶体管T8的第二极连接第一电容Cst1的第二极，第八晶体管T8用于响应第一扫描信号而导通或关断，以在导通时向第一电容Cst1和第二电容Cst2的公共连接点N1写入第一初始化电压；第一电容Cst1的第二极连接第二电容Cst2的第一极，第二电容Cst2的第二极连接驱动晶体管DT的第二极；发光器件D1的第二极接入第二电源电压VSS。
在数据写入阶段，本发明实施例的技术方案可通过第七晶体管T7向第一电容Cst1写入数据电压Data，相较于图1所示的现有像素电路依次通过晶体管M2、晶体管M1和晶体管M3向晶体管M1的栅极写入数据电压的方案，本方案通过第七晶体管T7向第一电容Cst1写入数据电压Data的过程更快，这样有助于进一步缩短数据写入阶段的时长，使得本方案可适用于高刷新频率的应用场合。
需要说明的是，图3至图6均示意性地示出了像素电路中的各晶体管均为N型晶体管的情况。在实际应用中，像素电路中的各晶体管既可以是P型晶体管，也可以是N型晶体管，本发明实施例对此不进行限制。在设置驱动晶体管DT为铟镓锌氧化物晶体管，即N型IGZO晶体管时，不仅有利于降低像素电路的漏电流和工艺成本，使得该像素电路适用于低刷新率，中大尺寸显示面板的制作，通过该像素电路还能够对驱动晶体管DT的阈值电压小于0的情况进行补偿，以提高显示亮度均一性。并且，由于补偿写入阶段和数据写入阶段分开进行，本方案还有助于缩短数据写入阶段的时长，以使该像素电路适用于驱动高刷新频率的显示面板，从而进一步拓宽了该像素电路的刷新频率适用范围。
图7是本发明实施例提供的一种像素电路的驱动时序示意图，图7所示的驱动时序可适用于驱动图3所示的像素电路工作。下面结合图3和图7，以图3中的各晶体管均是N型晶体管，第一晶体管T1的第一极接入初始化电压Vcom为例，对该像素电路的工作原理进行说明。示例性地，该像素电路的工作阶段包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5和第六阶段t6。
第一阶段t1：第一阶段t1为初始化阶段。第四扫描信号Scan为低电平信号，扫描信号ResetA、第一发光控制信号EM1和扫描信号ResetB为高电平信号。第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5和第八晶体管T8导通，第七晶体管T7关断。初始化电压Vcom通过第一晶体管T1写入驱动晶体管DT的栅极，通过第一晶体管T1和第二晶体管T2写入N2节点，并通过第八晶体管T8写入第一电容Cst1和第二电容Cst2的公共连接点N1，使公共连接点N1、N2节点和驱动晶体管DT的栅极电位均被置为Vcom，以对公共连接点N1、N2节点和驱动晶体管DT的栅极电位进行初始化。初始化电压Vref通过第四晶体管T4写入发光器件D1的第一极，以对发光器件D1的第一极的电位进行初始化。初始化电压Vref还通过第四晶体管T4和第五晶体管T5写入S点，使S点的电位被置为Vref，以对S点的电位进行初始化。
第二阶段t2：第二阶段t2属于补偿写入阶段。第四扫描信号Scan和第一发光控制信号EM1为低电平信号，扫描信号ResetA和扫描信号ResetB为高电平信号。第二晶体管T2和第五晶体管T5关断，其他晶体管的导通状态与第一阶段t1相同。第一电源电压VDD通过驱动晶体管DT向第二电容Cst2充电，使得S点的电位逐渐接近Vcom-Vth。
第三阶段t3：第三阶段t3为数据写入阶段。第四扫描信号Scan、扫描信号ResetA和扫描信号ResetB为高电平信号，第一发光控制信号EM1为低电平信号。第七晶体管T7导通，其他晶体管的导通状态与第二阶段t2相同。数据电压Data通过第七晶体管T7写入第一电容Cst1，使得第一电容Cst1两端的压差为Data-Vcom。
第四阶段t4：第四扫描信号Scan、扫描信号ResetA和第一发光控制信号EM1为低电平信号，扫描信号ResetB为高电平信号。第四晶体管T4导通，其他晶体管关断。第一电容Cst1和第二电容Cst2均已结束充电，第二电容Cst2两端的压差约为Vth。
第五阶段t5：第四扫描信号Scan和扫描信号ResetA为低电平信号，第一发光控制信号EM1和扫描信号ResetB为高电平信号。第二晶体管T2、第四晶体管T4和第五晶体管T5导通，其他晶体管关断。S点的电位被拉至Vref，N2节点和驱动晶体管DT的栅极短接，驱动晶体管DT的栅极与第二极之间的压差Vgs接近Data-Vcom+Vth。
第六阶段t6：第六阶段t6为发光阶段。第四扫描信号Scan、扫描信号ResetA和扫描信号ResetB为低电平信号，第一发光控制信号EM1为高电平信号。驱动晶体管DT、第二晶体管T2和第五晶体管T5导通，其他晶体管关断。第一电源电压VDD通过驱动晶体管DT写入发光器件D1的第一极，发光器件D1的第二极写入第二电源电压VSS，驱动晶体管DT根据第一电容Cst1存储的数据电压Data产生驱动电流，从而驱动发光器件D1以相应的亮度进行发光显示。驱动晶体管产生的驱动电流Ids可表示为：
Ids＝(W/2L)μCOX(Vgs-Vth)2＝(W/2L)μCOX(Data-Vcom)2；
由此可知，驱动晶体管DT产生的驱动电流Ids与阈值电压Vth无关，实现了驱动晶体管DT的阈值电压补偿，有助于提高显示面板的显示亮度均一性，从而提升显示效果。
结合图3和图7可以看出，第三阶段t3，即数据写入阶段的时长极短，使得本方案可适用于高分辨率及高刷新率的显示面板。在第六阶段t6之前，初始化电压Vref通过第四晶体管T4持续写入发光器件D1的第一极，对发光器件D1的第一极的电位进行置位，使得驱动晶体管在第六阶段t6之前均未产生驱动电流，发光器件D1中没有电流Ioled流过，使得屏体显示黑画面时不会发光，有助于提升显示画面的对比度。
图7所示的驱动时序，同样适用于驱动图4所示的像素电路工作，其技术原理及相应的有益效果可参见图3所示的像素电路的工作原理进行理解，这里不再赘述。
图8是本发明实施例提供的另一种像素电路的驱动时序示意图，图8所示的驱动时序可适用于驱动图5所示的像素电路工作。下面结合图5和图8，以图5中的各晶体管均是N型晶体管为例，对该像素电路的工作原理进行说明。示例性地，该像素电路的工作阶段包括第一阶段t11、第二阶段t12、第三阶段t13、第四阶段t14、第五阶段t15和第六阶段t16。
第一阶段t11：第一阶段t11为初始化阶段。第四扫描信号Scan为低电平信号，扫描信号Reset2、第一发光控制信号EM1和第二发光控制信号EM2为高电平信号。第三晶体管T3、第五晶体管T5和第六晶体管T6导通，第七晶体管T7关断。初始化电压Vcom通过第三晶体管T3写入N2节点，使第一电容Cst1的第一极和驱动晶体管DT的栅极电位均被置为Vcom，以对第一电容Cst1的第一极和驱动晶体管DT的栅极电位进行初始化。在扫描信号Reset1变为高电平信号时，第四晶体管T4和第八晶体管T8导通。初始化电压Vref通过第八晶体管T8写入第一电容Cst1和第二电容Cst2的连接线上的公共连接点N1，通过第四晶体管T4写入A点，并通过第四晶体管T4和第五晶体管T5写入S点，使公共连接点N1、A点和S点的电位均被置为Vref，以对公共连接点N1、A点和S点的电位进行初始化。
第二阶段t12：第二阶段t12为补偿写入阶段。第四扫描信号Scan和第一发光控制信号EM1为低电平信号，扫描信号Reset1、扫描信号Reset2和第二发光控制信号EM2为高电平信号。驱动晶体管DT、第三晶体管T3、第四晶体管T4、第六晶体管T6和第八晶体管T8导通，第五晶体管T5和第七晶体管T7关断。第一电源电压VDD通过第六晶体管T6和驱动晶体管DT向第二电容Cst2充电，使得S点的电位逐渐接近Vcom-Vth。
第三阶段t13：第三阶段t13为数据写入阶段。扫描信号Reset2和第一发光控制信号EM1为低电平信号，扫描信号Reset1为高电平信号。第四晶体管T4和第八晶体管T8导通，第三晶体管T3和第五晶体管T5关断。在第二发光控制信号EM2由高电平信号变为低电平信号时，第六晶体管T6关断，第二电容Cst2结束充电，第二电容Cst2两端的压差约为Vref-Vcom+Vth。在第四扫描信号Scan为高电平信号时，第七晶体管T7导通，数据电压Data通过第七晶体管T7写入第一电容Cst1，使得第一电容Cst1两端的压差为Data-Vref。
第四阶段t14：第四扫描信号Scan、扫描信号Reset1、扫描信号Reset2、第一发光控制信号EM1和第二发光控制信号EM2均为低电平信号。第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断。第一电容Cst1和第二电容Cst2形成串联结构。
第五阶段t15：第一发光控制信号EM1为高电平信号，其他信号与第四阶段t14保持一致。第五晶体管T5导通，其他晶体管的导通状态与第四阶段t14保持一致。S点和A点短接，且S点的电位被A点耦合。
第六阶段t16：第六阶段t16为发光阶段。第二发光控制信号EM2变为高电平信号，其他信号与第五阶段t15保持一致。第五晶体管T5、第六晶体管T6和驱动晶体管DT导通，其他晶体管的导通状态与第五阶段t15保持一致。第一电源电压VDD通过第六晶体管T6和驱动晶体管DT写入发光器件D1的第一极，发光器件D1的第二极写入第二电源电压VSS，驱动晶体管DT根据第一电容Cst1存储的数据电压Data产生驱动电流，从而驱动发光器件D1以相应的亮度进行发光显示。驱动晶体管DT的栅极与第二极之间的压差Vgs接近Data-Vcom+Vth。驱动晶体管DT产生的驱动电流Ids可表示为：
Ids＝(W/2L)μCOX(Vgs-Vth)2＝(W/2L)μCOX(Data-Vcom)2；
由此可知，驱动晶体管DT产生的驱动电流Ids与阈值电压Vth无关，实现了驱动晶体管DT的阈值电压补偿，有助于提高显示面板的显示亮度均一性，从而提升显示效果。并且，结合图5和图8可以看出，第三阶段t13，即数据写入阶段的时长极短，使得本方案可适用于高分辨率及高刷新率的显示面板。图8所示的驱动时序，同样适用于驱动图6所示的像素电路工作，其技术原理及相应的有益效果可参见图5所示的像素电路的工作原理进行理解，这里不再赘述。
本发明实施例还提供了一种显示面板，该显示面板可以是发光二极管LED显示面板、有机发光二极管OLED显示面板或微发光二极管Micro LED显示面板等。本发明实施例提供的显示面板，包括本发明任意实施例所提供的像素电路，其技术原理和产生的效果类似，不再赘述。
本发明实施例还提供了一种像素电路的驱动方法，图9是本发明实施例提供的一种像素电路的驱动方法的流程示意图。本发明实施例提供的像素电路的驱动方法，适用于驱动本发明任意实施例提供的像素电路工作。参见图9，该像素电路的驱动方法具体包括如下步骤：
S110、在数据写入阶段，通过数据写入模块向第一存储模块写入数据电压。
S120、在补偿写入阶段，通过初始化模块向第一存储模块和第二存储模块的连接线上的公共连接点写入初始化电压，并通过第二存储模块存储驱动模块的阈值电压。
其中，补偿写入阶段和数据写入阶段在时序上不交叠。
S130、在发光阶段，通过驱动模块根据第一存储模块存储的数据电压驱动发光器件发光。
本发明实施例的技术方案，在补偿写入阶段，通过第二存储模块存储驱动模块的阈值电压，在数据写入阶段，通过第一存储模块存储数据电压，使得数据电压写入过程和阈值电压补偿过程分开进行，阈值电压补偿过程不依赖于数据电压写入过程，在驱动模块中的驱动晶体管为P型晶体管，且其阈值电压大于0时，或驱动晶体管为N型晶体管，且其阈值电压小于0时，本方案均适用于对以上两种情况进行阈值电压补偿，使得本方案的适用范围更加广泛，能够对多种类型的像素电路进行阈值电压补偿，从而提高显示面板的显示亮度均一性。由于补偿写入阶段的时长不影响数据写入阶段的时长，这样还有助于缩短数据写入阶段的时长，以适用于驱动高刷新频率的显示面板。另外，本方案还有助于补偿第二电源电压的压降造成的显示不均，从而进一步提升显示面板的显示效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：第一存储模块、第二存储模块、数据写入模块、第一初始化模块和驱动模块；
所述第一存储模块的第一端连接所述驱动模块的控制端，所述第一存储模块的第二端连接所述第二存储模块的第一端，所述第二存储模块的第二端连接所述驱动模块的第二端，所述驱动模块的第一端用于接收电源信号；
所述数据写入模块连接所述第一存储模块的第一端，所述数据写入模块用于在数据写入阶段向所述第一存储模块写入数据电压，所述第一存储模块用于存储所述数据电压；
所述第一初始化模块连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点，所述第一初始化模块用于向所述第一存储模块和所述第二存储模块的连接线上的公共连接点写入第一初始化电压，所述第二存储模块用于在补偿写入阶段存储所述驱动模块的阈值电压；所述补偿写入阶段和所述数据写入阶段在时序上不交叠；
所述驱动模块用于在发光阶段根据所述第一存储模块存储的所述数据电压驱动发光器件发光。
2.根据权利要求1所述的像素电路，其特征在于，所述第一初始化模块的控制端接入第一扫描信号，所述第一初始化模块的第一端接入所述第一初始化电压，所述第一初始化模块的第二端连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点，所述第一初始化模块响应所述第一扫描信号，向所述第一存储模块和所述第二存储模块的连接线上的公共连接点写入所述第一初始化电压。
3.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第二初始化模块，所述第二初始化模块包括初始化单元和开关单元；
所述初始化单元的控制端接入所述第一初始化模块的控制端接入的第一扫描信号，所述初始化单元的第一端接入第二初始化电压，所述初始化单元的第二端连接所述驱动模块的控制端，所述初始化单元用于响应所述第一扫描信号，向所述驱动模块的控制端写入所述第二初始化电压；
所述开关单元的控制端接入第一发光控制信号，所述开关单元连接于所述驱动模块的控制端和所述第一存储模块的第一端之间，所述开关单元用于响应所述第一发光控制信号而使所述驱动模块的控制端和所述第一存储模块的第一端之间导通或断开；
优选地，所述第二初始化电压与所述第一初始化电压相同；或者，所述初始化单元的第一端连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点，所述第二初始化电压为所述第一存储模块和所述第二存储模块的连接线上的公共连接点的电压；
优选地，所述初始化单元包括第一晶体管，所述开关单元包括第二晶体管；所述第一晶体管的栅极接入所述第一扫描信号，所述第一晶体管的第一极接入所述第二初始化电压，所述第一晶体管的第二极连接所述驱动模块的控制端；所述第二晶体管的栅极接入所述第一发光控制信号，所述第二晶体管的第一极连接所述驱动模块的控制端，所述第二晶体管的第二极连接所述第一存储模块的第一端。
4.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第二初始化模块，所述第二初始化模块的控制端接入第二扫描信号，所述第二初始化模块的第一端接入第二初始化电压，所述第二初始化模块的第二端连接所述驱动模块的控制端和所述第一存储模块的第一端，所述第二初始化模块用于响应所述第二扫描信号，向所述驱动模块的控制端和所述第一存储模块写入所述第二初始化电压；
优选地，所述第二初始化电压与所述第一初始化电压相同；
优选地，所述第二初始化模块包括第三晶体管，所述第三晶体管的栅极接入所述第二扫描信号，所述第三晶体管的第一极接入所述第二初始化电压，所述第三晶体管的第二极连接所述驱动模块的控制端和所述第一存储模块的第一端。
5.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第三初始化模块，所述第三初始化模块的控制端接入第三扫描信号，所述第三初始化模块的第一端接入第三初始化电压，所述第三初始化模块的第二端连接所述发光器件的第一极，所述第三初始化模块用于响应所述第三扫描信号，向所述发光器件的第一极写入所述第三初始化电压；
优选地，所述第三扫描信号与所述第一初始化模块的控制端接入的第一扫描信号相同；
优选地，所述第三初始化模块的第一端连接所述第一初始化模块的第一端，所述第三初始化电压与所述第一初始化电压相同；
优选地，所述第三初始化模块包括第四晶体管，所述第四晶体管的栅极接入所述第三扫描信号，所述第四晶体管的第一极接入所述第三初始化电压，所述第四晶体管的第二极连接所述发光器件的第一极。
6.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第一发光控制模块，所述第一发光控制模块连接于所述驱动模块和所述发光器件之间，所述第一发光控制模块的控制端接入第一发光控制信号，所述第一发光控制模块用于响应所述第一发光控制信号而使所述驱动模块和所述发光器件之间导通或断开；
优选地，所述第一发光控制模块包括第五晶体管，所述第五晶体管的栅极接入所述第一发光控制信号，所述第五晶体管的第一极连接所述驱动模块的第二端，所述第五晶体管的第二极连接所述发光器件的第一极。
7.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第二发光控制模块，所述第二发光控制模块的控制端接入第二发光控制信号，所述第二发光控制模块的第一端接入第一电源电压，所述第二发光控制模块的第二端连接所述驱动模块的第一端，所述第二发光控制模块用于响应所述第二发光控制信号，向所述驱动模块写入所述第一电源电压；
优选地，所述第二发光控制模块包括第六晶体管，所述第六晶体管的栅极接入所述第二发光控制信号，所述第六晶体管的第一极接入所述第一电源电压，所述第六晶体管的第二极连接所述驱动模块的第一端。
8.根据权利要求1所述的像素电路，其特征在于，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述数据写入模块包括第七晶体管，所述第一初始化模块包括第八晶体管，所述驱动模块包括驱动晶体管；
所述第七晶体管的栅极接入第四扫描信号，所述第七晶体管的第一极接入所述数据电压，所述第七晶体管的第二极连接所述第一电容的第一极，所述第七晶体管用于响应所述第四扫描信号，向所述第一电容写入所述数据电压；
所述第八晶体管的栅极接入第一扫描信号，所述第八晶体管的第一极接入所述第一初始化电压，所述第八晶体管的第二极连接所述第一电容的第二极；
所述第一电容的第二极连接所述第二电容的第一极，所述第二电容的第二极连接所述驱动晶体管的第二极；
优选地，所述驱动晶体管为铟镓锌氧化物晶体管。
9.一种像素电路的驱动方法，其特征在于，所述像素电路包括：第一存储模块、第二存储模块、数据写入模块、第一初始化模块和驱动模块；所述第一存储模块的第一端连接所述驱动模块的控制端，所述第一存储模块的第二端连接所述第二存储模块的第一端，所述第二存储模块的第二端连接所述驱动模块的第二端，所述驱动模块的第一端用于接收电源信号；所述数据写入模块连接所述第一存储模块的第一端；所述第一存储模块用于存储所述数据电压；所述第一初始化模块连接所述第一存储模块和所述第二存储模块的连接线上的公共连接点；所述像素电路的驱动方法包括：
在数据写入阶段，通过所述数据写入模块向所述第一存储模块写入数据电压；
在补偿写入阶段，通过所述初始化模块向所述第一存储模块和所述第二存储模块的连接线上的公共连接点写入初始化电压，并通过所述第二存储模块存储所述驱动模块的阈值电压；所述补偿写入阶段和所述数据写入阶段在时序上不交叠；
在发光阶段，通过所述驱动模块根据所述第一存储模块存储的所述数据电压驱动发光器件发光。
10.一种显示面板，其特征在于，包括权利要求1-8中任一所述的像素电路。
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