CN114121978A - 半导体器件的制作方法 - Google Patents

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CN114121978A
CN114121978A CN202111210553.6A CN202111210553A CN114121978A CN 114121978 A CN114121978 A CN 114121978A CN 202111210553 A CN202111210553 A CN 202111210553A CN 114121978 A CN114121978 A CN 114121978A
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杨永刚
白靖宇
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Yangtze Memory Technologies Co Ltd
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Abstract

本公开实施例公开了一种半导体器件的制作方法。所述方法包括：提供伪堆叠结构；其中，所述伪堆叠结构包括：交替堆叠设置的绝缘层和间隙以及贯穿所述伪堆叠结构的凹槽，所述凹槽与所述间隙连通；沿所述凹槽和所述间隙共形地沉积介电材料，以形成覆盖所述凹槽侧壁、所述间隙表面和所述凹槽底部的介电层；对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理，以形成第一掺杂区；利用刻蚀剂去除所述第一掺杂区；其中，所述刻蚀剂与覆盖所述间隙表面的所述介电层之间的化学反应为惰性反应。

Description

半导体器件的制作方法
技术领域
本公开实施例涉及半导体器件领域，尤其涉及一种半导体器件的制作方法。
背景技术
随着科技的发展，人们生活中的便携式电子设备越来越多，比如数码相机、MP3、平板电脑和智能手机等。因此，存储器的市场也得到了快速成长，使得存储器的集成度和位密度逐渐增加。
然而，随着存储器的集成度和位密度的增加，存储器中用于沉积薄膜以形成相关功能结构的通孔或沟槽的特征尺寸越来越小，导致沉积薄膜的难度增加、均匀性降低。因此，如何在保证存储器的集成度和位密度较高的同时，降低薄膜的沉积难度、提高其均匀性，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体器件的制作方法，所述方法包括：
提供伪堆叠结构；其中，所述伪堆叠结构包括：交替堆叠设置的绝缘层和间隙以及贯穿所述伪堆叠结构的凹槽，所述凹槽与所述间隙连通；
沿所述凹槽和所述间隙共形地沉积介电材料，以形成覆盖所述凹槽侧壁、所述间隙表面和所述凹槽底部的介电层；
对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理，以形成第一掺杂区；
利用刻蚀剂去除所述第一掺杂区；其中，所述刻蚀剂与覆盖所述间隙表面的所述介电层之间的化学反应为惰性反应。
在一些实施例中，所述对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理，以形成第一掺杂区，包括：
对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行离子注入处理，以在覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层中引入缺陷。
在一些实施例中，所述刻蚀剂和所述第一掺杂区之间的反应速率，与所述刻蚀剂和覆盖所述间隙表面的所述介电层之间的反应速率之比大于25。
在一些实施例中，所述介电层的组成材料包括：介电常数大于3.9的介电材料；
所述第一掺杂区中的掺杂粒子包括：硼、磷、氩、锗、铟、碳或氮；
所述刻蚀剂的组成材料包括：稀硫酸和双氧水的混合物，或者，氢氟酸。
在一些实施例中，所述介电层的组成材料包括：氧化铝、氧化铪或者二氧化钛等。
在一些实施例中，所述提供伪堆叠结构，包括：
在衬底上形成堆叠结构；其中，所述堆叠结构包括：交替堆叠设置的绝缘层和牺牲层，以及贯穿所述堆叠结构的支撑柱；
形成贯穿所述堆叠结构的所述凹槽；
去除所述牺牲层，以形成所述间隙；其中，所述间隙显露所述支撑柱的侧壁。
在一些实施例中，所述衬底表面，包括：第一区域和第二区域；其中，所述堆叠结构位于所述第一区域；
所述方法还包括：
在沿所述凹槽和所述间隙共形地沉积所述介电材料的同时，形成覆盖所述第二区域的所述介电材料；
在对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理时，对覆盖所述第二区域的所述介电材料进行所述掺杂处理，以在所述第二区域中形成第二掺杂区；
在利用所述刻蚀剂去除所述第一掺杂区时，利用所述刻蚀剂去除所述第二掺杂区。
在一些实施例中，所述方法还包括：
在利用所述刻蚀剂去除所述第一掺杂区之后，依次形成覆盖所述间隙表面的所述介电层的阻挡层和栅极层。
在一些实施例中，所述方法应用于制造三维存储器。
在一些实施例中，所述三维存储器包括：3D NAND存储器。
相较于在侧壁和底部覆盖有介电层的凹槽中直接沉积薄膜材料，本公开实施例中，通过对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行掺杂处理，可在介电层中形成第一掺杂区，利用刻蚀剂去除第一掺杂区，可增大后续沉积薄膜材料的工艺窗口，有利于降低薄膜沉积的工艺难度。
此外，由于工艺窗口的增加，可保证在伪堆叠结构中的顶部和底部所沉积的薄膜的厚度较为均匀，有利于提高半导体器件的可靠性。
进一步地，由于刻蚀剂与覆盖间隙表面的介电层之间的化学反应为惰性反应，在增大后续工艺窗口的同时，可保留覆盖间隙表面的介电层，阻挡后续薄膜沉积过程中的粒子进入间隙所显露的其他功能结构(例如，支撑柱)。
附图说明
图1a至图1d是根据相关技术示出的一种半导体器件的制作方法的结构示意图；
图2是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图；
图3a至图3f是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1a至图1d是根据相关技术示出的一种半导体器件100的制作方法的结构示意图。参照图1a所示，半导体器件100的制作至少包括以下步骤：
步骤一：在衬底110上形成堆叠结构120；其中，堆叠结构120包括：交替堆叠设置的绝缘层121和牺牲层(未示出)；
步骤二：形成贯穿堆叠结构120的支撑柱130；
示例性地，参照图1a所示，支撑柱130包括：阻挡层131、存储层132、隧穿层133、沟道层134和绝缘柱135；支撑柱130可以是用于存储信息的存储柱，还可以是用于支撑堆叠结构的虚拟柱。在支撑柱为虚拟柱时，支撑柱中可仅填充有绝缘材料。
步骤三：形成贯穿堆叠结构120和介质层140的沟槽150；
步骤四：沿沟槽150的侧壁去除牺牲层，以在相邻的绝缘层121之间形成间隙；其中，间隙的一端显露支撑柱的侧壁，间隙的另一端与沟槽150连通；
步骤五：基于沟槽150和间隙共形地沉积介电材料，以形成覆盖沟槽150侧壁、间隙表面和沟槽150底部的介电层151；
步骤六：依次沉积覆盖介电层151的金属阻挡材料和栅极材料，沿靠近支撑柱130的方向回蚀部分金属阻挡材料和部分栅极材料，剩余的金属阻挡材料和剩余的栅极材料分别形成金属阻挡层152和栅极层153。
以介电材料为氧化铝(AlO)、金属阻挡材料为氮化钛(TiN)、栅极材料为钨(W)为例，相关技术中，利用H4(磷酸、硝酸、醋酸和水的混合溶液)对钨、氮化钛、氧化铝的选择比，可回蚀部分金属阻挡材料和部分栅极材料，形成如图1a所示的结构，图1b示出了图1a中虚线框的局部放大图，可以理解的是，H4对AlO的选择比(即刻蚀速率)较低。
需要指出的是，在上述步骤五和步骤六中，基于介电层151，可在沟槽150中形成子沟槽。结合图1c和图1d所示，子沟槽的特征尺寸W1(Critical Dimension，CD)小于沟槽的特征尺寸W2。
在形成金属阻挡层和栅极层之后，通过向子沟槽中填充绝缘材料和/或导电材料，可在子沟槽中形成其它功能结构(例如，共源极)。
相关技术中，为了增大填充绝缘材料和/或导电材料的工艺窗口(Processwindow)，在沉积介电材料时，通过降低介电材料快速热退火(Rapid Thermal Annealing，RTA)的温度，在上述步骤六中回蚀金属阻挡材料和栅极材料时，可增大回蚀剂对介电材料的刻蚀速率，去除覆盖沟槽侧壁和底部的介电层，形成如图1d所示的结构。然而，降低快速热退火温度会影响覆盖间隙表面的介电层的结晶性，导致半导体器件的电性能下降。
此外，随着半导体器件集成度和位密度的增加，沟槽的特征尺寸越来越小，相应地，沉积介电层后所形成的子沟槽的特征尺寸也越来越小，上述步骤六中基于子沟槽的工艺窗口，沉积金属阻挡材料和栅极材料的难度增加。
进一步地，随着半导体器件集成度和位密度的增加，堆叠结构的层数逐渐增加，相应地，贯穿堆叠结构的沟槽的深度也在不断增加，上述步骤六中沉积金属阻挡材料和栅极材料的均匀性降低。例如，顶部金属阻挡层的厚度大于底部金属阻挡层的厚度，顶部栅极层的厚度小于底部栅极层的厚度。
有鉴于此，本公开实施例提供一种半导体器件的制作方法。
图2是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图。参照图2所示，该方法包括以下步骤：
S110：提供伪堆叠结构；其中，伪堆叠结构包括：交替堆叠设置的绝缘层和间隙以及贯穿伪堆叠结构的凹槽，凹槽与间隙连通；
S120：沿凹槽和间隙共形地沉积介电材料，以形成覆盖凹槽侧壁、间隙表面和凹槽底部的介电层；
S130：对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行掺杂处理，以形成第一掺杂区；
S140：利用刻蚀剂去除第一掺杂区；其中，刻蚀剂与覆盖间隙表面的介电层之间的化学反应为惰性反应。
相较于在侧壁和底部覆盖有介电层的凹槽中直接沉积薄膜材料，本公开实施例中，通过对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行掺杂处理，可在介电层中形成第一掺杂区，利用刻蚀剂去除第一掺杂区，可增大后续沉积薄膜材料的工艺窗口，有利于降低薄膜沉积的工艺难度。
此外，由于工艺窗口的增加，可保证在伪堆叠结构中的顶部和底部所沉积的薄膜的厚度较为均匀，有利于提高半导体器件的可靠性。
进一步地，由于刻蚀剂与覆盖间隙表面的介电层之间的化学反应为惰性反应，在增大后续工艺窗口的同时，可保留覆盖间隙表面的介电层，阻挡后续薄膜沉积过程中的粒子进入间隙所显露的其他功能结构(例如，支撑柱)。
相较于相关技术中降低介电材料快速热退火的温度，以去除覆盖沟槽侧壁和底部的介电层。本公开实施例中对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行掺杂处理，对覆盖间隙表面的介电层的影响较小，有利于保持半导体器件的电性能。
图3a至图3f是根据本公开实施例示出的一种半导体器件200的制作方法的结构示意图，下面将结合图2、图3a至图3f对本公开再做进一步详细的说明。
首先，参照图3b所示，执行步骤S110：提供伪堆叠结构220’，其中，伪堆叠结构220’包括：交替堆叠设置的绝缘层221和间隙241以及贯穿伪堆叠结构220’的凹槽240，凹槽240与间隙241连通。
绝缘层221的组成材料包括：氧化物。例如，氧化硅或氮氧化硅等。
在一些实施例中，结合图3a和图3b所示，上述提供伪堆叠结构220’，包括：
在衬底210上形成堆叠结构220；其中，堆叠结构220包括：交替堆叠设置的绝缘层221和牺牲层222，以及贯穿堆叠结构220的支撑柱230；
形成贯穿堆叠结构220的凹槽240；
去除牺牲层222，以形成间隙241；其中，间隙241显露支撑柱230的侧壁。
示例性地，可通过薄膜沉积工艺，沿垂直于衬底平面所在的方向，在衬底210上交替的沉积绝缘层221和牺牲层222。薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
示例性地，可通过刻蚀工艺，沿垂直于衬底平面所在的方向，向下刻蚀堆叠结构220，形成贯穿堆叠结构的沟道孔，沟道孔的底部显露衬底210表面，可通过选择性外延生长，在沟道孔的底部形成外延层，填充形成有外延层的沟道孔，以形成支撑柱230。
示例性地，可通过刻蚀工艺，沿垂直于衬底平面所在的方向，向下刻蚀堆叠结构220，在相邻的两个支撑柱230之间形成凹槽240。可以理解的是，凹槽240的侧壁显露绝缘层221和牺牲层222。
刻蚀工艺包括：干法刻蚀、湿法刻蚀或其组合。
示例性地，可采用湿法刻蚀，通过凹槽240去除牺牲层222，在相邻的两个绝缘层221之间形成间隙241。参照图3b所示，间隙241相对远离凹槽的一端显露支撑柱的侧壁，间隙241相对靠近凹槽的一端与凹槽240连通。
可以理解的是，伪堆叠结构220’表示的是通过凹槽240去除堆叠结构220中的牺牲层222之后的结构，沿垂直于衬底平面所在的方向，相邻的两个绝缘层221之间通过间隙241分隔。在实际生产过程中，还可在湿法刻蚀去除牺牲层之后进行清洗、干燥处理，去除残留的湿法刻蚀剂或刻蚀溶液，以形成伪堆叠结构220’。在后续工艺中，通过导电材料(例如，金属钨)填充伪堆叠结构220’中的间隙241，可形成栅堆叠结构，栅堆叠结构包括交替堆叠设置的绝缘层221和导电层，导电层可用作存储器的控制栅极或字线。
在一些实施例中，参照图3a所示，支撑柱230包括：沿沟道孔径向向内方向依次层叠设置的阻挡层231、存储层232、隧穿层233、沟道层234和绝缘柱235。支撑柱230用于在去除牺牲层222的过程中支撑堆叠结构，防止其坍塌。
阻挡层231、隧穿层233和绝缘柱235的组成材料包括：氧化物。例如，氧化硅或二氧化硅等。阻挡层231、隧穿层233、绝缘柱235中任意两者的组成材料可以相同，也可以不同，本公开实施例在此不做限制。
存储层232的组成材料包括：氮化物。例如，氮化硅。
沟道层234的组成材料包括：半导体材料。例如，多晶硅或掺杂多晶硅等。
然后，参照图3c所示，执行步骤S120：沿凹槽240和间隙241共形地沉积介电材料，以形成覆盖凹槽侧壁、间隙表面和凹槽底部的介电层250。
示例性地，参照图3c所示，可以通过物理气相沉积、化学气相沉积和/或原子层沉积共形地沉积介电材料，形成覆盖凹槽240侧壁的第一子介电层250a、覆盖间隙241表面的第二子介电层250b以及覆盖凹槽240底部的第三子介电层250c。
需要指出的是，这里第一子介电层250a、第二子介电层250b与第三子介电层250c均表示的是介电层250，不同的附图标记仅是为了区分第一子介电层250a、第二子介电层250b与第三子介电层250c位置上的差异，而不用于表示特定的先后顺序。
在一些实施例中，介电层250的组成材料包括：介电常数大于3.9的介电材料。
在一些实施例中，介电层250的组成材料包括：氧化铝、氧化铪或者二氧化钛等。
接下来，执行步骤S130：对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行掺杂处理，以形成第一掺杂区。
示例性地，结合图3c和图3d所示，通过对第一子介电层250a进行掺杂处理，可形成覆盖凹槽侧壁的第一子掺杂区251，通过对第三子介电层250c进行掺杂处理，可形成覆盖凹槽底部的第二子掺杂区252。第一掺杂区包括第一子掺杂区251和第二子掺杂区252。
在一些实施例中，可同时对第一子介电层250a和第三子介电层250c进行掺杂处理，也可先后对第一子介电层250a和第三子介电层250c进行掺杂处理。本公开在此不做限制。
在一些实施例中，上述对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行掺杂处理，以形成第一掺杂区，包括：
对覆盖凹槽侧壁和覆盖凹槽底部的介电层进行离子注入处理，以在覆盖凹槽侧壁和覆盖凹槽底部的介电层中引入缺陷。
示例性地，参照图3d所示，基于介电层250，可在凹槽240中形成子凹槽，子凹槽的侧壁显露第一子介电层250a，子凹槽的底部显露第三子介电层250c。通过子凹槽，沿垂直于衬底平面所在的方向，进行离子注入工艺，将掺杂粒子注入第一子介电层250a和第三子介电层250c，以形成第一子掺杂区251和第二子掺杂区252，即形成第一掺杂区。
需要指出的是，由于离子注入具有方向性(即垂直于衬底平面所在的方向)，因此，可在第一子介电层250a和第三子介电层250c中引入掺杂粒子，形成缺陷，而对第二子介电层250b的影响较小。
在一些实施例中，第一掺杂区中的掺杂粒子包括：硼(B)、磷(P)、氩(Ar)、锗(Ge)、铟(In)、碳(C)或氮(N)等。
在一些实施例中，通过控制离子注入工艺的参数，如浓度、时间、注入能量等参数来控制第一掺杂区的缺陷浓度，进而控制第一掺杂区的刻蚀速率，也即控制其刻蚀选择比。
最后，执行步骤S140：利用刻蚀剂去除第一掺杂区；其中，刻蚀剂与覆盖间隙表面的介电层之间的化学反应为惰性反应。
在一些实施例中，惰性反应包括：刻蚀剂与覆盖间隙表面的介电层之间不发生化学反应；或者，刻蚀剂与第一掺杂区和第二掺杂区之间发生化学反应的速率，远远高于刻蚀剂与覆盖间隙表面的介电层之间发生化学反应的速率，以至于可以忽略刻蚀剂与覆盖间隙表面的介电层之间发生的化学反应。
可以理解的是，通过刻蚀剂去除第一掺杂区后，可增大后续通过凹槽沉积其它薄膜的工艺窗口，同时，相较于第一掺杂区，刻蚀剂对于未掺杂的介电层(即第三子介电层250c)的刻蚀选择比较低，可保留第三子介电层250c，第三子介电层250c覆盖支撑柱的侧壁、绝缘层的表面(包括上表面和下表面)，有利于减小半导体器件发生的漏电的可能性。
在一些实施例中，刻蚀剂的组成材料包括：稀硫酸和双氧水的混合物，或者，氢氟酸。
在一些实施例中，刻蚀剂和第一掺杂区之间的反应速率，与刻蚀剂和覆盖间隙241表面的介电层之间的反应速率之比大于25。
图3f示出了两种刻蚀剂对于未掺杂介电层和掺杂介电层的刻蚀速率差异，参照图3f所示，刻蚀剂一对未掺杂的介电层的刻蚀速率介于1.0至1.1之间，刻蚀剂一对掺杂的介电层的刻蚀速率约为30.0。刻蚀剂二对未掺杂的介电层的刻蚀速率介于1.1至1.2之间，刻蚀剂二对掺杂的介电层的刻蚀速率约为30.0。优选地，刻蚀剂一可为DSP溶液(稀硫酸和双氧水的混合物，Dilute Sulfurie Peroxide)，刻蚀剂二可为HF溶液(氢氟酸溶液)。
可以理解的是，相较于掺杂介电层，刻蚀剂一和刻蚀剂二对未掺杂的介电层的刻蚀速率均较低，因此，可保证在去除第一掺杂区时，保留覆盖间隙表面的介电层。
需要说明的是，这里的刻蚀剂一和刻蚀剂二仅为示例，用以向本领域技术人员传达本公开，然而本公开并不限于此。在实际的半导体器件的制作过程中，本领域技术人员可根据介电层的组成材料，合理的选择相应地掺杂粒子以及合适的刻蚀剂。
在一些实施例中，衬底210表面，包括：第一区域和第二区域；其中，堆叠结构220位于第一区域；上述方法还包括：
在沿凹槽240和间隙241共形地沉积介电材料的同时，形成覆盖第二区域的介电材料；
在对覆盖凹槽240侧壁和覆盖凹槽240底部的介电层进行掺杂处理时，对覆盖第二区域的介电材料进行掺杂处理，以在第二区域中形成第二掺杂区；
在利用刻蚀剂去除第一掺杂区时，利用刻蚀剂去除第二掺杂区。
第一区域包括：功能区域。这里功能区域表示的是衬底表面用于承载堆叠结构的区域。
第二区域包括：空白区域。这里空白区域表示的是衬底表面未设置有功能结构的区域，例如，切割区域或衬底表面的边缘区域。
可以理解的是，在第一区域中沉积介电材料的同时，介电材料也会覆盖第二区域，在对第一区域中的部分介电层进行掺杂处理时，可同时对覆盖第二区域的介电材料进行掺杂处理，并形成覆盖第二区域的第二掺杂区，在利用刻蚀剂去除第一掺杂区时，可同时去除第二掺杂区。
相较于相关技术中，采用额外地干法刻蚀工艺去除覆盖第二区域的介电材料，本公开实施例中，可在去除第一掺杂区的同时去除第二掺杂区，有利于节约工序，减少半导体器件的制作成本。
在一些实施例中，上述方法还包括：
在利用刻蚀剂去除第一掺杂区之后，依次形成覆盖间隙表面的介电层的阻挡层和栅极层。
示例性地，参照图3e所示，可基于去除第一掺杂区后所形成的凹槽窗口，依次地沉积阻挡材料和栅极材料，以形成覆盖介电层250b的阻挡层和栅极层。
阻挡层的组成材料包括：金属氮化物。例如，氮化钨或氮化钛等。
栅极层的组成材料包括：导电材料。例如，钨或多晶硅等。
本公开实施例中，在去除第一掺杂区后，再形成阻挡层和栅极层，可增大阻挡材料和栅极材料沉积的工艺窗口，减小阻挡材料和栅极材料沉积的工艺难度。并且由于工艺窗口的增加，在伪堆叠结构的顶部间隙和底部间隙中形成的阻挡层和栅极层的厚度较为均匀。
在一些实施例中，上述方法应用于制造三维存储器。
在一些实施例中，三维存储器包括：3D NAND存储器。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
提供伪堆叠结构；其中，所述伪堆叠结构包括：交替堆叠设置的绝缘层和间隙以及贯穿所述伪堆叠结构的凹槽，所述凹槽与所述间隙连通；
沿所述凹槽和所述间隙共形地沉积介电材料，以形成覆盖所述凹槽侧壁、所述间隙表面和所述凹槽底部的介电层；
对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理，以形成第一掺杂区；
利用刻蚀剂去除所述第一掺杂区；其中，所述刻蚀剂与覆盖所述间隙表面的所述介电层之间的化学反应为惰性反应。
2.根据权利要求1所述的方法，其特征在于，所述对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理，以形成第一掺杂区，包括：
对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行离子注入处理，以在覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层中引入缺陷。
3.根据权利要求1所述的方法，其特征在于，
所述刻蚀剂和所述第一掺杂区之间的反应速率，与所述刻蚀剂和覆盖所述间隙表面的所述介电层之间的反应速率之比大于25。
4.根据权利要求1所述的方法，其特征在于，
所述介电层的组成材料包括：介电常数大于3.9的介电材料；
所述第一掺杂区中的掺杂粒子包括：硼、磷、氩、锗、铟、碳或氮；
所述刻蚀剂的组成材料包括：稀硫酸和双氧水的混合物，或者，氢氟酸。
5.根据权利要求4所述的方法，其特征在于，
所述介电层的组成材料包括：氧化铝、氧化铪或者二氧化钛等。
6.根据权利要求1所述的方法，其特征在于，所述提供伪堆叠结构，包括：
在衬底上形成堆叠结构；其中，所述堆叠结构包括：交替堆叠设置的绝缘层和牺牲层，以及贯穿所述堆叠结构的支撑柱；
形成贯穿所述堆叠结构的所述凹槽；
去除所述牺牲层，以形成所述间隙；其中，所述间隙显露所述支撑柱的侧壁。
7.根据权利要求6所述的方法，其特征在于，所述衬底表面，包括：第一区域和第二区域；其中，所述堆叠结构位于所述第一区域；
所述方法还包括：
在沿所述凹槽和所述间隙共形地沉积所述介电材料的同时，形成覆盖所述第二区域的所述介电材料；
在对覆盖所述凹槽侧壁和覆盖所述凹槽底部的所述介电层进行掺杂处理时，对覆盖所述第二区域的所述介电材料进行所述掺杂处理，以在所述第二区域中形成第二掺杂区；
在利用所述刻蚀剂去除所述第一掺杂区时，利用所述刻蚀剂去除所述第二掺杂区。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在利用所述刻蚀剂去除所述第一掺杂区之后，依次形成覆盖所述间隙表面的所述介电层的阻挡层和栅极层。
9.根据权利要求1至8任一项所述的方法，其特征在于，所述方法应用于制造三维存储器。
10.根据权利要求9所述的方法，其特征在于，所述三维存储器包括：3DNAND存储器。
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