CN114120879B - 显示设备 - Google Patents

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Abstract

一种显示设备包含驱动晶体管、控制电路、移位寄存器电路。控制电路耦接于驱动晶体管，并用以控制驱动晶体管。移位寄存器电路耦接于控制电路，并用以根据多个信号输出扫频信号至控制电路。移位寄存器电路藉由扫频信号以调整控制电路的节点的电压电平。控制电路根据节点之电压电平控制驱动晶体管。

Description

显示设备
技术领域
本案涉及一种电子装置。详细而言，本案涉及一种显示设备。
背景技术
于现有显示设备中，显示设备的驱动控制电路采用直接开关的方式。此种设计导致信号的推力会逐渐下降，进而使面板内部的发光电路产生相位偏移。因此，信号的些微相位偏移使得显示设备产生明显的显示瑕疵(mura)。
因此，上述技术尚存诸多缺陷，而有待本领域从业人员研发出其余适合的电路设计。
发明内容
本案的一面向涉及一种显示设备包含驱动晶体管、控制电路、移位寄存器电路。控制电路耦接于驱动晶体管，并用以控制驱动晶体管。移位寄存器电路耦接于控制电路，并用以根据多个信号输出扫频信号至控制电路。移位寄存器电路藉由扫频信号以调整控制电路的节点的电压电平。控制电路根据节点的电压电平控制驱动晶体管。
附图说明
参照后续段落中的实施方式以及下列图式，当可更佳地理解本案的内容：
图1为根据本案一些实施例绘示的显示设备的电路方块示意图；
图2为根据本案一些实施例绘示的显示设备的驱动信号时序示意图；
图3为根据本案一些实施例绘示的显示设备的移位寄存器电路的电路方块示意图；
图4为根据本案一些实施例绘示的显示设备的移位寄存器电路的驱动信号时序示意图；
图5为根据本案一些实施例绘示的显示设备的移位寄存器电路的状态示意图；
图6为根据本案一些实施例绘示的显示设备的控制电路的状态示意图；
图7为根据本案一些实施例绘示的显示设备的移位寄存器电路的状态示意图；
图8为根据本案一些实施例绘示的显示设备的控制电路的状态示意图；
图9为根据本案一些实施例绘示的显示设备的移位寄存器电路的状态示意图；
图10为根据本案一些实施例绘示的显示设备的移位寄存器电路的状态示意图；
图11为根据本案一些实施例绘示的显示设备的控制电路的状态示意图；
图12为根据本案一些实施例绘示的显示设备的移位寄存器电路的状态示意图；以及
图13为根据本案一些实施例绘示的显示设备的电路方块示意图。
【符号说明】
100，100A：显示设备
110，110A：控制电路
111，111A：扫描电阻电容端
120，120A：移位寄存器电路
121，121A：输出电路
122，122A：扫频电压驱动电路
910，910A：驱动移位寄存器电路
930，930A：第一扫描移位寄存器电路
950，950A：第二扫描移位寄存器电路
970A：设定移位寄存器电路
T1～T17：晶体管
DT1，DT2：驱动晶体管
ST1：选择晶体管
PT1：脉冲宽度调制晶体管
C1～C4：电容
N1～N2：节点
L：发光组件
R[n]：重置信号
EM[n]，EM1[n]，EM[n]：驱动信号
VDD，VSS：电源供应电压
Gate[n]，Gate[n+1]：栅极信号
EM_CLK：驱动频率信号
S1：第一串行输入信号
GOA：栅极驱动信号
SC_CLK1：第一扫描频率信号
S2[N]：第二串行输入信号
SC_CLK2：第二扫描频率信号
S2[N+1]：次级第二串行输入信号
SW_CLK：扫频频率信号
SW_H：扫频高电平
SW_L：扫频低电平
SW_slope[P]：斜率信号
RES_DC：直流信号
SWEEP[n]：扫频信号
PAM[n]：信号
P1～P3：工作周期
I11～I17：阶段
I21～I24：阶段
VGL，VGH：电压电平
PHG[n]：选择信号
Input：输入信号
Output：输出端
PWD_DC：直流信号
SET[n]：设定信号
SET_CLK：频率信号
具体实施方式
以下将以图式及详细叙述清楚说明本案的精神，任何所属技术领域中具有通常知识者在了解本案的实施例后，当可由本案所教示的技术，加以改变及修饰，其并不脱离本案的精神与范围。
本文的用语只为描述特定实施例，而无意为本案的限制。单数形式如“一”、“这”、“此”、“本”以及“该”，如本文所用，同样也包含复数形式。
关于本文中所使用的『包含』、『包括』、『具有』、『含有』等等，均为开放性的用语，即意指包含但不限于。
关于本文中所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在本案的内容中与特殊内容中的平常意义。某些用以描述本案的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本案的描述上额外的引导。
图1为根据本案一些实施例绘示的显示设备的电路方块示意图。在一些实施例中，请参阅图1，显示设备100包含驱动晶体管DT1、控制电路110、移位寄存器电路120、第一晶体管T1、第二晶体管T2及发光组件L。在一些实施例中，显示设备100采用栅极驱动电路基板(Gate Driver on Array,GOA)技术。在一些实施例中，显示设备100采用逐行扫描(progressive scan)的方式以驱动显示设备100的面板内部的像素电路。
在一些实施例中，请以图式中组件的上端及右端起算为第一端，驱动晶体管DT1包含第一端、第二端及控制端。驱动晶体管DT1的第一端耦接于第一晶体管T1。驱动晶体管DT1的第二端耦接于第二晶体管T2。驱动晶体管DT1的控制端耦接于控制电路110。
在一些实施例中，第一晶体管T1包含第一端、第二端及控制端。第一晶体管T1的第一端接收电源供应电压VDD。第一晶体管T1的第二端耦接于驱动晶体管DT1的第一端。第一晶体管T1的控制端接收驱动信号EM1[n]。
在一些实施例中，第二晶体管T2包含第一端、第二端及控制端。第二晶体管T2的第一端耦接于驱动晶体管DT1的第二端。第二晶体管T2的第二端耦接于发光组件L。在一些实施例中，发光组件L包含第一端及第二端。发光组件L的第一端耦接于第二晶体管T2的第二端。发光组件L的第二端接收电源供应电压VSS。须说明的是，本案显示设备100的发光路径为电源供应电压VDD与电源供应电压VSS的间的最短路经。本案显示设备100的发光路径系经由第一晶体管T1、驱动晶体管DT1及第二晶体管T2。由第一晶体管T1、驱动晶体管DT1及第二晶体管T2控制发光组件L。
在一些实施例中，控制电路110耦接于驱动晶体管DT1，并用以控制驱动晶体管DT1。移位寄存器电路120耦接于控制电路110，并用以根据多个信号(例如：扫频频率信号SW_CLK、扫频高电平SW_H及扫频低电平SW_L)输出扫频信号SWEEP[n]至控制电路110。移位寄存器电路120藉由扫频信号SWEEP[n]调整控制电路110的节点N2的电压电平。在一些实施例中，移位寄存器电路120藉由扫频信号SWEEP[n]以抬升或降低控制电路110的节点N2的电压电平。
在一些实施例中，控制电路110包含晶体管T3、晶体管T4、晶体管T5、晶体管T6、脉冲宽度调制晶体管PT1、电容C1、节点N1及节点N2。在一些实施例中，晶体管T3包含第一端、第二端及控制端。晶体管T3的第一端接收截止信号PPO。晶体管T3的控制端接收第一驱动信号EM[n]。脉冲宽度调制晶体管PT1包含第一端、第二端及控制端。脉冲宽度调制晶体管PT1的第一端耦接于节点N2。脉冲宽度调制晶体管PT1的第二端耦接于晶体管T3的第二端。脉冲宽度调制晶体管PT1的控制端耦接于节点N1。
在一些实施例中，晶体管T4包含第一端、第二端及控制端。晶体管T4的第一端耦接于节点N2。晶体管T4的第二端耦接于节点N1。晶体管T4的控制端接收栅极信号Gate[n]。晶体管T5包含第一端、第二端及控制端。晶体管T5的第一端接收直流信号RES_DC。晶体管T5的第二端耦接于节点N1。晶体管T5的控制端接收重置信号R[n]。晶体管T6包含第一端、第二端及控制端。晶体管T6的第一端耦接于脉冲宽度调制晶体管PT1的第二端及晶体管T3的第二端。晶体管T6的第二端接收输入信号Input。晶体管T6的控制端接收栅极信号Gate[n]。电容C1包含第一端及第二端。电容C1的第一端耦接于节点N1。电容C1的第二端耦接于控制电路110的输入端(即扫描电阻电容端111)，并接收扫频信号SWEEP[n]。
在一些实施例中，移位寄存器电路120包含选择晶体管ST1、电容C2、输出电路121及扫频电压驱动电路122。在一些实施例中，输出电路121耦接于选择晶体管ST1及电容C2。在一些实施例中，扫频电压驱动电路122耦接于输出电路121。
在一些实施例中，选择晶体管ST1根据驱动信号输出扫频信号SWEEP[n]至控制电路110的输出入端(即扫描电阻电容端111)。电容C2用以稳定扫频信号SWEEP[n]的电压。
在一些实施例中，电容C2包含第一端及第二端。电容C2的第一端耦接于输出电路121。电容C2的第二端系为控制电路110的输入端(即扫描电阻电容端111)。选择晶体管ST1包含第一端、第二端及控制端。选择晶体管ST1的第一端耦接于控制电路110的输入端(即扫描电阻电容端111)。选择晶体管ST1的第二端根据输出电路121接收到的驱动信号EM[n]及斜率信号SW_slope[P]输出扫频信号SWEEP[n]。
在一些实施例中，驱动晶体管DT1、第一晶体管T1、第二晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、脉冲宽度调制晶体管PT1及选择晶体管ST1均为P型金属氧化物半导体场效应晶体管PMOS(p type Metal Oxide Semiconductor，PMOS)。虽然本案的实施例采用PMOS，但不以图式实施例为限。详细而言，若晶体管T7至晶体管T15采用N型金属氧化物半导体场效应晶体管(N type Metal Oxide Semiconductor，NMOS)。本案的显示设备100的电性操作会相反。
在一些实施例中，显示设备100更包含驱动移位寄存器电路910、第一扫描移位寄存器电路930以及第二扫描移位寄存器电路950。在一些实施例中，驱动移位寄存器电路910、第一扫描移位寄存器电路930以及第二扫描移位寄存器电路950均由显示设备100的系统端(图中未示)所控制。
在一些实施例中，驱动移位寄存器电路910用以接收驱动频率信号EM_CLK、第一串行输入信号S1与栅极驱动信号GOA，藉以输出驱动信号EM1[n]至第一晶体管T1以及移位寄存器电路120的输出电路121或输出驱动信号EM2[n]至第二晶体管T2。
在一些实施例中，第一扫描移位寄存器电路930用以接收第一扫描频率信号SC_CLK1及第二串行输入信号S2[N]，藉以输出栅极信号Gate[n]或多级栅极信号。在一些实施例中，第一扫描移位寄存器电路930输出栅极信号Gate[n]或多级栅极信号至控制电路110或移位寄存器电路120。
在一些实施例中，第二扫描移位寄存器电路950用以接收第二扫描频率信号SC_CLK2及次级第二串行输入信号S2[N+1]，藉以输出栅极信号Gate[n]或多级栅极信号。在一些实施例中，第二扫描移位寄存器电路950输出栅极信号Gate[n]或多级栅极信号至控制电路110或移位寄存器电路120。
在一些实施例中，为使图1的显示设备100的操作易于理解，请一并参阅图2，图2为根据本案一些实施例绘示的显示设备的驱动信号时序示意图。在一些实施例中，移位寄存器电路120用以根据多个信号输出扫频信号SWEEP[n]至控制电路110。移位寄存器电路120藉由扫频信号SWEEP[n]以调整控制电路110的节点N2的电压电平。控制电路110根据节点N2的电压电平控制驱动晶体管DT1。须说明的是，阶段I11至阶段I17为显示设备100的一个驱动周期。
在一些实施例中，第一晶体管T1、驱动晶体管DT1及第二晶体管T2控制发光组件L。第一晶体管T1的控制端响应驱动信号EM1[n]导通。第二晶体管T2的控制端响应驱动信号EM2[n]导通。驱动晶体管DT1响应控制电路110的节点N2的电压电平导通，藉以与第一晶体管T1及第二晶体管T2共同控制发光组件L。
在一些实施例中，驱动信号EM1[n]的工作周期P1大于驱动信号EM2[n]的工作周期P2。须说明的是，R[n]为重置信号，控制电路110用以根据重置信号R[n]进行重置。信号PAM[n]为控制电路110的节点N2的电压电平变化。信号PAM[n]响应扫频信号SWEEP[n]变化，并与移位寄存器电路120内部操作密切相关。为了更佳地理解移位寄存器电路120内部操作，其详细步骤将于下面段落中解释。
实质上，驱动信号EM1[n]的工作周期P1为显示设备100的控制阶段。驱动信号EM2[n]的工作周期P2为发光组件L的发光阶段。调整工作周期P2的时间长短，以达成类似脉冲宽度调制的驱动方式。
在一些实施例中，为使移位寄存器电路120内部操作易于理解，请一并参阅图3及图4。图3为根据本案一些实施例绘示的显示设备的移位寄存器电路120的电路方块示意图。在一些实施例中，图3为图1中显示设备100的移位寄存器电路120的内部结构的展开图。图4为根据本案一些实施例绘示的显示设备的移位寄存器电路120的驱动信号时序示意图。在一些实施例中，请参阅图3及图4，输出电路121用以根据驱动信号EM[n]控制选择晶体管ST1。扫频电压驱动电路122用以根据选择信号PHG[n]通过输出电路121控制选择晶体管ST1。由输出电路121及扫频电压驱动电路12控制的选择晶体管ST1根据驱动信号EM[n]仿制斜率信号SW_slope[P]，藉以输出扫频信号SWEEP[n]。
须说明的是，电压电平VGH及VGL均为直流电平。扫频高电平SW_H及扫频低电平SW_L均为直流电平。阶段I21至至阶段I24为显示设备100的移位寄存器电路120的一个驱动周期。
在一些实施例中，移位寄存器电路120包含输出电路121及扫频电压驱动电路122。在一些实施例中，输出电路121包含晶体管T9、晶体管T11及晶体管T12。在一些实施例中，扫频电压驱动电路122包含晶体管T7、晶体管T8、晶体管T10、晶体管T13、晶体管T14、晶体管T15、电容C3及电容C4。
在一些实施例中，晶体管T7至晶体管T15均为P型金属氧化物半导体场效应晶体管PMOS(p type Metal Oxide Semiconductor，PMOS)。虽然本案的实施例采用PMOS，但不以图式实施例为限。详细而言，若晶体管T7至晶体管T15采用N型沟道金属氧化物半导体场效应晶体管NMOS(N type Metal Oxide Semiconductor，NMOS)。本案的显示设备100的电性操作会相反。
图5为根据本案一些实施例绘示的显示设备的移位寄存器电路120的状态示意图。在一些实施例中，请参阅图4及图5，于阶段I21中，移位寄存器电路120的扫频电压驱动电路122接收扫频频率信号SW_CLK。扫频频率信号SW_CLK用以稳压扫频电压驱动电路122的内部电压。此时，驱动电压EM[n]为高电平，晶体管T7、晶体管T8及晶体管T9导通，藉以将从移位寄存器电路120的输出端Output输入的电流引导至扫频低电平SW_L。须说明的是，于阶段I21中，斜率信号SW_slope[P]将被先行输入至选择晶体管ST1的第一端。
图6为根据本案一些实施例绘示的显示设备的控制电路120的状态示意图。在一些实施例中，请参阅图2及图6，于阶段I12中，栅极信号Gate[n]为低电平，晶体管T6及晶体管T4响应栅极信号Gate[n]导通。此时，输入信号Input通过晶体管T6的第二端输入，并经由脉冲宽度调制晶体管PT1、节点N2、晶体管T4、节点N1及电容C1将电压电平输入至上述移位寄存器电路120的输出端Output，藉以进行补偿。须说明的是，图2的阶段I12大致上对应至图4的阶段I21。
在一些实施例中，请参阅图2，于阶段I11中，重置电位R[n]为低电平，晶体管T5导通，以将节点N1或节点N2的电位重置到直流信号RES_DC。
图7为根据本案一些实施例绘示的显示设备的移位寄存器电路120的状态示意图。在一些实施例中，请参阅图4及图7，于阶段I22中，选择信号PHG[n]为低电平，晶体管T15的控制端响应选择信号PHG[n]导通，晶体管T10的控制端及晶体管T14的控制端响应电压电平VGL导通。此时，晶体管T7、晶体管T8及晶体管T9关闭。扫频高电平SW_H通过晶体管T10开始输出高电平至移位寄存器电路120的输出端Output，进而输出高电平至上述控制电路110。
图8为根据本案一些实施例绘示的显示设备的控制电路120的状态示意图。在一些实施例中，请参阅图2及图8，于阶段I13中，扫频信号SWEEP[n]为高电平。从移位寄存器电路120的输出端Output输出的扫频信号SWEEP[n]抬升节点N1的电压电平，进而产生一股高推力藉以间接抬升节点N2的电压电平。
图9为根据本案一些实施例绘示的显示设备的移位寄存器电路120的状态示意图。在一些实施例中，请参阅图4及图9，于阶段I22中，选择信号PHG[n]从低电平转为高电平，晶体管T15的控制端响应选择信号PHG[n]关闭。此时，晶体管T10的控制端及晶体管T14的控制端维持低电平，扫频高电平SW_H通过晶体管T10持续输出高电平至移位寄存器电路120的输出端Output，进而输出高电平至上述控制电路110。须说明的是，图2的阶段I13大致上对应至图4的阶段I22。
图10为根据本案一些实施例绘示的显示设备的移位寄存器电路120的状态示意图。在一些实施例中，请参阅图4及图10，于阶段I23中，驱动信号EM[n]为低电平，晶体管T11、晶体管T12、晶体管T13及选择晶体管ST1响应驱动信号EM[n]导通，晶体管T10的控制端及晶体管T14的控制端响应电压电平VGH关闭。斜率信号SW_slope[P]通过选择晶体管ST1输出至移位寄存器电路120的输出端Output。选择晶体管ST1开始仿制斜率信号SW_slope[P]的下降沿，以输出逐渐下降的斜率信号至上述控制电路110。
图11为根据本案一些实施例绘示的显示设备的控制电路120的状态示意图。在一些实施例中，请参阅图2及图11，于阶段I14、阶段I15及阶段I16中，由于扫频信号SWEEP[n]逐渐下降，节点N2的电压变化(即信号PAM[n])响应节点N1而逐渐下降，驱动信号EM[n]为低电平，截止信号PPO通过晶体管T3及脉冲宽度调制晶体管PT1写入节点N2。驱动晶体管DT1的控制端响应节点N2截止，并与第一晶体管T1及晶体管T2输出电流至发光组件L，以达成脉冲振幅调制的驱动方式。须说明的是，图2的阶段I14、阶段I15及阶段I16大致上对应至图4的阶段I23。
图12为根据本案一些实施例绘示的显示设备的移位寄存器电路120的状态示意图。在一些实施例中，请参阅图4及图12，于阶段I24中，驱动电压EM[n]为高电平，晶体管T7、晶体管T8及晶体管T9导通，藉以将从移位寄存器电路120的输出端Output输入的电流引导至扫频低电平SW_L。须说明的是，图2的阶段I17大致上对应至图4的阶段I24。
图13为根据本案一些实施例绘示的显示设备100A的电路方块示意图。在一些实施例中，相较于图1的显示设备100，图13的实施例于控制电路110A中增加两颗晶体管(例如：晶体管T16及晶体管T17)，以及增加一个设定移位寄存器电路970A及驱动晶体管DT2。设定移位寄存器电路970A耦接于晶体管T17的控制端。须说明的是，藉由增加图13的电路结构，以同时控制驱动晶体管DT1及驱动晶体管DT2，藉以减少显示设备的显示缺陷(mura)。
依据前述实施例，本案提供一种显示设备，藉由本案的电路架构产生一股扫频信号的持续推力，以减少显示设备的相位偏移而产生的显示瑕疵(mura)。
虽然本案以详细的实施例揭示如上，然而本案并不排除其他可行的实施态样。因此，本案的保护范围当视所附的权利要求所界定者为准，而非受于前述实施例的限制。
对本领域技术人员而言，在不脱离本案的精神和范围内，当可对本案作各种的更动与润饰。基于前述实施例，所有对本案所作的更动与润饰，亦涵盖于本案的保护范围内。

Claims (10)

1.一种显示设备，包含：
驱动晶体管；
控制电路，耦接于该驱动晶体管，并用以控制该驱动晶体管；以及
移位寄存器电路，耦接于该控制电路，并用以根据多个信号输出扫频信号至该控制电路，其中该扫频信号于第一阶段为高电平，且该扫频信号于第二阶段自该高电平逐渐下降；
其中该移位寄存器电路藉由该扫频信号以调整该控制电路的节点的电压电平，其中该控制电路根据该节点的该电压电平控制该驱动晶体管。
2.如权利要求1所述的显示设备，其中该移位寄存器电路藉由该扫频信号以抬升或降低该控制电路的该节点的该电压电平。
3.如权利要求2所述的显示设备，其中该移位寄存器电路包含选择晶体管，其中该选择晶体管根据该些信号的第一驱动信号输出该扫频信号至该控制电路。
4.如权利要求3所述的显示设备，其中该移位寄存器电路包含电容，其中该电容用以稳定该扫频信号的电压。
5.如权利要求4所述的显示设备，其中该移位寄存器电路包含输出电路，耦接于该选择晶体管及该电容，并用以根据该些信号的该第一驱动信号控制该选择晶体管，藉以驱动该驱动晶体管输出电流至发光组件。
6.如权利要求5所述的显示设备，其中该移位寄存器电路包含扫频电压驱动电路，其中该扫频电压驱动电路耦接于该输出电路，并用以根据该些信号的选择信号以通过该输出电路控制该选择晶体管，藉以输出该扫频信号。
7.如权利要求1所述的显示设备，其中该控制电路包含脉冲宽度调制晶体管，其中该脉冲宽度晶体管包含第一端、第二端及控制端，其中该脉冲宽度晶体管的该第一端耦接于该驱动晶体管，该脉冲宽度晶体管的该控制端响应该节点的该电压电平，以控制该驱动晶体管。
8.如权利要求1所述的显示设备，其中该显示设备包含第一晶体管，其中该第一晶体管耦接于该驱动晶体管，该第一晶体管根据第二驱动信号而与该控制电路共同控制该驱动晶体管。
9.如权利要求8所述的显示设备，其中该显示设备包含第二晶体管，其中该第二晶体管耦接于该驱动晶体管，该第二晶体管根据第三驱动信号而与该控制电路及该第一晶体管共同控制该驱动晶体管。
10.如权利要求9所述的显示设备，其中该第二驱动信号的第一工作周期大于该第三驱动信号的第二工作周期。
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