CN114093784A - 晶圆封装方法、装置、电子设备及存储介质 - Google Patents

晶圆封装方法、装置、电子设备及存储介质 Download PDF

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CN114093784A CN202111409823.6A CN202111409823A CN114093784A CN 114093784 A CN114093784 A CN 114093784A CN 202111409823 A CN202111409823 A CN 202111409823A CN 114093784 A CN114093784 A CN 114093784A
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Abstract

本申请提供一种晶圆封装方法、装置、电子设备及存储介质，涉及半导体技术领域，该方法包括：对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；基于所述目标晶圆图对所述多个晶圆进行封装。采用本申请实施例提供的方法能够提高风险芯片剔除效率。

Description

晶圆封装方法、装置、电子设备及存储介质
技术领域
本申请涉及半导体领域，具体而言，涉及一种晶圆封装方法、装置、电子设备及存储介质。
背景技术
目前芯片集成度越来越高，芯片的测试也越来越复杂，对芯片质量要求高的应用场景，如汽车电子和工业级芯片等，在晶圆制造工程中，如果某一区域出现异常，通常其附近区域也存在同样的风险。然而在测试过程中，这些区域芯片往往由于临界或者是非致命物理损伤，并没有被测试筛选出来，导致芯片最终流入到客户端，造成极大的损失。
目前要降低芯片的失效率、或需要保证芯片失效率达到要求，须对每一颗芯片进行检测，检测和剔除风险芯片的效率低下。
发明内容
本申请实施例的目的在于提供一种晶圆封装方法、装置、电子设备及存储介质，用以提高风险芯片剔除效率。
第一方面，本申请实施例提供一种晶圆封装方法，包括：
对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；
基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；以及
基于所述目标晶圆图对所述多个晶圆进行封装。
在上述实现过程中，通过对多个晶圆的测试晶圆图进行叠加，生成能够更明显体现晶圆异常区域的目标晶圆图，从而确定同一批次晶圆中风险芯片所在的风险区域，通过目标晶圆图对晶圆中的芯片进行封装，从而可以避免对每个芯片进行检测而导致时间成本增加的问题，能够快速剔除可能筛漏的风险芯片，提高芯片质量。
可选地，所述基于所述测试结果叠加多个所述测试晶圆图包括：
将第一个所述测试晶圆图作为初始晶圆图，依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片；以及
基于所述比较结果更新所述初始晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始晶圆图进行更新后，得到所述目标晶圆图。
在上述实现过程中，通过叠加多个晶圆中的失效信息从而在目标晶圆图中确定风险区域，在对晶圆进行封装时便可以基于一个目标晶圆图对一批次的多片晶圆进行封装，从而能够提高芯片质量，提高封装效率。同时，还可以基于目标晶圆图对风险芯片进行失效追踪，便于找出导致该区域异常的原因。
可选地，所述依次读取下一个所述测试晶圆图并与所述参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片包括：
将所述测试晶圆图与所述参考晶圆图进行逐位比较；
在所述测试晶圆图中的第一位置为失效位置时，记录所述失效位置并确定所述失效位置对应的芯片为所述风险芯片；
在所述测试晶圆图中的第一位置为合格位置时，确定所述参考晶圆图中与所述第一位置相关的位置是否为失效位置，若是，则确定所述合格位置对应的芯片为所述风险芯片。
在上述实现过程中，采取生成参考晶圆图的方式，叠加制定批次的测试晶圆图生成参考晶圆图，通过参考晶圆图确定晶圆中哪些位置的芯片容易存在质量风险，再通过将参考晶圆图和测试晶圆图进行对比从而剔除对应位置的芯片，从而能够提高芯片的良品率，提高对风险芯片的剔除效率。
可选地，在所述对晶圆进行晶圆测试之前，所述方法还包括：
将指定批次的第一个所述测试晶圆图作为初始参考晶圆图，依次读取下一个所述测试晶圆图并与所述初始参考晶圆图进行比较，得到比较结果；
基于所述比较结果更新所述初始参考晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始参考晶圆图进行更新后，得到所述参考晶圆图。
在上述实现过程中，通过确定多个测试晶圆图中同一位置的风险次数确定目标晶圆图中的异常区域，能够准确反映出晶圆的制造异常，从而能够提高剔除风险芯片的效率。
可选地，在一个优选的实施例中，所述基于所述目标晶圆图对所述多个晶圆进行封装包括：
统计多个所述测试晶圆图中每个位置对应的芯片为所述风险芯片的次数，确定所述目标晶圆图中的异常区域；
剔除所述晶圆中处于所述异常区域中的芯片，并对所述晶圆中其他的芯片进行封装。
可选地，在另一个优选的实施例中，所述基于所述目标晶圆图对所述多个晶圆进行封装包括：
获取所述测试晶圆图中每个位置的芯片对应的失效项；
接收剔除指令，所述剔除指令包括需要剔除的失效项；
在所述目标晶圆图中标记与所述剔除指令对应芯片的目标位置；
基于预设的剔除方案剔除所述晶圆中与所述目标位置相关的芯片，并对所述晶圆中其他的芯片进行封装。
在上述实现过程中，可以基于预设的剔除方案剔除晶圆中某项或某几项具体失效项的风险芯片，可以提高芯片筛选的灵活性。
可选地，所述获取与所述晶圆对应的测试晶圆图包括：
将晶圆测试的测试数据导入JMP软件中；
基于所述JMP软件中的图形生成器将所述测试数据转换为所述测试晶圆图。
第二方面，本申请实施例提供一种晶圆封装装置，包括：
测试模块，用于对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；
叠加模块，用于基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；以及
封装模块，用于基于所述目标晶圆图对所述多个晶圆进行封装。
在上述实现过程中，通过对多个晶圆的测试晶圆图进行叠加，生成能够更明显体现晶圆异常区域的目标晶圆图，从而确定同一批次晶圆中风险芯片所在的风险区域，通过目标晶圆图对晶圆中的芯片进行封装，从而可以避免对每个芯片进行检测而导致时间成本增加的问题，能够快速剔除可能筛漏的风险芯片，提高芯片质量。
可选地，叠加模块可具体用于：
将第一个所述测试晶圆图作为初始晶圆图，依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片；基于所述比较结果更新所述初始晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始晶圆图进行更新后，得到所述目标晶圆图。
在上述实现过程中，通过叠加多个晶圆中的失效信息从而在目标晶圆图中确定风险区域，在对晶圆进行封装时便可以基于一个目标晶圆图对一批次的多片晶圆进行封装，从而能够提高芯片质量，提高封装效率。同时，还可以基于目标晶圆图对风险芯片进行失效追踪，便于找出导致该区域异常的原因。
可选地，叠加模块还可用于：将所述测试晶圆图与所述参考晶圆图进行逐位比较；在所述测试晶圆图中的第一位置为失效位置时，记录所述失效位置并确定所述失效位置对应的芯片为所述风险芯片；在所述测试晶圆图中的第一位置为合格位置时，确定所述参考晶圆图中与所述第一位置相关的位置是否为失效位置，在为是时，确定所述合格位置对应的芯片为所述风险芯片。
在上述实现过程中，采取生成参考晶圆图的方式，叠加制定批次的测试晶圆图生成参考晶圆图，通过参考晶圆图确定晶圆中哪些位置的芯片容易存在质量风险，再通过将参考晶圆图和测试晶圆图进行对比从而剔除对应位置的芯片，从而能够提高芯片的良品率，提高对风险芯片的剔除效率。
可选地，晶圆封装装置还可以包括参考晶圆图生成模块，用于在对晶圆进行晶圆测试之前将指定批次的第一个所述测试晶圆图作为初始参考晶圆图，依次读取下一个所述测试晶圆图并与所述初始参考晶圆图进行比较，得到比较结果；基于所述比较结果更新所述初始参考晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始参考晶圆图进行更新后，得到所述参考晶圆图。
在上述实现过程中，通过确定多个测试晶圆图中同一位置的风险次数确定目标晶圆图中的异常区域，能够准确反映出晶圆的制造异常，从而能够提高剔除风险芯片的效率。
可选地，封装模块可具体用于：统计多个所述测试晶圆图中每个位置对应的芯片为所述风险芯片的次数，确定所述目标晶圆图中的异常区域；剔除所述晶圆中处于所述异常区域中的芯片，并对所述晶圆中其他的芯片进行封装。
可选地，封装模块还可用于：获取所述测试晶圆图中每个位置的芯片对应的失效项；接收剔除指令，所述剔除指令包括需要剔除的失效项；在所述目标晶圆图中标记与所述剔除指令对应芯片的目标位置；基于预设的剔除方案剔除所述晶圆中与所述目标位置相关的芯片，并对所述晶圆中其他的芯片进行封装。
在上述实现过程中，可以基于预设的剔除方案剔除晶圆中某项或某几项具体失效项的风险芯片，可以提高芯片筛选的灵活性。
可选地，测试模块可具体用于：将晶圆测试的测试数据导入JMP软件中；基于所述JMP软件中的图形生成器将所述测试数据转换为所述测试晶圆图。
第三方面，本申请实施例提供一种电子设备，所述电子设备包括存储器和处理器，所述存储器中存储有程序指令，所述处理器读取并运行所述程序指令时，执行上述本申请第一方面所提供晶圆封装方法中任一实现方法中的步骤。
第四方面，本申请实施例还提供一种计算机可读存储介质，所述可读取存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器读取并运行时，执行上述本申请第一方面所提供晶圆封装方法中任一实现方法中的步骤。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的晶圆封装方法的步骤示意图；
图2为本申请实施例提供的一种叠加多个测试晶圆图的步骤示意图；
图3为本申请实施例提供的一种确定芯片是否为风险芯片的步骤示意图；
图4为本申请实施例提供的生成参考晶圆图的步骤示意图；
图5为本申请实施例提供的一种芯片封装的步骤示意图；以及
图6为本申请实施例提供的晶圆封装装置的示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。例如，附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。另外，在本发明各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
申请人在研究的过程中发现，目前对芯片的检测只停留在对单个芯片的检测，但在晶圆制造过程中，是否如果某一芯片出现异常，通常其附近区域也存在同样的风险。这些区域的芯片往往由于临界或者是非致命物理损伤，并没有被测试筛选出来，最终导致存在损伤的芯片流入市场，为用户造成损失。目前要降低芯片的失效率、或需要保证芯片失效率达到要求，须对每一颗芯片进行检测，检测和剔除风险芯片的效率低下。
本申请实施例提供一种晶圆封装方法，通过标记出同一批次晶圆存在风险的区域，剔除其中的风险芯片，并对其他区域的芯片进行封装，从而提高芯片质量，并提高风险芯片剔除效率。请参看图1，图1为本申请实施例提供的晶圆封装方法的步骤示意图，该方法可以包括如下步骤：
在步骤S11中，对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果。
在步骤S12中，基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图。
在步骤S13中，基于所述目标晶圆图对所述多个晶圆进行封装。
示例性地，可以通过对晶圆进行CP测试(Chip Probing)，此时晶圆中芯片的管脚裸露在外，通过探针与测试机台连接，确定芯片的逻辑功能、管脚功能、通信功能等测试，得到对应的晶圆图(Mapping)，晶圆图用于表征芯片在晶圆中的映射关系。可以通过多个实施对象实现本申请实施例中提供的晶圆封装方法，如在晶圆厂中实现步骤S11至S12的目标晶圆图，晶圆厂将晶圆以及对应的目标晶圆图发送至封装厂以对晶圆中的芯片进行封装。
其中，可以通过编程脚本对多个晶圆测试晶圆图进行叠加，编程脚本可以是Perl脚本，也可以是awk脚本、sed脚本或其他方式，也可以是通过图像处理程序对测试结果进行可视化处理生成测试晶圆图并对多个测试晶圆图进行叠加以得到目标晶圆图。
具体地，可以将整个批次如一个LOT晶圆的测试晶圆图进行叠加以得到目标晶圆图，通常一个LOT中有25片晶圆，通过叠加一个LOT晶圆的测试晶圆图生产目标晶圆图以表征整个批次晶圆中每个位置的芯片是否为风险芯片，从而基于目标晶圆图剔除风险芯片所在的区域，对其他区域的芯片进行封装。
叠加的步骤可以是以第一个测试晶圆图为初始晶圆图，分别将后一个测试晶圆图与参考晶圆图的比较结果标记在初始晶圆图上，参考晶圆图可以是对指定批次的晶圆进行检测后记录有的多个最大失效几率位置的晶圆图，也可以是将每个测试晶圆图与参考晶圆图的比较结果记录在新的晶圆图上，将新的晶圆图作为目标晶圆图。
由此可见，本申请实施例通过对多个晶圆的测试晶圆图进行叠加，生成能够更明显体现晶圆异常区域的目标晶圆图，从而确定同一批次晶圆中风险芯片所在的风险区域，通过目标晶圆图对晶圆中的芯片进行封装，从而可以避免对每个芯片进行检测而导致时间成本增加的问题，能够快速剔除可能筛漏的风险芯片，提高芯片质量。
在一可选的实施例中，针对步骤S12，本申请实施例还提供一种叠加多个测试晶圆图的实现流程，请参看图2，图2为本申请实施例提供的一种叠加多个测试晶圆图的步骤示意图，叠加多个测试晶圆图的流程可以包括：
在步骤S21中，将第一个所述测试晶圆图作为初始晶圆图，依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片。
在步骤S22中，基于所述比较结果更新所述初始晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始晶圆图进行更新后，得到所述目标晶圆图。
其中，可以通过编程脚本从晶圆图中读取每片晶圆中每颗芯片的失效信息，失效信息可以包括失效状态、失效项和芯片位置，失效状态用于表征该芯片是否失效，失效项用于表征该芯片的失效原因。
示例性地，编程脚本可以是Perl脚本，可以通过Perl脚本从测试晶圆图中获取失效信息，记录同一位置芯片的失效数量，并生成目标晶圆图。另外，也可以通过其他编程语言脚本或是数据读取程序从测试晶圆图中获取失效信息。
具体地，请参看图3，图3为本申请实施例提供的一种确定芯片是否为风险芯片的步骤示意图，确定芯片是否为风险芯片的实施方式可以包括：
在步骤S31中，将所述测试晶圆图与所述参考晶圆图进行逐位比较。
在步骤S32中，在所述测试晶圆图中的第一位置为失效位置时，记录所述失效位置并确定所述失效位置对应的芯片为所述风险芯片。
在步骤S33中，在所述测试晶圆图中的第一位置为合格位置时，确定所述参考晶圆图中与所述第一位置相关的位置是否为失效位置，在为是时，确定所述合格位置对应的芯片为所述风险芯片。
示例性地，比较的过程可以为，通过Perl脚本读取单片晶圆的测试晶圆图，与参考晶圆图进行逐位比较，在测试晶圆中的某一位置为失效位置时，继续将该位置标记为失效，然后进行下一个位置的比较，在该位置为合格位置时，对比参考晶圆图中相关位置是否为风险区域确定该位置的芯片是否满足剔除要求，其中，相关位置可以是在参考晶圆图中的同一位置和四周的位置，也可以是与该位置指定间隔内的位置。在为是时，将该位置标记为失效位置。在对整个晶圆完成比较后将比较结果记录下来并对初始晶圆图进行一次更新。
在一实施例中，还可以用颜色、字母或数字表示每个位置芯片的测试结果，如以白色、A或0表示该芯片的位置为合格位置，以其他颜色或数字表示该位置为失效位置，分别基于不同颜色、不同字母或不同数字表示该位置的失效项，在对芯片进行剔除时，可以基于失效项剔除对应的位置。在目标晶圆图中同一位置存在多个失效项时，可以将该位置的区域均匀划分为多个部分，以表示同一批次晶圆中同一位置存在有多个失效项，或采用另一颜色或数字表示多个失效项的集合。
由此可见，本申请实施例通过叠加多个晶圆中的失效信息从而在目标晶圆图中确定风险区域，在对晶圆进行封装时便可以基于一个目标晶圆图对一批次的多片晶圆进行封装，从而能够提高芯片质量，提高封装效率。同时，还可以基于目标晶圆图对风险芯片进行失效追踪，便于找出导致该区域异常的原因。
可选地，本申请实施例还提供一种生成参考晶圆图的实现方式，请参看图4，图4为本申请实施例提供的生成参考晶圆图的步骤示意图，生成参考晶圆图的实现方式可以包括如下步骤：
在步骤S41中，将指定批次的第一个所述测试晶圆图作为初始参考晶圆图，依次读取下一个所述测试晶圆图并与所述初始参考晶圆图进行比较，得到比较结果。
在步骤S42中，基于所述比较结果更新所述初始参考晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始参考晶圆图进行更新后，得到所述参考晶圆图。
其中，生成参考晶圆图中的叠加更新方式可以参考叠加多个测试晶圆图的流程步骤S21-S22，此处不再赘述。另外，也可以基于先验知识或之前的检测结果生成参考晶圆图，或直接将初始晶圆图即第一个测试晶圆图作为参考晶圆图，以对测试晶圆图进行对比，确定晶圆中的风险区域，快速剔除存在风险的芯片。
由此可见，本申请实施例采取生成参考晶圆图的方式，叠加制定批次的测试晶圆图生成参考晶圆图，通过参考晶圆图确定晶圆中哪些位置的芯片容易存在质量风险，再通过将参考晶圆图和测试晶圆图进行对比从而剔除对应位置的芯片，从而能够提高芯片的良品率，提高对风险芯片的剔除效率。
在一可选的实施例中，针对步骤S13，本申请实施例还提供一种对芯片封装实现方式，请参看图5，图5为本申请实施例提供的一种芯片封装的步骤示意图，芯片封装的步骤可以为：
在步骤S51中，统计多个所述测试晶圆图中每个位置对应的芯片为所述风险芯片的次数，确定所述目标晶圆图中的异常区域。
在步骤S52中，剔除所述晶圆中处于所述异常区域中的芯片，并对所述晶圆中其他的芯片进行封装。
具体地，在确定目标晶圆图中的异常区域时，将晶圆测试的测试数据导入JMP软件中；基于所述JMP软件中的图形生成器将所述测试数据转换为所述测试晶圆图。
其中，可以基于JMP中的图形生成器(Graph Builder)将每个位置对应的芯片为风险次数的次数生成风险区域图，以不同的颜色或数字记录每个位置的芯片为风险次数，可以在风险区域图上增加等高线，以展示连续性测量值的变化率，有利于判断芯片风险趋势。另外，还可以基于每个位置对应的芯片为风险次数的次数生成三维散点图，以直观展现风险几率最大的区域。
确定异常区域时，可以设定风险阈值，风险阈值可以是0、1等自然数，风险阈值也可以根据同一批次晶圆的数量具体设置。在风险次数超过风险阈值时便判断该芯片对应的位置为风险区域。
由此可见，本申请实施例通过确定多个测试晶圆图中同一位置的风险次数确定目标晶圆图中的异常区域，能够准确反映出晶圆的制造异常，从而能够提高剔除风险芯片的效率。
可选地，针对步骤S13中对多个晶圆进行封装的实现方式还可以为：
获取所述测试晶圆图中每个位置的芯片对应的失效项；接收剔除指令，所述剔除指令包括需要剔除的失效项；在所述目标晶圆图中标记与所述剔除指令对应芯片的目标位置；基于预设的剔除方案剔除所述晶圆中与所述目标位置相关的芯片，并对所述晶圆中其他的芯片进行封装。
在一实施例中，在对整个批次晶圆信息叠加处理后，可以通过perl脚本标记出明显异常的区域。如整个批次共25片晶圆，其中23片某区域均出现失效，剩余2片晶圆该位置虽然为良品，但仍将该位置标记为失效。类似上述例子的区域，可以被标记为需要处理的指定异常区域。通过perl脚本将含有异常区域信息的目标晶圆图以在对芯片进行输出剔除时使用。通过perl脚本读取需要做剔除处理的目标晶圆图信息，逐位对比晶圆中每颗芯片的位置是否在需要剔除的指定区域内，如果在该区域内，则统一标记成失效，否则保持原有的信息。在对比完成后可以剔除晶圆中异常区域的所有芯片。
在另一实施例中，还可以通过perl脚本获取指定批次的测试晶圆图数据，根据输入的需要剔除相关失效项信息，基于perl处理该批次测试晶圆图数据所有该失效项的位置信息，输出带有位置信息和失效数量的参考晶圆图。
将需要处理的测试晶圆图与参考晶圆图进行对比，并基于指定的剔除方案，如错位、九宫格、棋盘、或要求良品区域周围N颗芯片必须全部为良品时该位置才能被记录为良品的方案，对风险芯片进行剔除。
由此可见，本申请实施例还可以基于预设的剔除方案剔除晶圆中某项或某几项具体失效项的风险芯片，可以提高芯片筛选的灵活性。
基于同一发明构思，本申请实施例还提供一种晶圆封装装置60，请参看图6，图6为本申请实施例提供的晶圆封装装置的示意图，该晶圆封装装置60可以包括：
测试模块61，用于对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果。
叠加模块62，用于基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图。
封装模块63，用于基于所述目标晶圆图对所述多个晶圆进行封装。
可选地，叠加模块62可具体用于：将第一个所述测试晶圆图作为初始晶圆图，依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片；基于所述比较结果更新所述初始晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始晶圆图进行更新后，得到所述目标晶圆图。
可选地，叠加模块62还可用于：将所述测试晶圆图与所述参考晶圆图进行逐位比较；在所述测试晶圆图中的第一位置为失效位置时，记录所述失效位置并确定所述失效位置对应的芯片为所述风险芯片；在所述测试晶圆图中的第一位置为合格位置时，确定所述参考晶圆图中与所述第一位置相关的位置是否为失效位置，在为是时，确定所述合格位置对应的芯片为所述风险芯片。
可选地，晶圆封装装置60还可以包括参考晶圆图生成模块，用于在对晶圆进行晶圆测试之前将指定批次的第一个所述测试晶圆图作为初始参考晶圆图，依次读取下一个所述测试晶圆图并与所述初始参考晶圆图进行比较，得到比较结果；基于所述比较结果更新所述初始参考晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始参考晶圆图进行更新后，得到所述参考晶圆图。
可选地，封装模块63可具体用于：统计多个所述测试晶圆图中每个位置对应的芯片为所述风险芯片的次数，确定所述目标晶圆图中的异常区域；剔除所述晶圆中处于所述异常区域中的芯片，并对所述晶圆中其他的芯片进行封装。
可选地，封装模块63还可用于：获取所述测试晶圆图中每个位置的芯片对应的失效项；接收剔除指令，所述剔除指令包括需要剔除的失效项；在所述目标晶圆图中标记与所述剔除指令对应芯片的目标位置；基于预设的剔除方案剔除所述晶圆中与所述目标位置相关的芯片，并对所述晶圆中其他的芯片进行封装。
可选地，测试模块61可具体用于：将晶圆测试的测试数据导入JMP软件中；基于所述JMP软件中的图形生成器将所述测试数据转换为所述测试晶圆图。
基于同一发明构思，本申请实施例还提供一种电子设备，所述电子设备包括存储器和处理器，所述存储器中存储有程序指令，所述处理器读取并运行所述程序指令时，执行上述本申请第一方面所提供晶圆封装方法中任一实现方法中的步骤。
基于同一发明构思，本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器读取并运行时，执行上述本申请第一方面所提供晶圆封装方法中任一实现方法中的步骤。
所述计算机可读存储介质可以是随机存取存储器(Random Access Memory，RAM)，只读存储器(Read Only Memory，ROM)，可编程只读存储器(Programmable Read-OnlyMemory，PROM)，可擦除只读存储器(Erasable Programmable Read-Only Memory，EPROM)，电可擦除只读存储器(Electric Erasable Programmable Read-Only Memory，EEPROM)等各种可以存储程序代码的介质。其中，存储介质用于存储程序，所述处理器在接收到执行指令后，执行所述程序，本发明实施例任一实施例揭示的过程定义的电子终端所执行的方法可以应用于处理器中，或者由处理器实现。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
可以替换的，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。
所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种晶圆封装方法，其特征在于，包括：
对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；
基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；以及
基于所述目标晶圆图对所述多个晶圆进行封装。
2.根据权利要求1所述的方法，其特征在于，所述基于所述测试结果叠加多个所述测试晶圆图包括：
将第一个所述测试晶圆图作为初始晶圆图，依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片；以及
基于所述比较结果更新所述初始晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始晶圆图进行更新后，得到所述目标晶圆图。
3.根据权利要求2所述的方法，其特征在于，所述依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片包括：
将所述测试晶圆图与所述参考晶圆图进行逐位比较；
在所述测试晶圆图中的第一位置为失效位置时，记录所述失效位置并确定所述失效位置对应的芯片为所述风险芯片；以及
在所述测试晶圆图中的第一位置为合格位置时，确定所述参考晶圆图中与所述第一位置相关的位置是否为失效位置；若是，则确定所述合格位置对应的芯片为所述风险芯片。
4.根据权利要求1所述的方法，其特征在于，在所述对晶圆进行晶圆测试之前，所述方法还包括：
将指定批次的第一个所述测试晶圆图作为初始参考晶圆图，依次读取下一个所述测试晶圆图并与所述初始参考晶圆图进行比较，得到比较结果；以及
基于所述比较结果更新所述初始参考晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始参考晶圆图进行更新后，得到所述参考晶圆图。
5.根据权利要求1所述的方法，其特征在于，所述基于所述目标晶圆图对所述多个晶圆进行封装包括：
统计多个所述测试晶圆图中每个位置对应的芯片为所述风险芯片的次数，确定所述目标晶圆图中的异常区域；
剔除所述晶圆中处于所述异常区域中的芯片，并对所述晶圆中其他的芯片进行封装。
6.根据权利要求1所述的方法，其特征在于，所述基于所述目标晶圆图对所述多个晶圆进行封装包括：
获取所述测试晶圆图中每个位置的芯片对应的失效项；
接收剔除指令，所述剔除指令包括需要剔除的失效项；
在所述目标晶圆图中标记与所述剔除指令对应芯片的目标位置；以及
基于预设的剔除方案剔除所述晶圆中与所述目标位置相关的芯片，并对所述晶圆中其他的芯片进行封装。
7.根据权利要求1所述的方法，其特征在于，所述获取与所述晶圆对应的测试晶圆图包括：
将晶圆测试的测试数据导入JMP软件中；以及
基于所述JMP软件中的图形生成器将所述测试数据转换为所述测试晶圆图。
8.一种晶圆封装装置，其特征在于，包括：
测试模块，用于对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；
叠加模块，用于基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；以及
封装模块，用于基于所述目标晶圆图对所述多个晶圆进行封装。
9.一种电子设备，其特征在于，所述电子设备包括存储器和处理器，所述存储器中存储有程序指令，所述处理器运行所述程序指令时，执行权利要求1-7中任一项所述方法中的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器运行时，执行权利要求1-7任一项所述方法中的步骤。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116485946A (zh) * 2023-04-26 2023-07-25 珠海妙存科技有限公司 一种芯片选取方法、系统、装置与存储介质
CN116844989A (zh) * 2023-09-04 2023-10-03 北京智芯微电子科技有限公司 Map生成方法、芯片失效原因的识别方法及系统
CN117036532A (zh) * 2023-10-10 2023-11-10 杭州芯翼科技有限公司 晶圆图生成方法、装置、电子设备和存储介质
CN117524914A (zh) * 2024-01-04 2024-02-06 华羿微电子股份有限公司 一种盲封晶圆的加工方法及设备

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116485946A (zh) * 2023-04-26 2023-07-25 珠海妙存科技有限公司 一种芯片选取方法、系统、装置与存储介质
CN116485946B (zh) * 2023-04-26 2024-02-23 珠海妙存科技有限公司 一种芯片选取方法、系统、装置与存储介质
CN116844989A (zh) * 2023-09-04 2023-10-03 北京智芯微电子科技有限公司 Map生成方法、芯片失效原因的识别方法及系统
CN116844989B (zh) * 2023-09-04 2024-01-26 北京智芯微电子科技有限公司 芯片失效原因的识别方法及系统
CN117036532A (zh) * 2023-10-10 2023-11-10 杭州芯翼科技有限公司 晶圆图生成方法、装置、电子设备和存储介质
CN117036532B (zh) * 2023-10-10 2024-01-19 杭州芯翼科技有限公司 晶圆图生成方法、装置、电子设备和存储介质
CN117524914A (zh) * 2024-01-04 2024-02-06 华羿微电子股份有限公司 一种盲封晶圆的加工方法及设备
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