CN114039594A - 基于sot-mtj的非易失布尔逻辑运算电路及方法 - Google Patents

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CN114039594A CN202111214354.2A CN202111214354A CN114039594A CN 114039594 A CN114039594 A CN 114039594A CN 202111214354 A CN202111214354 A CN 202111214354A CN 114039594 A CN114039594 A CN 114039594A
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Abstract

本发明公开了一种基于SOT‑MTJ的非易失布尔逻辑运算电路，包括MTJ写电路模块、MTJ逻辑树模块和预充电放大器模块，所述MTJ写电路模块用于给各个所述SOT‑MTJ写入一个MTJ状态，所述MTJ状态包括平行态和反平行态；所述MTJ逻辑树模块用于根据所述MTJ状态控制各所述SOT‑MTJ连接成的电路的电阻值的大小；所述预充电放大器模块用于根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。本发明通过给MTJ逻辑树模块中的SOT‑MTJ写入MTJ状态，控制SOT‑MTJ的电阻值，根据SOT‑MTJ连接成的电路的电阻值的大小输出布尔逻辑结果，且SOT‑MTJ的电阻值不会因为掉电而丢失，实现了非易失的布尔逻辑；由于SOT‑MTJ的小尺寸设计，且兼容CMOS工艺，实现了小尺寸器件的存内计算架构。本发明可广泛应用于电子技术领域。

Description

基于SOT-MTJ的非易失布尔逻辑运算电路及方法
技术领域
本发明涉及电子技术领域，特别是涉及基于SOT-MTJ的非易失布尔逻辑运算电路及方法。
背景技术
作为一种主流的计算机架构，冯诺依曼架构的特点在于将数据的计算与存储分开，数据在经过计算单元处理后需要经过额外的传输线传输至存储单元，随着器件特征尺寸的减小，冯诺依曼架构存在明显的数据传输效率低和泄漏功耗高的现象，即“存储墙”问题。同时，现有的构逻辑器件主要由CMOS电路构成，但是随着CMOS器件特征尺寸逐步接近量子极限，器件的量子效应和短沟道效应越来越明显，电子自旋作用越来越难以忽视，导致现有逻辑器件功耗增高而性能提升缓慢，器件的稳定性也变差。并且现有的CMOS逻辑电路在掉电后数据会丢失，不具备数据的非易失性，需要通过不断供电以维持数据，从而产生了额外的功耗。
为了突破冯诺依曼架构的瓶颈，相关研究人员提出了若干新型器件和电路结构，其中较为著名的是磁隧道结(magnetic tunnel junction,MTJ)。MTJ通过两个不同的阻态表示逻辑的“0”状态和“1”状态，替代了传统CMOS电路的电压表示方法。MTJ的阻态不会因为掉电而丢失，具有非易失性；MTJ的读写电流小、读写速度快、可无限擦写并且可实现小尺寸，并且因其可兼容CMOS工艺，实现存内计算，解决“存储墙”问题。自旋轨道矩磁隧道结(spin-orbit torque magnetic tunnel junction,SOT-MTJ)作为一种新兴的MTJ器件，引起了广泛的关注。实现存内计算需要设计电路以实现16种非易失的布尔逻辑，从而使得所存数据能够原位计算而无需传输至额外的处理模块进行计算。然而，目前还没有成熟的基于SOT-MTJ的存储系统或存算融合架构出现。因此，关于SOT-MTJ与CMOS混合的非易失逻辑的设计实现不仅是契合现代计算机体系演进方向的研究，且在解决冯诺依曼计算架构的”存储墙”限制方面也具有巨大潜力，具有重要的研究意义和潜在经济价值。
发明内容
为了解决上述的技术问题，本发明的目的是提供一种基于SOT-MTJ的非易失布尔逻辑运算电路及方法，能够实现16种非易失的布尔逻辑及一位全加器，并实现数据的存内计算。
一方面，本发明解决其技术问题所采用的技术方案是：
一种基于SOT-MTJ的非易失布尔逻辑运算电路，包括：
MTJ写电路模块，用于给各个所述SOT-MTJ写入一个MTJ状态，所述MTJ状态包括平行态和反平行态；
MTJ逻辑树模块，用于根据所述MTJ状态控制各所述SOT-MTJ连接成的电路的电阻值的大小；
预充电放大器模块，用于根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。
进一步，所述MTJ写电路模块包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一反相器、第二反相器、与门和与非门，所述与非门的输出端与所述第一PMOS管的栅极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极与所述与门的输出端连接，所述与门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二PMOS的栅极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所护第二反相器的输出端连接，所述第二反相器的输入端与所述与非门的输出端连接。
进一步，所述与门的两个输入端输入的信号分别为第一使能信号和输入数据信号，所述第一使能信号用于控制所述MTJ写电路模块的启停，所述与非门的两个输入端输入的信号分别为所述第一使能信号和所述输入数据信号的反相信号。
进一步，所述MTJ写电路模块与所述SOT-MTJ连接，所述SOT-MTJ包括第一写端口、第二写端口和第一读端口，所述第一PMOS管的漏极与所述SOT-MTJ的第一写端口连接，所述第二PMOS管的漏极与所述SOT-MTJ的第二写端口连接。
进一步，所述MTJ逻辑树模块中的各个所述SOT-MTJ分别连接一个所述MTJ写电路模块。
进一步，所述预充电放大器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述第三PMOS管的漏极与所述第五PMOS管的漏极连接，所述第三PMOS管的漏极还与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极与所述第五PMOS管的栅极连接，所述第三NMOS管的源极与所述第五NMOS管的漏极连接，所述第五NMOS管的栅极与所述第六NMOS管的栅极连接，所述第六NMOS管的漏极与所述第四NMOS管的源极连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的漏极还与所述第六PMOS管的漏极连接，所述第六PMOS管的栅极与所述第四NMOS管的栅极连接，所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五NMOS管的栅极和所述第六NMOS管的栅极的输入信号为第二使能信号，所述第二使能信号用于控制MOS管的通断。
进一步，所述MTJ逻辑树模块包括第一拓扑结构和第二拓扑结构。
进一步，所述第一拓扑结构包括第一SOT-MTJ、第二SOT-MTJ、第三SOT-MTJ、第四SOT-MTJ、第五SOT-MTJ和第七NMOS管，所述第一SOT-MTJ的读端口与所述第五NMOS管的源极连接，所述第一SOT-MTJ的写端口与所述第二SOT-MTJ的读端口连接，所述第二SOT-MTJ的写端口与所述第七NMOS管的漏极连接，所述第七NMOS管的漏极与所述第四SOT-MTJ的写端口连接，所述第七NMOS管的漏极还与所述第五SOT-MTJ的写端口连接，所述第五SOT-MTJ的读端口与所述第四SOT-MTJ的读端口连接，所述第五SOT-MTJ的读端口与第三SOT-MTJ的写端口连接，所述第三SOT-MTJ的读端口与所述第六NMOS管的源极连接，所述第七NMOS管的栅极的输入信号为所述第二使能信号。
进一步，所述第二拓扑结构包括第六SOT-MTJ、第七SOT-MTJ、第八SOT-MTJ、第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ、第十二SOT-MTJ和第八NMOS管，所述第六SOT-MTJ的读端口与所述第五NMOS管的源极连接，所述第六SOT-MTJ的写端口与所述第七SOT-MTJ的读端口连接，所述第七SOT-MTJ的写端口与所述第八NMOS管的漏极连接，所述第八NMOS管的漏极与所述第十一SOT-MTJ的写端口连接，所述第八NMOS管的漏极还与所述第十二SOT-MTJ的写端口连接，所述第十二SOT-MTJ的读端口与所述第十一SOT-MTJ的读端口连接，所述第十二SOT-MTJ的读端口与所述第十SOT-MTJ的写端口连接，所述第十SOT-MTJ的读端口与所述第九SOT-MTJ的写端口连接，所述第九SOT-MTJ的读端口与所述第六NMOS管的源极连接，所述第八NMOS管的栅极的输入信号为所述第二使能信号。
另一方面，本发明解决其技术问题所采用的技术方案是：
一种基于SOT-MTJ的非易失布尔逻辑运算方法，应用于如前所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，包括以下步骤：
写入所述MTJ状态；
根据所述MTJ状态控制各所述SOT-MTJ连接成的电路的电阻值的大小；
根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。
本发明的有益效果是：
本发明的一种基于SOT-MTJ的非易失布尔逻辑运算电路，通过给MTJ逻辑树模块中的SOT-MTJ写入MTJ状态，控制SOT-MTJ的电阻值，根据SOT-MTJ连接成的电路的电阻值的大小输出布尔逻辑结果，且SOT-MTJ的电阻值不会因为掉电而丢失，实现了非易失的布尔逻辑；由于SOT-MTJ的小尺寸设计，且兼容CMOS工艺，实现了小尺寸器件的存内计算架构。
附图说明
为了更清楚地说明本发明实施例或者现有技术中的技术方案，下面对本发明实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员而言，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。
图1是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路的MTJ写电路模块的电路原理图；
图2是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路的预充电放大器模块的电路原理图；
图3是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路的MTJ逻辑树模块的电路原理图；
图4是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路实现A+B、
Figure BDA0003310049740000041
逻辑的电路原理图；
图5是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路实现A·B、
Figure BDA0003310049740000042
逻辑的电路原理图；
图6是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路实现A、
Figure BDA0003310049740000043
B、
Figure BDA0003310049740000044
逻辑的电路原理图；
图7是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路实现0、1逻辑的电路原理图；
图8是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路实现
Figure BDA0003310049740000049
Figure BDA0003310049740000048
逻辑的电路原理图；
图9是本发明一种基于SOT-MTJ的非易失布尔逻辑运算电路实现A⊙B、
Figure BDA0003310049740000047
逻辑以及一位全加器的电路原理图。
其中，P1、第一PMOS管；P2、第二PMOS管；P3、第三PMOS管；P4、第四PMOS管；P5、第五PMOS管；P6第六PMOS管；N1、第一NMOS管；N2、第二NMOS管；N3、第三NMOS管；N4、第四NMOS管；N5、第五NMOS管；N6、第六NMOS管；N7、第七NMOS管；N8、第八NMOS管；G1、与非门；G2、与门；G3、第一反相器；G4、第二反相器；VDD、电源；Data_input、输入数据信号；Write_EN、第一使能信号；EN_SA、第二使能信号；MTJ1、第一SOT-MTJ；MTJ2、第二SOT-MTJ；MTJ3、第三SOT-MTJ；MTJ4、第四SOT-MTJ；MTJ5、第五SOT-MTJ；MTJ6、第六SOT-MTJ；MTJ7、第七SOT-MTJ；MTJ8、第八SOT-MTJ；MTJ9、第九SOT-MTJ；MTJ10、第十SOT-MTJ；MTJ11、第十一SOT-MTJ；MTJ12、第十二SOT-MTJ；w1、第一写端口；w2、第二写端口；r、读端口。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
参照图1、图2和图3，本发明提供了一种基于SOT-MTJ的非易失布尔逻辑运算电路，包括：
MTJ写电路模块，用于给各个所述SOT-MTJ写入一个MTJ状态，所述MTJ状态包括平行态和反平行态；
MTJ逻辑树模块，用于根据所述MTJ状态控制各所述SOT-MTJ连接成的电路的电阻值的大小；
预充电放大器模块，用于根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。
具体地，SOT-MTJ包括固定层和自由层，通过电流的磁效应能使自由层的磁化方向发生翻转，当自由层的磁化方向与固定层的磁化方向相同时为平行态(P态)，当自由层的磁化方向与固定层的磁化方向相反时为反平行态(AP态)，其中，SOT-MTJ处于AP态时的电阻值远远大于处于P态时的电阻值，即满足关系式2*RP<RP+RAP/2<RP+RAP。
参照图1，作为一种可选的实施方式，所述MTJ写电路模块包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一反相器、第二反相器、与门和与非门，所述与非门的输出端与所述第一PMOS管的栅极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极与所述与门的输出端连接，所述与门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二PMOS的栅极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所护第二反相器的输出端连接，所述第二反相器的输入端与所述与非门的输出端连接。
作为一种可选的实施方式，其中，所述与门的两个输入端输入的信号分别为第一使能信号和输入数据信号，所述与非门的两个输入端输入的信号分别为所述第一使能信号和所述输入数据信号的反相信号。
其中，所述第一使能信号用于控制所述MTJ写电路模块的启停。
具体地，当第一使能信号为“0”时，第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管关断，MTJ写电路模块处于停止工作状态；当第一使能信号为“1”时，结合输入数据信号，确定第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管是否打开。
作为一种可选的实施方式，所述MTJ写电路模块与所述SOT-MTJ连接，所述SOT-MTJ包括第一写端口、第二写端口和第一读端口，所述第一PMOS管的漏极与所述SOT-MTJ的第一写端口连接，所述第二PMOS管的漏极与所述SOT-MTJ的第二写端口连接，用于通过MTJ写电路模块给SOT-MTJ写入一个MTJ状态。
具体地，若电流从第一写端口流入，从第二写端口流出，则SOT-MTJ翻转至P态；若电路从第二写端口流入，从第一写端口流出，则SOT-MTJ翻转至AP态。
作为一种可选的实施方式，所述MTJ逻辑树模块中的各个所述SOT-MTJ分别连接一个所述MTJ写电路模块，用于给MTJ逻辑树模块中的各个SOT-MTJ写入MTJ状态。
参照图2，作为一种可选的实施方式，所述预充电放大器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述第三PMOS管的漏极与所述第五PMOS管的漏极连接，所述第三PMOS管的漏极还与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极与所述第五PMOS管的栅极连接，所述第三NMOS管的源极与所述第五NMOS管的漏极连接，所述第五NMOS管的栅极与所述第六NMOS管的栅极连接，所述第六NMOS管的漏极与所述第四NMOS管的源极连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的漏极还与所述第六PMOS管的漏极连接，所述第六PMOS管的栅极与所述第四NMOS管的栅极连接，所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五NMOS管的栅极和所述第六NMOS管的栅极的输入信号为第二使能信号。
其中，所述第二使能信号用于控制MOS管的通断，第五PMOS管和第三NMOS管、第六PMOS管和第四NMOS管构成两个耦合的反相器。
具体地，当第二使能信号为“0”时，第三PMOS管和第四PMOS管打开，第五NMOS管和第六NMOS管关断，此时第五NMOS管和第六NMOS管的漏极会被充电至电源电压VDD；当第二使能信号为“1”时，第三PMOS管和第四PMOS管关断，第五NMOS管和第六NMOS管打开，此时第五NMOS管和第六NMOS管的漏极开始放电，电流通过两条支路流入MTJ逻辑树模块。
参照图3，作为一种可选的实施方式，所述MTJ逻辑树模块包括第一拓扑结构和第二拓扑结构。
如图3(a)所示，作为一种可选的实施方式，所述第一拓扑结构包括第一SOT-MTJ、第二SOT-MTJ、第三SOT-MTJ、第四SOT-MTJ、第五SOT-MTJ和第七NMOS管，所述第一SOT-MTJ的读端口与所述第五NMOS管的源极连接，所述第一SOT-MTJ的写端口与所述第二SOT-MTJ的读端口连接，所述第二SOT-MTJ的写端口与所述第七NMOS管的漏极连接，所述第七NMOS管的漏极与所述第四SOT-MTJ的写端口连接，所述第七NMOS管的漏极还与所述第五SOT-MTJ的写端口连接，所述第五SOT-MTJ的读端口与所述第四SOT-MTJ的读端口连接，所述第五SOT-MTJ的读端口与第三SOT-MTJ的写端口连接，所述第三SOT-MTJ的读端口与所述第六NMOS管的源极连接，所述第七NMOS管的栅极的输入信号为所述第二使能信号。
其中，MTJ逻辑树模块中，SOT-MTJ的读端口与两个写端口中的任意一个连接。
具体地，当第二使能信号为“1”时，第七NMOS管打开，第五NMOS管放电的电流经过第一SOT-MTJ、第二SOT-MTJ和第七NMOS管流向地，第六NMOS管放电的电流经过第三SOT-MTJ、第四SOT-MTJ、第五SOT-MTJ和第七NMOS管流向地，形成两条放电支路，根据两条放电支路的电阻值的大小，比较放电的速度。其中，放电支路的电阻值越小，放电速度越快，输入该支路的反相器的电平信号则为低电平，反相器输出“1”；放电支路的电阻值越大，放电速度越慢，输入该支路的反相器的电平信号则为高电平，反相器输出“0”。
如图3(b)所示，作为一种可选的实施方式，所述第二拓扑结构包括第六SOT-MTJ、第七SOT-MTJ、第八SOT-MTJ、第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ、第十二SOT-MTJ和第八NMOS管，所述第六SOT-MTJ的读端口与所述第五NMOS管的源极连接，所述第六SOT-MTJ的写端口与所述第七SOT-MTJ的读端口连接，所述第七SOT-MTJ的写端口与所述第八NMOS管的漏极连接，所述第八NMOS管的漏极与所述第十一SOT-MTJ的写端口连接，所述第八NMOS管的漏极还与所述第十二SOT-MTJ的写端口连接，所述第十二SOT-MTJ的读端口与所述第十一SOT-MTJ的读端口连接，所述第十二SOT-MTJ的读端口与所述第十SOT-MTJ的写端口连接，所述第十SOT-MTJ的读端口与所述第九SOT-MTJ的写端口连接，所述第九SOT-MTJ的读端口与所述第六NMOS管的源极连接，所述第八NMOS管的栅极的输入信号为所述第二使能信号。
其中，MTJ逻辑树模块中，SOT-MTJ的读端口与两个写端口中的任意一个连接。
具体地，当第二使能信号为“1”时，第七NMOS管打开，第五NMOS管放电的电流经过第六SOT-MTJ、第七SOT-MTJ、第八SOT-MTJ和第七NMOS管流向地，第六NMOS管放电的电流经过第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ、第十二SOT-MTJ和第七NMOS管流向地，形成两条放电支路，根据两条放电支路的电阻值的大小，比较放电的速度。其中，放电支路的电阻值越小，放电速度越快，输入该支路的反相器的电平信号则为低电平，反相器输出“1”；放电支路的电阻值越大，放电速度越慢，输入该支路的反相器的电平信号则为高电平，反相器输出“0”。
另一方面，本发明提供了一种基于SOT-MTJ的非易失布尔逻辑运算方法，包括以下步骤：
写入所述MTJ状态；
根据所述MTJ状态控制各所述SOT-MTJ连接成的电路的电阻值的大小；
根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。
以下结合图4-图9对本发明的一种基于SOT-MTJ的非易失布尔逻辑运算方法进行详细解释说明。
设定P态代表“0”，AP态代表“1”。
其中，MTJ状态的写入通过MTJ写电路模块完成。
具体地，当第一使能信号为“1”时，MTJ写电路模块进入启动状态。当输入数据信号为“0”时，与非门的输入为“1”和“1”，输出为“0”，第二反相器输入为“0”，输出为“1”；与门的输入为“1”和“0”，输出为“0”，第一反相器的输入为“0”，输出为“1”，因此第一PMOS管和第二NMOS管打开，第二PMOS管和第一NMOS管关断，电流从第一写端口流向第二写端口，写入P态，即写入SOT-MTJ的数据为“0”；当输入数据信号为“1”时，与非门的输入为“1”和“0”，输出为“1”，第二反相器输入为“1”，输出为“0”；与门的输入为“1”和“1”，输出为“1”，第一反相器的输入为“1”，输出为“0”，因此第二PMOS管和第一NMOS管打开，第一PMOS管和第二NMOS管关断，电流从第二写端口流向第一写端口，写入AP态，即写入SOT-MTJ的数据为“1”
参照图4，以第一SOT-MTJ作为布尔逻辑的输入A，以第二SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第三SOT-MTJ的状态设置为P态，将第四SOT-MTJ和第五SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
此时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值固定为RP+RAP/2，且存在关系2*RP<RP+RAP/2<RP+RAP。
当A和B同时写入数据“0”时，由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值为2*RP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”；
当A和B中的至少一个写入数据为“1”时，由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最低为RP+RAP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”。
综合上述说明，当A和B同时写入数据“0”时，OUT1为“0”，OUT2为“1”；当A和B中的至少一个写入数据为“1”时，OUT1为“1”，OUT2为“0”。因此，OUT1＝A+B,
Figure BDA0003310049740000101
Figure BDA0003310049740000102
参照图5，以第一SOT-MTJ作为布尔逻辑的输入A，以第二SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
此时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值固定为RAP+RAP/2，且存在关系RP+RAP<RAP+RAP/2<2*RAP。
当A和B同时写入数据“1”时，由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值为2*RAP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”；
当A和B中的至少一个写入数据为“0”时，由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最高为RP+RAP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”。
综合上述说明，当A和B同时写入数据“1”时，OUT1为“1”，OUT2为“0”；当A和B中的至少一个写入数据为“0”时，OUT1为“0”，OUT2为“1”。因此，OUT1＝A·B,
Figure BDA0003310049740000103
参照图6(a)，以第一SOT-MTJ作为布尔逻辑的输入A，以第二SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第三SOT-MTJ的状态设置为第一SOT-MTJ的MTJ状态的反相，即
Figure BDA0003310049740000104
将第四SOT-MTJ和第五SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
当A写入数据“0”时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值为RAP+RAP/2，且存在关系RAP+RAP/2>RP+RAP>2*RP；由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最高为RP+RAP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”；
当A写入数据“1”时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值为RP+RAP/2，且存在关系RP+RAP/2<RP+RAP<2*RAP；由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最低为RP+RAP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”；
综合上述说明，当A写入数据“0”时，无论B写入数据为“0”还是“1”，OUT1为“0”，OUT2为“1”；当A写入数据“1”时，无论B写入数据为“0”还是“1”，OUT1为“1”，OUT2为“0”；因此，OUT1＝A,
Figure BDA0003310049740000111
参照图6(b)，以第一SOT-MTJ作为布尔逻辑的输入A，以第二SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第三SOT-MTJ的状态设置为第二SOT-MTJ的MTJ状态的反相，即
Figure BDA0003310049740000112
将第四SOT-MTJ和第五SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
当B写入数据“0”时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值为RAP+RAP/2，且存在关系RAP+RAP/2>RP+RAP>2*RP；由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最高为RP+RAP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”；
当B写入数据“1”时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值为RP+RAP/2，且存在关系RP+RAP/2<RP+RAP<2*RAP；由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最低为RP+RAP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”；
综合上述说明，当B写入数据“0”时，无论A写入数据为“0”还是“1”，OUT1为“0”，OUT2为“1”；当B写入数据“1”时，无论A写入数据为“0”还是“1”，OUT1为“1”，OUT2为“0”；因此，OUT1＝B,
Figure BDA0003310049740000121
参照图7，以第一SOT-MTJ作为布尔逻辑的输入A，以第二SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ的状态设置为P态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
此时，由第三SOT-MTJ、第四SOT-MTJ和第五SOT-MTJ组成的右侧支路电阻值固定为RP+RP/2，且存在关系RP+RP/2<2*RP。由第一SOT-MTJ和第二SOT-MTJ组成的左侧支路电阻值最低为2*RP，因此左侧支路电阻值大于右侧支路电阻值，左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”。
综合上述说明，无论A和B的写入数据为“0”还是“1”，OUT1为“1”，OUT2为“0”。因此，OUT1＝1,OUT2＝0。
参照图8(a)，以第六SOT-MTJ作为布尔逻辑的输入A，以第七SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第八SOT-MTJ的状态设置为P态，将第九SOT-MTJ和第十SOT-MTJ的状态设置为第六SOT-MTJ的MTJ状态，即A，将第十一SOT-MTJ和第十二SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
当A写入数据“1”时，由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为2*RAP+RAP/2，且存在关系2*RAP+RAP/2>2*RAP+RP；由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值最高为2*RAP+RP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”；
当A写入数据“0”时，由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为2*RP+RAP/2，且存在关系3*RP<2*RP+RAP/2<2*RP+RAP；当B写入数据“1”时，由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值为2*RP+RAP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”；当B写入数据“0”时，左侧支路的电阻值为3*RP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”。
综合上述说明，当A写入数据“1”时，无论B写入数据为“0”还是“1”，OUT1为“0”，OUT2为“1”；当A写入数据“0”且B写入数据为“1”时，OUT1为“1”，OUT2为“0”；当A写入数据“0”且B写入数据为“0”时，OUT1为“0”，OUT2为“1”因此，
Figure BDA0003310049740000131
参照图8(b)，以第六SOT-MTJ作为布尔逻辑的输入A，以第七SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第八SOT-MTJ的状态设置为P态，将第九SOT-MTJ和第十SOT-MTJ的状态设置为第七SOT-MTJ的MTJ状态，即B，将第十一SOT-MTJ和第十二SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。
当B写入数据“1”时，由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为2*RAP+RAP/2，且存在关系2*RAP+RAP/2>2*RAP+RP；由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值最高为2*RAP+RP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”；
当B写入数据“0”时，由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为2*RP+RAP/2，且存在关系3*RP<2*RP+RAP/2<2*RP+RAP；当A写入数据“1”时，由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值为2*RP+RAP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，OUT1为“1”，OUT2为“0”；当A写入数据“0”时，左侧支路的电阻值为3*RP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，OUT1为“0”，OUT2为“1”。
综合上述说明，当B写入数据“1”时，无论A写入数据为“0”还是“1”，OUT1为“0”，OUT2为“1”；当B写入数据“0”且A写入数据为“1”时，OUT1为“1”，OUT2为“0”；当B写入数据“0”且A写入数据为“0”时，OUT1为“0”，OUT2为“1”因此，
Figure BDA0003310049740000141
参照图9(a)，以第六SOT-MTJ作为布尔逻辑的输入A，以第七SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第八SOT-MTJ和第九SOT-MTJ的状态设置为P态，将第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为RP+RAP+RAP/2，且存在关系2*RAP+RP>RP+RAP+RAP/2>2*RP+RAP>3*RP。
当A和B同时写入数据“1”时，由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值为2*RAP+RP，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，Cout为“1”；
当A和B同时写入数据“0”时，由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值为3*RP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，Cout为“0”；
当A和B其中一个写入数据“0”时，由第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ组成的左侧支路电阻值为2*RP+RAP，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，Cout为“0”。
参照图9(b)，以第六SOT-MTJ作为布尔逻辑的输入A，以第七SOT-MTJ作为布尔逻辑的输入B，通过MTJ写电路模块将第八SOT-MTJ的状态设置为P态，第九SOT-MTJ和第十SOT-MTJ写入Cout，将第十一SOT-MTJ和第十二SOT-MTJ的状态设置为AP态，A和B的值为MTJ写电路模块写入的数据的值(“0”或“1”)。由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为RP+RAP+RAP/2，且存在关系2*RAP+RAP/2>2*RP+RAP>2*RP+RAP/2>3*RP。
当A和B同时写入数据“1”时，Cout为“1”，左侧支路电阻值为2*RAP+RP，右侧支路的电阻值为2*RAP+RAP/2，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，SUM为“0”；
当A和B同时写入数据“0”时，Cout为“0”，左侧支路电阻值为3*RP，右侧支路的电阻值为2*RP+RAP/2，左侧支路电阻值小于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要快，则第五PMOS管和和第三NMOS管组成的反相器的输入为低电平，第六PMOS管的第四NMOS管组成的反相器的输入为高电平，SUM为“0”；
当A和B其中一个写入数据“0”时，Cout为“0”，左侧支路电阻值为2*RP+RAP，右侧支路的电阻值为2*RP+RAP/2，左侧支路电阻值大于右侧支路电阻值，因此左侧支路的放电速度比右侧支路的要慢，则第五PMOS管和和第三NMOS管组成的反相器的输入为高电平，第六PMOS管的第四NMOS管组成的反相器的输入为低电平，SUM为“1”。
综合上述说明，当A和B同时写入数据“1”或者“0”时，SUM为“0”，当A和B其中一个写入数据“0”时，SUM为“1”。因此，
Figure BDA0003310049740000151
参照图9(a)，以第六SOT-MTJ作为全加器的输入A，以第七SOT-MTJ作为全加器的输入B，以第八SOT-MTJ作为全加器的进位输入C，通过MTJ写电路模块将第九SOT-MTJ的状态设置为P态，将第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ的状态设置为AP态，A、B和C的值为MTJ写电路模块写入的数据的值(“0”或“1”)。由第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ和第十二SOT-MTJ组成的右侧支路电阻值为RP+RAP+RAP/2，且存在关系3*RAP>2*RAP+RP>RP+RAP+RAP/2>2*RP+RAP>3*RP。
由上述的
Figure BDA0003310049740000152
A⊙B的布尔逻辑实现论述可知，仅当第六SOT-MTJ、第七SOT-MTJ和第八SOT-MTJ中有两个及以上写入AP态时左侧支路的电阻值才能大于右侧支路的电阻值，即A、B和C中至少有两个或两个以上写入数据“1”时左侧支路电阻值大于右侧支路电阻值，输出Cout为“1”；当A、B和C中少于两个写入数据“1”时左侧支路电阻值小于右侧支路电阻值，输出Cout为“0”。
参照图9(b)，以第六SOT-MTJ作为全加器的输入A，以第七SOT-MTJ作为全加器的输入B，以第八SOT-MTJ作为全加器的进位输入C，通过MTJ写电路模块将第九SOT-MTJ的状态设置为P态，第九SOT-MTJ和第十SOT-MTJ写入Cout，将第十一SOT-MTJ和第十二SOT-MTJ的状态设置为AP态。
当Cout为“1”时，A、B和C中至少有两个或两个以上写入了数据“1”，此时右侧支路的电阻值为2*RAP+RAP/2，左侧支路的电阻值为2*RAP+RP或者3*RAP，且存在关系3*RAP>2*RAP+RAP/2>2*RAP+RP，因此当A、B和C同时写入数据“1”时，左侧支路电阻值大于右侧支路电阻值，SUM为“1”；当A、B和C中只有两个写入数据“1”时，左侧支路电阻值小于右侧支路电阻值，SUM为“0”。
当Cout为“0”时，A、B和C中少于两个写入数据“1”，此时右侧支路的电阻值为2*RP+RAP/2，左侧支路的电阻值为2*RP+RAP或者3*RP，且存在关系2*RP+RAP>2*RP+RAP/2>3*RP，因此当A、B和C中其中一个写入数据“1”时，左侧支路电阻值大于右侧支路电阻值，SUM为“1”；当A、B和C中同时写入数据“0”时，左侧支路电阻值小于右侧支路电阻值，SUM为“0”。
综合上述说明，当A、B和C同时写入数据“1”或者A、B和C中其中一个写入数据“1”时，SUM为“1”，当A、B和C中只有两个写入数据“1”或者当A、B和C中同时写入数据“0”时，SUM为“0”。因此实现了一位全加器。
综上所述，本发明实施例实现了16种非易失布尔逻辑以及一位全加器。
本发明通过给MTJ逻辑树模块中的SOT-MTJ写入MTJ状态，控制SOT-MTJ的电阻值，根据SOT-MTJ连接成的电路的电阻值的大小输出布尔逻辑结果，且SOT-MTJ的电阻值不会因为掉电而丢失，实现了16种非易失的布尔逻辑及一位全加器；由于SOT-MTJ的小尺寸设计，且兼容CMOS工艺，实现了小尺寸器件的存内计算架构。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变形或替换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，包括：
MTJ写电路模块，用于给各个所述SOT-MTJ写入一个MTJ状态，所述MTJ状态包括平行态和反平行态；
MTJ逻辑树模块，用于根据所述MTJ状态控制各所述SOT-MTJ连接成的电路的电阻值的大小；
预充电放大器模块，用于根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。
2.根据权利要求1所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ写电路模块包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一反相器、第二反相器、与门和与非门，所述与非门的输出端与所述第一PMOS管的栅极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极与所述与门的输出端连接，所述与门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二PMOS的栅极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所护第二反相器的输出端连接，所述第二反相器的输入端与所述与非门的输出端连接。
3.根据权利要求2所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述与门的两个输入端输入的信号分别为第一使能信号和输入数据信号，所述第一使能信号用于控制所述MTJ写电路模块的启停，所述与非门的两个输入端输入的信号分别为所述第一使能信号和所述输入数据信号的反相信号。
4.根据权利要求3所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ写电路模块与所述SOT-MTJ连接，所述SOT-MTJ包括第一写端口、第二写端口和第一读端口，所述第一PMOS管的漏极与所述SOT-MTJ的第一写端口连接，所述第二PMOS管的漏极与所述SOT-MTJ的第二写端口连接。
5.根据权利要求4所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ逻辑树模块中的各个所述SOT-MTJ分别连接一个所述MTJ写电路模块。
6.根据权利要求1所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述预充电放大器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述第三PMOS管的漏极与所述第五PMOS管的漏极连接，所述第三PMOS管的漏极还与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极与所述第五PMOS管的栅极连接，所述第三NMOS管的源极与所述第五NMOS管的漏极连接，所述第五NMOS管的栅极与所述第六NMOS管的栅极连接，所述第六NMOS管的漏极与所述第四NMOS管的源极连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的漏极还与所述第六PMOS管的漏极连接，所述第六PMOS管的栅极与所述第四NMOS管的栅极连接，所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五NMOS管的栅极和所述第六NMOS管的栅极的输入信号为第二使能信号，所述第二使能信号用于控制MOS管的通断。
7.根据权利要求6所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ逻辑树模块包括第一拓扑结构和第二拓扑结构。
8.根据权利要求7所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述第一拓扑结构包括第一SOT-MTJ、第二SOT-MTJ、第三SOT-MTJ、第四SOT-MTJ、第五SOT-MTJ和第七NMOS管，所述第一SOT-MTJ的读端口与所述第五NMOS管的源极连接，所述第一SOT-MTJ的写端口与所述第二SOT-MTJ的读端口连接，所述第二SOT-MTJ的写端口与所述第七NMOS管的漏极连接，所述第七NMOS管的漏极与所述第四SOT-MTJ的写端口连接，所述第七NMOS管的漏极还与所述第五SOT-MTJ的写端口连接，所述第五SOT-MTJ的读端口与所述第四SOT-MTJ的读端口连接，所述第五SOT-MTJ的读端口与第三SOT-MTJ的写端口连接，所述第三SOT-MTJ的读端口与所述第六NMOS管的源极连接，所述第七NMOS管的栅极的输入信号为所述第二使能信号。
9.根据权利要求7所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，所述第二拓扑结构包括第六SOT-MTJ、第七SOT-MTJ、第八SOT-MTJ、第九SOT-MTJ、第十SOT-MTJ、第十一SOT-MTJ、第十二SOT-MTJ和第八NMOS管，所述第六SOT-MTJ的读端口与所述第五NMOS管的源极连接，所述第六SOT-MTJ的写端口与所述第七SOT-MTJ的读端口连接，所述第七SOT-MTJ的写端口与所述第八NMOS管的漏极连接，所述第八NMOS管的漏极与所述第十一SOT-MTJ的写端口连接，所述第八NMOS管的漏极还与所述第十二SOT-MTJ的写端口连接，所述第十二SOT-MTJ的读端口与所述第十一SOT-MTJ的读端口连接，所述第十二SOT-MTJ的读端口与所述第十SOT-MTJ的写端口连接，所述第十SOT-MTJ的读端口与所述第九SOT-MTJ的写端口连接，所述第九SOT-MTJ的读端口与所述第六NMOS管的源极连接，所述第八NMOS管的栅极的输入信号为所述第二使能信号。
10.一种基于SOT-MTJ的非易失布尔逻辑运算方法，应用于如权利要求1-9任一项所述的一种基于SOT-MTJ的非易失布尔逻辑运算电路，其特征在于，包括以下步骤：
写入所述MTJ状态；
根据所述MTJ状态控制各所述SOT-MTJ连接成的电路的电阻值的大小；
根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。
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