CN114035636B - 带隙基准启动电路及射频芯片 - Google Patents
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Abstract
本发明提供了一种带隙基准启动电路，包括带隙基准单元，用于产生基准电压并输出；启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。本发明还提供一种及射频芯片。与现有技术相比，本发明的带隙基准启动电路及射频芯片可靠性更好。
Description
技术领域
本发明涉及微电子技术领域，尤其涉及一种用于芯片中的带隙基准启动电路及射频芯片。
背景技术
带隙基准(Bandgap voltage reference)，简称它为Bandgap。
Bandgap为所有芯片中的一个基础模块，为电路提供基础基准电压。但Bandgap核心电路自身存在兼并点，导致电路可能处于非期望的状态点上，从而使得电路有可能无法启动，可靠性不佳。
因此，打破兼并点，让电路处于正常状态尤为重要。
发明内容
针对以上相关技术的不足，本发明提出一种可靠性好的带隙基准启动电路及射频芯片。
为了解决上述技术问题，本发明实施例提供了一种带隙基准启动电路，包括：
带隙基准单元，用于产生基准电压并输出；
启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。
优选的，所述带隙基准单元包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻、第一三极管、第二三极管以及运算放大器；
所述第一晶体管的源极连接至所述第二晶体管的源极，并共同用于连接至电源电压；所述第一晶体管的栅极连接至所述第二晶体管的栅极；所述第一晶体管的漏极经依次串联所述第一电阻和所述第三电阻后连接至所述第一三极管的发射极；
所述第二晶体管的漏极作为所述带隙基准单元的输出端，并经串联所述第二电阻后连接至所述第二三极管的发射极；
所述第一三极管的集电极连接至所述第二三极管的集电极，并作为所述带隙基准单元的第一输入端，且所述第一三极管的集电极连接至接地；
所述第一三极管的基极连接至所述第二三极管的基极并共同连接至接地；
所述运算放大器的正极输入端连接至所述第一电阻与所述第三电阻之间；所述运算放大器的负极输入端连接至所述第二电阻与所述第二三极管的发射极之间；所述运算放大器的输出端作为所述带隙基准单元的第二输入端，并连接至所述第一晶体管的栅极；
所述启动电路的输入端连接至所述带隙基准单元的输出端，用于接收所述带隙基准单元处于兼并态时输出的低电平电压；所述启动电路的第一输出端连接至所述带隙基准单元的第一输入端，所述启动电路的第二输出端连接至所述带隙基准单元的第二输入端，用于将所述低电平电压反相以触发所述启动电路输出高电平至所述带隙基准单元，使所述带隙基准单元脱离兼并态并输出高电平。
优选的，所述启动电路包括反相器和第三晶体管；所述反相器的输入端作为所述启动电路的输入端，所述反相器的输出端连接至所述第三晶体管的栅极；所述第三晶体管的源极作为所述启动电路的第一输出端，所述第三晶体管的漏极作为所述启动电路的第二输出端。
优选的，所述启动电路还包括串联至所述反相器和所述第三晶体管的栅极之间的缓冲器。
优选的，所述第一晶体管和所述第二晶体管均为PMOS管。
优选的，所述第一三极管和所述第二三极管均为BJT管。
优选的，所述第三晶体管为NMOS管。
优选的，所述反相器设计为迟滞结构。
本发明实施例还提供一种射频芯片，包括本发明实施例提供的上述带隙基准启动电路。
与现有技术相比，本发明的带隙基准启动电路和射频芯片中，通过在带隙基准单元的基础上设计启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时所述带隙基准单元输出的低电平电压反相，以控制触发启动电路工作，并输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。带隙基准启动电路工作过程中，启动电路没有和作为主电路的带隙基准单元相关的静态环路，只有逻辑高低，通过电平控制启动电路的开关，极大减小了启动电路和带隙基准单元构成稳态环路进而形成新的兼并态的风险，从而有效提高了带隙基准启动电路的可靠性。
附图说明
下面结合附图详细说明本发明。通过结合以下附图所作的详细描述，本发明的上述或其他方面的内容将变得更清楚和更容易理解。附图中：
图1为本发明实施例提供的带隙基准启动电路的电路结构示意图。
具体实施方式
下面结合附图详细说明本发明的具体实施方式。
在此记载的具体实施方式/实施例为本发明的特定的具体实施方式，用于说明本发明的构思，均是解释性和示例性的，不应解释为对本发明实施方式及本发明范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本发明的保护范围之内。
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如上、下、前、后、左、右、内、外、侧面等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参图1所示，本发明实施例提供了一种带隙基准启动电路100，包括：带隙基准单元1和启动电路2。
带隙基准单元1作为主电路，用于产生基准电压并输出。
所述启动电路2连接至所述带隙基准单元1的输出端VREF，用于将处于兼并态时的所述带隙基准单元1输出的低电平电压反相，以触发所述启动电路2输出高电平至所述带隙基准单元1，以使所述带隙基准单元1脱离兼并态并输出高电平，从而达到避免带隙基准单元1因自存在的兼并点而无法启动，提高其可靠性。
本发明实施例提供的带隙基准启动电路100，其工作过程中没有和作为主电路的带隙基准单元1相关的静态环路，只有逻辑高低，电平控制启动电路2的开关，极减小了和带隙基准单元成稳态环路进而形成新的兼并态的风险。
本实施方式中，具体的，所述带隙基准单元1包括第一晶体管P1、第二晶体管P2、第一电阻R1、第二电阻R2、第三电阻R3、第一三极管Q1、第二三极管Q2以及运算放大器OP1；
所述第一晶体管P1的源极连接至所述第二晶体管P2的源极，并共同用于连接至电源电压VDD；所述第一晶体管P1的栅极连接至所述第二晶体管P2的栅极；所述第一晶体管P1的漏极经依次串联所述第一电阻R1和所述第三电阻R3后连接至所述第一三极管Q1的发射极。
所述第二晶体管P2的漏极作为所述带隙基准单元1的输出端VREF，并经串联所述第二电阻R2后连接至所述第二三极管Q2的发射极。
所述第一三极管Q1的集电极连接至所述第二三极管Q2的集电极，并作为所述带隙基准单元1的第一输入端，且所述第一三极管Q1的集电极连接至接地，即接至公共连接端，也可以连接至电源负极VSS。
所述第一三极管Q1的基极连接至所述第二三极管Q2的基极并共同连接至接地，即接至公共连接端，也可以连接至电源负极VSS。
所述运算放大器OP1的正极输入端连接至所述第一电阻R1与所述第三电阻R3之间；所述运算放大器OP1的负极输入端连接至所述第二电阻R2与所述第二三极管Q2的发射极之间；所述运算放大器OP1的输出端作为所述带隙基准单元1的第二输入端，并连接至所述第一晶体管P1的栅极。
所述启动电路2的输入端连接至所述带隙基准单元1的输出端VREF，用于接收所述带隙基准单元1处于兼并态时输出的低电平电压；所述启动电路2的第一输出端连接至所述带隙基准单元1的第一输入端，所述启动电路2的第二输出端连接至所述带隙基准单元1的第二输入端。从而，启动电路2则实现将所述低电平电压反相触发所述启动电路2并输出高电平至所述带隙基准单元1，使所述带隙基准单元1脱离兼并态并输出高电平。
本实施方式中，所述第一晶体管P1和所述第二晶体管P2均为PMOS管。
所述第一三极管Q1和所述第二三极管Q2均为BJT管，即双极性结型晶体管(bipolar junction transistor，BJT)。
所述启动电路2包括反相器INV1和第三晶体管N1。
所述反相器INV1的输入端作为所述启动电路2的输入端，所述反相器INV1的输出端连接至所述第三晶体管N1的栅极；所述第三晶体管N1的源极作为所述启动电路2的第一输出端，所述第三晶体管N1的漏极作为所述启动电路2的第二输出端。当然，反相器INV1的电源端连接至电源电压VDD，反相器INV1的接地端连接至接地。
更优的，所述启动电路2还包括串联至所述反相器INV1和所述第三晶体管N1的栅极之间的缓冲器BUF1。缓冲器BUF1的电源端连接至电源电压VDD，缓冲器BUF1的接地端连接至接地。
定义运算放大器OP1的输出端、第一晶体管P1的栅极及第二晶体管P2的栅极的共同连接点为C点，运算放大器OP1的正极输入端连接至第一电阻R1和第三电阻R3之间的连接点为A点，运算放大器OP1的负极输入端连接至第二电阻R2与第二三极管的发射极之间的连接点为B点。当所述带隙基准单元1处于低电平0的兼并态时，此时C点处于高电平，即为VDD，A点和B点及带隙基准单元1的输出端VREF为低电平，即为0。从而使得反相器INV1输出为高电平，经缓冲器BUF1缓冲后驱动第三晶体管N1，使得第三晶体管N1开启以对C点进行下拉，使得电路脱离兼并态0，恢复正常状态。当电路正常建立时，反相器INV1输出为低电平，经缓冲器BUF1缓冲后驱动第三晶体管N1，使得第三晶体管N1关闭，对电路无影响。
更优的，本实施方式中，反相器INV1设计为迟滞结构，保证在所需要的工作电压范围动作，进一步提高电路的可靠性。
本实施方式中，所述第三晶体管N1为NMOS管。
启动电路2工作过程中没有和带隙基准单元1相关的静态环路，只有逻辑高低电平，通过电平控制下第三晶体管N1的开关，极大减小了和带隙基准单元1构成稳态环路进而形成新的兼并态的风险，从而有效提高了可靠性。
本发明实施例还提供一种射频芯片，包括本发明实施例提供的上述带隙基准启动电路。
与现有技术相比，本发明的带隙基准启动电路和射频芯片中，通过在带隙基准单元的基础上设计启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时所述带隙基准单元输出的低电平电压反相，以控制触发启动电路工作，并输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。带隙基准启动电路工作过程中，启动电路没有和作为主电路的带隙基准单元相关的静态环路，只有逻辑高低，通过电平控制启动电路的开关，极大减小了启动电路和带隙基准单元构成稳态环路进而形成新的兼并态的风险，从而有效提高了带隙基准启动电路的可靠性。
需要说明的是，以上参照附图所描述的各个实施例仅用以说明本发明而非限制本发明的范围，本领域的普通技术人员应当理解，在不脱离本发明的精神和范围的前提下对本发明进行的修改或者等同替换，均应涵盖在本发明的范围之内。此外，除上下文另有所指外，以单数形式出现的词包括复数形式，反之亦然。另外，除非特别说明，那么任何实施例的全部或一部分可结合任何其它实施例的全部或一部分来使用。
Claims (7)
1.一种带隙基准启动电路，其特征在于，所述带隙基准启动电路包括：
带隙基准单元，用于产生基准电压并输出；
启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平；
所述带隙基准单元包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻、第一三极管、第二三极管以及运算放大器；
所述第一晶体管的源极连接至所述第二晶体管的源极，并共同用于连接至电源电压；所述第一晶体管的栅极连接至所述第二晶体管的栅极；所述第一晶体管的漏极经依次串联所述第一电阻和所述第三电阻后连接至所述第一三极管的发射极；
所述第二晶体管的漏极作为所述带隙基准单元的输出端，并经串联所述第二电阻后连接至所述第二三极管的发射极；
所述第一三极管的集电极连接至所述第二三极管的集电极，并作为所述带隙基准单元的第一输入端，且所述第一三极管的集电极连接至接地；
所述第一三极管的基极连接至所述第二三极管的基极并共同连接至接地；
所述运算放大器的正极输入端连接至所述第一电阻与所述第三电阻之间；所述运算放大器的负极输入端连接至所述第二电阻与所述第二三极管的发射极之间；所述运算放大器的输出端作为所述带隙基准单元的第二输入端，并连接至所述第一晶体管的栅极；
所述启动电路的输入端连接至所述带隙基准单元的输出端，用于接收所述带隙基准单元处于兼并态时输出的低电平电压；所述启动电路的第一输出端连接至所述带隙基准单元的第一输入端，所述启动电路的第二输出端连接至所述带隙基准单元的第二输入端，用于将所述低电平电压反相以触发所述启动电路输出高电平至所述带隙基准单元，使所述带隙基准单元脱离兼并态并输出高电平；
所述启动电路包括反相器和第三晶体管；所述反相器的输入端作为所述启动电路的输入端，所述反相器的输出端连接至所述第三晶体管的栅极；所述第三晶体管的源极作为所述启动电路的第一输出端，所述第三晶体管的漏极作为所述启动电路的第二输出端。
2.根据权利要求1所述的带隙基准启动电路，其特征在于，所述启动电路还包括串联至所述反相器和所述第三晶体管的栅极之间的缓冲器。
3.根据权利要求1所述的带隙基准启动电路，其特征在于，所述第一晶体管和所述第二晶体管均为PMOS管。
4.根据权利要求1所述的带隙基准启动电路，其特征在于，所述第一三极管和所述第二三极管均为BJT管。
5.根据权利要求1所述的带隙基准启动电路，其特征在于，所述第三晶体管为NMOS管。
6.根据权利要求1所述的带隙基准启动电路，其特征在于，所述反相器设计为迟滞结构。
7.一种射频芯片，其特征在于，包括如权利要求1-6任意一项所述的带隙基准启动电路。
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