CN114023754A - 非易失性闪存存储器及其擦除方法 - Google Patents

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Abstract

本发明提供一种非易失性闪存存储器及其擦除方法，所述非易失性闪存存储器包括高压器件，所述高压器件包括形成于外围区的衬底中的第一掺杂区、被所述第一掺杂区包围的第一隔离结构、第二掺杂区和被所述第二掺杂区包围的第二隔离结构，所述第一掺杂区和所述第一隔离结构相结合，以及所述第二掺杂区与所述第二隔离结构相结合，均可起到阻挡电压的作用，由此可承受较高的电压，从而提高所述高压器件的击穿电压。由此在对非易失性闪存存储器进行擦除时，可提高施加在未被选择的扇区的字线结构上的电压，从而可降低施加在源线结构上的电压与施加所述字线结构上的电压之间的压差，进而可避免未被选择的扇区出现被动擦除的问题。

Description

非易失性闪存存储器及其擦除方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种非易失性闪存存储器及其擦除方法。
背景技术
非易失性闪存存储器通常包括多个扇区( Sector )，每个扇区( Sector )包括多个存储单元结构。在非易失性闪存存储器的使用过程中，需要对存储单元上的信息进行擦除。其中，所述存储器是以扇区为单位执行擦除操作的，但并不是对每个存储单元逐一执行擦除操作，在进行擦除操作时，通过外围区驱动单元对多个所述扇区进行选择，以选择出一个或者两个以上的扇区进行擦除。其中，可以通过控制每个扇区的字线的电压（通过外围驱动单元的高压器件控制）、源线电压和阱区电压（施加在衬底上的电压），以实现对待擦除的扇区的存储单元的信息擦除。
图1是现有的技术的非易失性闪存存储器的擦除方法中的擦除时间与失效单元的关系示意图。如图1所示，在固定擦除时间下，经过10 万次的擦除之后芯片的性能下降，所需的擦除的时间上升（如图1 中的曲线1、曲线2、曲线3、曲线4、曲线5、曲线6、曲线7所示）。所述存储器必须满足10 万次擦除操作的要求，因此对于擦除时字线的电位有一定的要求。但在进行擦除操作时，为了隔离被选中的扇区和未被选中的扇区，要求被选中的扇区的字线电压与未选中的扇区的字线电压之间的压差，小于高压器件的击穿单元。但在现有的非易失性闪存存储器中，高压器件的击穿电压通常小于12V，由于其高压器件的击穿电压的限制，为了平衡所述存储器的水平方向和垂直方向的电场，在执行擦除操作时，未被选中的扇区的字线上所施加的电压与源线上所施加的电压存在较大的压差，以及未被选中的扇区的源线上所施加的电压与衬底（阱区）上所施加的电压存在较大的压差，该压差会导致未被选中的扇区出现被动擦除的现象。例如，在高压器件的击穿电压小于12V的情况下，被选中的扇区的字线上施加的电压需被设置为-9.5V，被选中的扇区的阱区的电压和未被选中的扇区的阱区电压均需设置为11.3V，那么未被选中的字线上的电压则需设置为3V，以使得被选中的扇区的字线的电压与未被选中扇区的字线上的电压小于高压器件的击穿电压。如此一来，未被选中的扇区的源线上的电压则需设置为5.5V。即在未被选中的扇区中，字线与源线的压差为2.5V，源线与阱区的压差为5.6V。该压差会导致未被选中的扇区出现被动擦除的现象，从而影响存储器的可靠性能。
发明内容
本发明的目的在于提供一种非易失性闪存存储器及其擦除方法，以解决执行擦除操作时的被动擦除的问题。
为解决上述技术问题，本发明提供一种非易失性闪存存储器，包括：衬底，具有存储区和外围区；至少两个扇区，每个所述扇区包括形成于所述存储区的所述衬底中的第一阱区、与所述第一阱区对准并呈阵列排布的多个存储单元以及分别与所述多个存储单元电连接的字线结构和源线结构；外围驱动单元，用于对所有的所述扇区的所述第一阱区、所述源线结构和所述字线结构施加电压，所述外围驱动单元包括至少两个高压器件，一个所述高压器件与一个所述扇区的字线结构电连接以控制施加在所述字线结构上的电压，其中，每个所述高压器件包括：形成于所述外围区的所述衬底上的高压栅极；第一源极区和第一漏极区，分别形成于所述高压栅极两侧的所述外围区的所述衬底中；第一隔离结构和第二隔离结构，所述第一隔离结构形成于所述第一源极区与所述高压栅极之间的所述外围区的所述衬底中，所述第二隔离结构形成于所述第一漏极区与所述高压栅极之间的所述外围区的所述衬底中；第一掺杂区和第二掺杂区，分别形成于所述高压栅极两侧的所述外围区的所述衬底中，所述第一掺杂区包围所述第一源极区和所述第一隔离结构，所述第二掺杂区包围所述第一漏极区和所述第二隔离结构。
可选的，在所述的非易失性闪存存储器中，每个所述存储单元包括：一控制晶体管，包括形成于所述第一阱区上的控制栅极，以及形成于所述第一阱区内的第二源极区和第二漏极区，所述第二源极区和所述第二漏极区分别形成于所述控制栅极的两侧；一选择晶体管，包括形成于所述第一阱区上并与所述控制栅极间隔设置的选择栅极，以及形成于所述第一阱区内的第三源极区和第三漏极区，所述第三源极区和所述第三漏极区分别形成于所述选择栅极的两侧，其中，所述第三源极区与所述第二漏极区电连接。
可选的，在所述的非易失性闪存存储器中，每个所述扇区中，所述字线结构包括按照所述存储单元的列方向依次排列的多条字线，每条所述字线与每行所述存储单元相对应，并且每条所述字线与各自对应的每行所述存储单元的所述控制栅极电连接。
可选的，在所述的非易失性闪存存储器中，每个所述扇区中，所述源线结构包括一条源线，所述源线与所述扇区中的所有的所述存储单元的所述第二源极区电连接。
可选的，在所述的非易失性闪存存储器中，所述控制晶体管还包括形成于所述第一阱区与所述控制栅极之间的第一浮栅极，所述选择晶体管还包括形成于所述第一阱区与所述选择栅极之间的第二浮栅极。
可选的，在所述的非易失性闪存存储器中，所述高压器件的所述第一源极区或所述第一漏极区与所述字线结构电连接以控制所述字线结构的电压。
可选的，在所述的非易失性闪存存储器中，所述扇区还包括第二阱区，所述第二阱区包围所述第一阱区，且所述第二阱区与所述第一阱区的导电类型不同。
可选的，在所述的非易失性闪存存储器中，所述高压器件还包括：形成于所述外围区的所述衬底中且导电类型不同的第三阱区和第四阱区，所述第三阱区包围所述第四阱区，所述第四阱区包围所述第一掺杂区和所述第二掺杂区；形成于所述外围区的所述衬底中的第三隔离结构和第四隔离结构，所述第三隔离结构自所述第一源极区远离所述高压栅极的一端，延伸至所述第一掺杂区中、所述第三阱区中和所述第四阱区中，所述第四隔离结构自所述第一漏极区远离所述高压栅极的一端，延伸至所述第二掺杂区中、所述第三阱区中和所述第四阱区中。
可选的，在所述的非易失性闪存存储器中，所述第一阱区的导电类型、所述第四阱区的导电类型、所述第一掺杂区的导电类型和所述第二掺杂区的导电类型均为N型，所述第二阱区的导电类型和所述第三阱区的导电类型均为P型，或者，所述第一阱区的导电类型、所述第四阱区的导电类型、所述第一掺杂区的导电类型和所述第二掺杂区的导电类型均为N型均为P型，所述第二阱区的导电类型和所述第三阱区的导电类型均为N型。
基于同一发明构思，本发明还提供一种非易失性闪存存储器的擦除方法包括：提供如上所述的非易失性闪存存储器；从所述非易失性闪存存储器的所有扇区中选择至少一个扇区，并对被选择的所述扇区执行擦除操作，其中，对被选择的所述扇区执行擦除操作的方法包括：通过所述外围驱动单元，对每个扇区的第一阱区和源线结构施加第一电压，并对被选择的所述扇区的字线结构施加第二电压，以及对未被选择的所述扇区的字线结构施加第三电压，所述第一电压大于所述第二电压，所述二电压大于所述第三电压，并且所述第一电压与所述第三电压的压差小于所述高压器件的击穿电压，其中，所述第一电压为10.1V~11.1V，所述第二电压为-9.8V~-8V ，所述第三电压为9.1V~10.1V。
在本发明提供的非易失性闪存存储器及其擦除方法中，所述非易失性闪存存储器包括高压器件，所述高压器件包括形成于外围区的衬底中的第一掺杂区、被所述第一掺杂区包围的第一隔离结构、形成于外围区的衬底中的第二掺杂区和被所述第二掺杂区包围的第二隔离结构，所述第一掺杂区和所述第一隔离结构相结合，以及所述第二掺杂区与所述第二隔离结构相结合，均可起到阻挡电压的作用，由此可承受较高的电压，从而提高所述高压器件的击穿电压。由于提高了所述高压器件的击穿电压，因此在对非易失性闪存存储器进行擦除时，可提高施加在未被选择的所述扇区的字线结构上的第三电压，从而可降低施加在源线结构上的第一电压与施加所述字线结构上的所述第三电压之间的压差（压差小于1V），并可进一步的使施加在未被选中的扇区的第一阱区上的电压和未被选中的扇区的源线结构的电压之间的压差为零，进而可避免未被选中的扇区出现被动擦除的问题。
附图说明
图1是现有技术的非易失性闪存存储器的擦除方法中的擦除时间与失效单元的关系示意图。
图2是本发明实施例的非易失性闪存存储器的结构示意图。
图3是本发明实施例的非易失性闪存存储器的扇区的电路图。
图4是本发明实施例的非易失性闪存存储器的高压器件的击穿电压的仿真示意图。
图5是本发明实施例的非易失性闪存存储器的擦除方法的流程示意图。
其中，附图标记说明如下：10-衬底；11-扇区；12-第一阱区；13-第二阱区；14-存储单元；110-控制晶体管；111-控制栅极；112-第二源极区；113-第二漏极区；114-第一遂穿氧化层；115-第一浮栅极；116-第一栅间介质层；120-选择晶体管；121-选择栅极；122-第三源极区；123-第三漏极区；124-第二遂穿氧化层；125-第二浮栅极；126-第二栅间介质层；21-高压器件；210-高压栅极；220-第一掺杂区；221-第二掺杂区；230-第一隔离结构；231-第二隔离结构；232-第三隔离结构；233-第四隔离结构；240-第一源极区；250-第一漏极区；260-第三阱区；270-第四阱区。
具体实施方式
以下结合附图和具体实施例对本发明提出的非易失性闪存存储器及其擦除方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2是本发明实施例提供的非易失性闪存存储器的结构示意图。图3是本发明实施例的非易失性闪存存储器的扇区的电路图。如图2和图3所示，所述非易失性闪存存储器包括：衬底10，具有存储区I和外围区II；至少两个扇区11，例如扇区一、扇区二。每个所述扇区11包括形成于所述存储区I的衬底10中的第一阱区12、与所述第一阱区12对准并呈阵列排布的多个存储单元14以及分别与所述多个存储单元14电连接的字线结构和源线结构。
进一步的，所有的所述扇区11可形成于所述存储区I，每个所述扇区11中的存储单元14的行数可与列数相同，例如，每个扇区11中的存储单元14的行数和列数均可为两行。在其他的实施例中，每个所述扇区11中的存储单元14的行数与列数也可以不同。
本实施例中，所述第一阱区12的导电类型可以为N型，在其他的实施例中，所述第一阱区12的导电类型也可以为P型。
继续参考图1所示，所述扇区11还包括第二阱区13，所述第二阱区13包围所述第一阱区12，且所述第二阱区13与所述第一阱区12的导电类型不同。即，所述第一阱区12为N型，则所述第二阱区13为P型，所述第一阱区12为P型则所述第二阱区13为N型。
如图2和图3所示，每个所述存储单元14包括一控制晶体管110和一选择晶体管120，通过所述选择晶体管120可以选定或者取消选定的固定地址的存储单元14所进行的操作。所述控制晶体管110为存储“0/1”的单元。通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。所述选择晶体管120和所述控制晶体管110串联，从而形成用于存储数据的存储单元14。
其中，所述控制晶体管110包括形成于所述第一阱区12上的控制栅极111，以及形成于所述第一阱区12内的第二源极区112和第二漏极区113，所述第二源极区112和所述第二漏极区113分别形成于所述控制栅极111的两侧。进一步的，所述控制晶体管110还包括形成于所述控制栅极111与所述第一阱区12之间的第一浮栅极115，所述第一浮栅极115用于存储电子。以及，所述控制晶体管110还包括形成于所述第一浮栅极115与所述第一阱区12之间的第一遂穿氧化层114，所述第一浮栅极115中的电子可经所述第一遂穿氧化层114遂穿至所述第二源极区112或者所述第二漏极区113。以及，所述控制晶体管110还包括形成于所述第一浮栅极115与所述控制栅极111之间的第一栅间介质层116，所述第一栅间介质层116用于隔离所述第二浮栅极125和所述控制栅极111。其中，所述第一遂穿氧化层114和所述第一栅间介质层116的材质可以为氧化硅。所述控制栅极111的材质与所述第一浮栅极115的材质可以为掺杂的多晶硅。
如图2所示，所述选择晶体管120，包括形成于所述第一阱区12上并与所述控制栅极111间隔设置的选择栅极121，以及形成于所述第一阱区12内的第三源极区122和第三漏极区123，所述第三源极区122和所述第三漏极区123分别形成于所述选择栅极121的两侧，其中，所述第三源极区122与所述第二漏极区113电连接。
继续参考图2所示，所述选择晶体管120还包括形成于所述选择栅极121与所述第一阱区12之间的第二浮栅极125，在此，所述第二浮栅极125为伪栅。以及，所述选择晶体管120还包括形成于所述第二浮栅极125与所述第一阱区12之间的第二遂穿氧化层124。以及，所述选择晶体管120还包括形成于所述第二浮栅极125与所述选择栅极121之间的第二栅间介质层126，所述第二栅间介质层126用于隔离所述选择栅极121和所述第二浮栅极125。其中，所述第二遂穿氧化层124和所述第二栅间介质层126的材质均可以为氧化硅。所述选择栅极121的材质与所述第二浮栅极125的材质均为掺杂的多晶硅。进一步的，所述选择栅极121可与所述控制栅极111在同一工艺步骤中形成，所述第二浮栅极125可与所述第一浮栅极115在同一工艺步骤中形成。
如图3所示，每个所述扇区11中，所述字线结构包括按照所述存储单元14的列方向依次排列的多条字线，例如字线WL1、字线WL2、字线WL3和字线WL4。每条所述字线与每行的所述存储单元14相对应，并且每条所述字线与各自对应的每行所述存储单元14的控制栅极111电连接，即，位于同一行的所述存储单元14与同一所述字线电连接。每个所述扇区11中，所有的所述字线WL1、WL2、WL3、WL4可以电连接在一起，所述字线WL1、WL2、WL3、WL4可控制所述控制晶体管110的控制栅极111的电位。
如图3所示，每个所述扇区11中，所述源线结构包括一条源线，例如源线SL1。所述源线SL1与所述扇区中的所有的所述存储单元的控制晶体管110的第二源极区112电连接。可通过所述源线SL1向所述扇区中的所有的所述存储单元14的第二源极区112施加电压。
此外，继续参考图3，每个所述扇区11还包括选择线结构，所述选择线结构包括沿着所述存储单元14的列方向依次排列的多条选择线，例如选择线SG1、SG2、SG3、SG4。在每个所述扇区11中，位于同一行中的存储单元的所述选择晶体管120的选择栅极121与同一所述选择线电连接，每个扇区11中的所有的所述选择线可电连接在一起。通过所述选择线可向所述选择晶体管120的选择栅极施加电压，从而打开所述选择晶体管120。
进一步的，每个所述扇区11还包括位线结构，所述位线结构包括沿着所述存储单元14的行方向依次排列的多条位线，例如BL1、BL2、BL3。在每个所述扇区11中，位于同一列中的存储单元的选择晶体管120的所述第三漏极区123与同一所述位线电连接，一个所述扇区中的所有所述位线可电连接在一起。通过所述位线BL1、BL2、BL3可向所述选择晶体管120的所述第三漏极区123施加电压。
如图2所示，所述非易失性闪存存储器还包括外围驱动单元，用于对所有的所述扇区11的所述第一阱区12、所述源线结构和所述字线结构施加电压。其中，所述外围驱动单元包括至少两个高压器件21，一个所述高压器件21与一个所述扇区11的字线结构电连接以控制所述字线结构的电压。此外，所述外围驱动单元还可向所述位线结构和所述源线结构施加电压。
其中，如图2所示，每个所述高压器件21包括：形成于所述外围区II的所述衬底10上的高压栅极210；第一源极区240和第一漏极区250，分别形成于所述高压栅极210两侧的所述外围区II的衬底10中；第一隔离结构230和第二隔离结构231，所述第一隔离结构230形成于所述第一源极区240与所述高压栅极210之间的所述外围区II的所述衬底10中，所述第二隔离结构231形成于所述第一漏极区250与所述高压栅极210之间的所述外围区II的衬底10中；第一掺杂区220和第二掺杂区221，分别形成于所述高压栅极210两侧的所述外围区II的衬底10中，所述第一掺杂区220包围所述第一源极区240和所述第一隔离结构230，所述第二掺杂区221包围所述第一漏极区250和所述第二隔离结构231。
其中，所述第一隔离结构230可与所述第一源极区240之间可以接触或不接触。图2所示的实施例中，所述第一隔离结构230与所述第一源极区240之间接触，在其他实施例中，为了提高击穿电压，也可以调整所述第一隔离结构230和所述第一源极区240之间的位置，使得所述第一源极区240与所述第一隔离结构230不接触。此外，所述第二隔离结构231可与所述第一源极区240之间可以接触或不接触。图2所示的实施例中，所述第二隔离结构231与所述第一漏极区250之间接触，在其他实施例中，为了提高击穿电压，也可以调整所述第二隔离结构231和所述第一漏极区250之间的位置，使得所述第一漏极区250与所述第二隔离结构231不接触。
在所述高压器件21中，所述第一掺杂区220和所述第一隔离结构230相结合，以及所述第二掺杂区221与所述第二隔离结构231相结合，均可起到阻挡电压的作用，由此可承受较高的电压，从而提高所述高压器件21的击穿电压。所述高压器件21的击穿电压可提高至20V。
本实施例中，所述第一掺杂区220和所述第二掺杂区221可通过轻掺杂离子注入工艺形成。且所述第一掺杂区220和所述第二掺杂区221可在形成所述第一源极区240和所述第一漏极区250之前形成。
继续参考图2所示，所述第一掺杂区220的至少一部分和所述第二掺杂区221的至少一部分延伸至所述高压栅极210下方的所述衬底10中。所述第一掺杂区220和所述第二掺杂区221的导电类型可以与所述第四阱区270的导电类型相同，例如，所述第四阱区270的掺杂类型为N型，则所述第一掺杂区220和所述第二掺杂区221的导电类型可以为N型，掺杂离子例如可以为磷离子或者砷离子。或者，所述第四阱区270的掺杂类型为P型，则所述第一掺杂区220和所述第二掺杂区221的导电类型可以为P型，掺杂离子例如可以为硼离子。
在从所述第一掺杂区220到所述第二掺杂区221的方向上，所述第一掺杂区220与所述第三阱区260之间的距离以及所述第二掺杂区221与所述第三阱区260之间的距离c均可以为2μm~3μm。
由于所述第一掺杂区220包围所述第一源极区240，所述第二掺杂区221包围所述第一漏极区250，可改变所述第一源极区240和所述第一漏极区250所在的衬底10表面的晶体结构，减小所述第一源极区240和所述第一漏极区250的扩散，降低横向电场强度，从而达到提高高压器件21的击穿电压的效果。
进一步的，由于所述高压栅极210与所述第一源极区240之间形成有第一隔离结构230，并且所述高压栅极210与所述第一漏极区250之间形成有第二隔离结构231，所述第一隔离结构230和所述第二隔离结构231可进一步起到阻挡电压的作用，由此可进一步降低横向电场强度，提高高压器件21的耐压性能，从而可进一步提高所述高压器件21的击穿电压。
本实施例中，所述第一隔离结构230的至少一部分和所述第二隔离结构231的至少一部分延伸至所述高压栅极210下方的所述衬底10中。所述第一隔离结构230和第二隔离结构231可以为浅沟槽隔离结构，所述第一隔离结构230和所述第二隔离结构231可采用刻蚀出沟槽并进行填充的方式形成，且所述第一隔离结构230的顶面和所述第二隔离结构231的顶面均高于所述衬底10的顶面或与所述衬底10的顶面平齐。在本发明的其他实施例中，所述第一隔离结构230和所述第二隔离结构231也为硅局部氧化隔离结构(Local Oxidationof Silicon)。其中，所述第一隔离结构230的材质和所述第二隔离结构231的材质包括氧化硅。
如图2所示，从所述第一隔离结构230至所述第二隔离结构231的方向上，所述第一隔离结构230的长度与所述第二隔离结构231的长度相同，所述第一隔离结构230的长度与所述第二隔离结构231的长度a可以为0.15μm~0.3μm。
本实施例中，一个所述高压器件21的第一源极区240或者第一漏极区250可与一个所述扇区11的所述字线结构电连接，以控制所述字线结构的电压。进一步的，所述高压器件21中的高压栅极210、第一源极区240和第一漏极区250构成一高压晶体管。所述高压器件21可包括多个高压晶体管，每一所述高压晶体管的第一源极区240或者第一漏极区250可与一条所述字线连接，从而控制所述字线的电压。
所述高压器件21还包括：形成于所述外围区II的所述衬底10中且导电类型不同的第三阱区260和第四阱区270，所述第三阱区260包围所述第四阱区270，所述第四阱区270包围所述第一掺杂区220和所述第二掺杂区221。其中，所述第三阱区260的导电类型与所述第二阱区13的导电类型相同。本实施例中，所述第三阱区260的导电类型可以为N型，在其他的实施例中，所述第三阱区260的导电类型可以为P型。从所述第一隔离结构230至所述第二隔离结构231的方向上，所述第一隔离结构230与所述第四阱区270之间的距离以及所述第二隔离结构231与所述第四阱区270之间的距离b均可以为0.15μm~0.3μm。
如图2所示，所述高压器件21还包括：形成于所述外围区II的衬底10中的第三隔离结构232和第四隔离结构233，所述第三隔离结构232自所述第一源极区240远离所述高压栅极210的一端，延伸至所述第一掺杂区220中、所述第三阱区260中和所述第四阱区270中，即，所述第四阱区270通过所述第三隔离结构232与所述第三阱区260和所述第一掺杂区220隔离。
如图2所示，所述第四隔离结构233自所述第一漏极区250远离所述高压栅极210的一端，延伸至所述第二掺杂区221中、所述第三阱区260中和所述第四阱区270中，即所述第三阱区260通过所述第四隔离结构233与所述第二掺杂区221和所述第四阱区270隔离。所述第三隔离结构232和所述第四隔离结构233均可为浅沟槽隔离结构，并且所述第四隔离结构233、所述第三隔离结构232、所述第二隔离结构231和所述第一隔离结构230可采用同一工艺和同一掩膜形成，以节省工艺步骤及掩膜。
所述第三隔离结构232的顶面和所述第四隔离结构233的顶面均可高于所述衬底10的顶面或与所述衬底10的顶面平齐。进一步的，在从所述第三隔离结构232至所述第四隔离结构233的方向上，所述第三隔离结构232的长度与所述第四隔离结构233的长度相同。所述第三隔离结构232的长度和所述第四隔离结构233的长度可大于所述第一隔离结构230的长度。
本实施例中，所述外围驱动单元还包括字线译码电路和源线译码电路，所述字线译码电路与所述字线结构电连接，用于向所述字线结构施加字线电压，所述高压器件可以电连接至所述字线译码电路，以控制施加在所述字线结构上的电压。所述源线译码电路可电连接至所述源线结构，用于向所述源线结构施加源线电压。所述字线译码电路和所述源线译码电路均为现有技术，在此不再赘述，同时，为了更好的阐述本发明的宗旨，在附图2~3中省略了对字线译码电路和源线译码电路的图示。
图4是本发明实施例的非易失性闪存存储器的高压器件的击穿电压的仿真示意图。如图4所示，a、b、c、d表示在字线结构上施加不同的电压，所述高压器件的击穿电压可大于20V，相比现有技术，本实施例中的非易失性闪存存储器的高压器件具有更好的耐压性，即，有效的提高了高压器件的击穿电压。
本实施例中，所述非易失性存储器可以为NOR型闪存（NOR flash）。
本发明一实施例提供一种非易失性闪存存储器的擦除方法，图5是本发明一实施例的非易失性闪存存储器的擦除方法的流程示意图。参考图5，所述非易失性闪存存储器的擦除方法包括：步骤S1：提供非易失性闪存存储器；步骤S2：从所述非易失性闪存存储器的所有扇区中选择至少一个扇区，并对被选择的所述扇区执行擦除操作，其中，对被选择的所述扇区执行擦除操作的方法包括：通过所述外围驱动单元，对每个扇区的第一阱区和源线结构施加第一电压，并对被选择的所述扇区的字线结构施加第二电压，以及对未被选择的所述扇区的字线结构施加第三电压，所述第一电压大于所述第二电压，所述二电压大于所述第三电压，并且所述第一电压与所述第三电压的压差小于所述高压器件的击穿电压，其中，所述第一电压为10.1V~11.1V，所述第二电压为-9.8V~-8V，所述第三电压为-9.1V~10.1V。
首先，执行步骤S1，继续参考图2和图3所示，提供非易失性存储器，所述非易失性存储器为如上所述的非易失性存储器。
接着，执行步骤S2，从所述非易失性闪存存储器的所有扇区11中选择至少一个扇区，并对被选择的所述扇区执行擦除操作。即，可以从所述非易失性闪存存储器的所有扇区中选取一个、或者两个以上的扇区进行擦除。在此，应当理解，被选择的所述扇区均为待擦除的扇区。
在执行所述擦除操作时，通过所述字线结构向被选择的扇区11施加字线电压（即第二电压），以及对未被选择的所述扇区的字线结构施加第三电压，并对每个扇区的第一阱区和源线结构施加与所述字线电压不同的偏置电压（第一电压）。此外，也可对每条所述位线、所述选择线施加所述第一电压。通过施加所述第一电压、所述第二电压和所述第三电压，能够保证控制晶体管中的第一浮栅极和第一阱区之间产生FN隧穿效应（F-NTunneling），从而实现擦除所述第一浮栅极中的电子，进而实现对被选择的所述扇区的擦除操作。其中，执行所述擦除操作时所施加的电压具体如下所示：
Figure DEST_PATH_IMAGE002
此外，由于提高了所述高压器件的击穿电压，因此在对非易失性闪存存储器进行擦除时，可提高施加在未被选择的所述扇区11的字线结构上的第三电压，从而可降低施加在未被选择的扇区11的源线结构上的第一电压与施加所述字线结构上的第三电压之间的压差，并可进一步的使施加在未被选择的扇区11的第一阱区上的电压和未被选择的扇区的源线结构的电压之间的压差为零，进而可避免未被选择的扇区出现被动擦除的问题。
即，在执行擦除操作时，施加在未被选择的所述扇区11的字线结构上的电压和所述源线结构上的压差可小于1V，相比现有技术，所述字线结构和所述源线结构的压差可从2.5V降到小于1V，所述第一源极区和所述第一阱区之间（源线PN结）的压差可从5.6V降到0V，即减小了所述字线结构和所述源线结构之间的压差，以及减小了所述第一源极区和所述第一阱区之间（源线PN结）的压差，从而可改善闪存存储器的被动擦除效果，避免未被选择擦除的扇区出现被动擦出，从而改善产品可靠性。
综上可见，在本发明提供的非易失性闪存存储器及其擦除方法中，所述非易失性闪存存储器包括高压器件，所述高压器件包括形成于外围区的衬底中的第一掺杂区、被所述第一掺杂区包围的第一隔离结构、第二掺杂区和被所述第二掺杂区包围的第二隔离结构，所述第一掺杂区和所述第一隔离结构相结合，以及所述第二掺杂区与所述第二隔离结构相结合，均可起到阻挡电压的作用，由此可承受较高的电压，从而提高所述高压器件的击穿电压。由于提高了所述高压器件的击穿电压，因此在对非易失性闪存存储器进行擦除时，可提高施加在未被选择的所述扇区的字线结构上的第三电压，从而可降低施加在源线结构上的第一电压与施加在所述字线结构上的所述第三电压之间的压差，并可进一步的使施加在未被选择的扇区的第一阱区上的电压和未被选择的扇区的源线结构的电压之间的压差为零，进而可避免未被选择的扇区出现被动擦除的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种非易失性闪存存储器，其特征在于，包括：
衬底，具有存储区和外围区；
至少两个扇区，每个所述扇区包括形成于所述存储区的所述衬底中的第一阱区、与所述第一阱区对准并呈阵列排布的多个存储单元以及分别与所述多个存储单元电连接的字线结构和源线结构；
外围驱动单元，用于对所有的所述扇区的所述第一阱区、所述源线结构和所述字线结构施加电压，所述外围驱动单元包括至少两个高压器件，一个所述高压器件与一个所述扇区的字线结构电连接以控制施加在所述字线结构上的电压，其中，每个所述高压器件包括：
形成于所述外围区的所述衬底上的高压栅极；
第一源极区和第一漏极区，分别形成于所述高压栅极两侧的所述外围区的所述衬底中；
第一隔离结构和第二隔离结构，所述第一隔离结构形成于所述第一源极区与所述高压栅极之间的所述外围区的所述衬底中，所述第二隔离结构形成于所述第一漏极区与所述高压栅极之间的所述外围区的所述衬底中；
第一掺杂区和第二掺杂区，分别形成于所述高压栅极两侧的所述外围区的所述衬底中，所述第一掺杂区包围所述第一源极区和所述第一隔离结构，所述第二掺杂区包围所述第一漏极区和所述第二隔离结构。
2.如权利要求1所述的非易失性闪存存储器，其特征在于，每个所述存储单元包括：
一控制晶体管，包括形成于所述第一阱区上的控制栅极，以及形成于所述第一阱区内的第二源极区和第二漏极区，所述第二源极区和所述第二漏极区分别形成于所述控制栅极的两侧；
一选择晶体管，包括形成于所述第一阱区上并与所述控制栅极间隔设置的选择栅极，以及形成于所述第一阱区内的第三源极区和第三漏极区，所述第三源极区和所述第三漏极区分别形成于所述选择栅极的两侧，其中，所述第三源极区与所述第二漏极区电连接。
3.如权利要求2所述的非易失性闪存存储器，其特征在于，每个所述扇区中，所述字线结构包括按照所述存储单元的列方向依次排列的多条字线，每条所述字线与每行所述存储单元相对应，并且每条所述字线与各自对应的每行所述存储单元的所述控制栅极电连接。
4.如权利要求2所述的非易失性闪存存储器，其特征在于，每个所述扇区中，所述源线结构包括一条源线，所述源线与所述扇区中的所有的所述存储单元的所述第二源极区电连接。
5.如权利要求2所述的非易失性闪存存储器，其特征在于，所述控制晶体管还包括形成于所述第一阱区与所述控制栅极之间的第一浮栅极，所述选择晶体管还包括形成于所述第一阱区与所述选择栅极之间的第二浮栅极。
6.如权利要求1所述的非易失性闪存存储器，其特征在于，所述高压器件的所述第一源极区或所述第一漏极区与所述字线结构电连接以控制所述字线结构的电压。
7.如权利要求1所述的非易失性闪存存储器，其特征在于，所述扇区还包括第二阱区，所述第二阱区包围所述第一阱区，且所述第二阱区与所述第一阱区的导电类型不同。
8.如权利要求7所述的非易失性闪存存储器，其特征在于，所述高压器件还包括：
形成于所述外围区的所述衬底中且导电类型不同的第三阱区和第四阱区，所述第三阱区包围所述第四阱区，所述第四阱区包围所述第一掺杂区和所述第二掺杂区；
形成于所述外围区的所述衬底中的第三隔离结构和第四隔离结构，所述第三隔离结构自所述第一源极区远离所述高压栅极的一端延伸至所述第一掺杂区中、所述第三阱区中和所述第四阱区中，所述第四隔离结构自所述第一漏极区远离所述高压栅极的一端延伸至所述第二掺杂区中、所述第三阱区中和所述第四阱区中。
9.如权利要求8所述的非易失性闪存存储器，其特征在于，所述第一阱区的导电类型、所述第四阱区的导电类型、所述第一掺杂区的导电类型和所述第二掺杂区的导电类型均为N型，所述第二阱区的导电类型和所述第三阱区的导电类型均为P型，或者，所述第一阱区的导电类型、所述第四阱区的导电类型、所述第一掺杂区的导电类型和所述第二掺杂区的导电类型均为P型，所述第二阱区的导电类型和所述第三阱区的导电类型均为N型。
10.一种非易失性闪存存储器的擦除方法，其特征在于，包括：
提供如权利要求1~9中任一项所述的非易失性闪存存储器；
从所述非易失性闪存存储器的所有扇区中选择至少一个扇区，并对被选择的所述扇区执行擦除操作，其中，对被选择的所述扇区执行擦除操作的方法包括：
通过所述外围驱动单元，对每个扇区的第一阱区和源线结构施加第一电压，并对被选择的所述扇区的字线结构施加第二电压，以及对未被选择的所述扇区的字线结构施加第三电压，所述第一电压大于所述第二电压，所述二电压大于所述第三电压，并且所述第一电压与所述第三电压的压差小于所述高压器件的击穿电压，其中，所述第一电压为10.1V~11.1V，所述第二电压为-9.8V~-8V ，所述第三电压为9.1V~10.1V。
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