CN114020087A - 抑制电源干扰的偏置电压产生电路 - Google Patents

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Abstract

本申请公开了一种抑制电源干扰的偏置电压产生电路。该电路包括第一参考电流源电路、第二参考电流源电路、第一电阻、第二电阻、隔离晶体管M1和镜像电路；其中，第二参考电流源电路输出的电流值为m*Iref，第一参考电流源电路输出的电流值为Iref，m为大于1的数，流经镜像电路的第二端口的电流为流经镜像电路的第二端口的电流的k倍，第一电阻的阻值为第二电路的阻值的k倍，电压产生电路的电压输出端的电压Vout＝Vx+(m‑k)*R*Iref，其中，R为第二电阻的阻值，Vx为镜像电路的第一端口的电压，为固定电位。采用本申请公开的电压产生电路能够抑制来自电源干扰，同时通过调整m的值可以产生接近电源电压的偏置电压。

Description

抑制电源干扰的偏置电压产生电路
技术领域
本申请涉及电路领域，尤其涉及一种抑制电源干扰的偏置电压产生电路。
背景技术
电子电路中经常需要用到能够抑制来自供电电源的干扰的稳定的电压。常用的办法直接使用恒流电流源电路注入到一个(或多个串联的)PN结、一个(或者多个串联的)二极管接法的MOS(或者BJT)晶体管，在PN结(或者PN结串)两端、MOS(或者BJT)晶体管或者MOS(或者BJT)晶体管两端的电压的大小就只受注入的恒定电流大小控制，而不会受供电电源上干扰信号的影响。
但是这种方法产生的电压范围存在较大的局限：如果电源电压电平为VDD，恒流源上的压降为Vsrc，只能得到低于VDD-Vsrc的电压。通常，为了使恒流源的具有较强的抑制电源上干扰的能力，恒流源本身电压降Vsrc很大，例如采用共源共栅结构的PMOS电流源中，Vsrc就大体上等于两倍的PMOS管源漏极电压差。这就大大限制了传统的方法能够产生的电压的大小。
比如常用的使用恒流电流源电路注入到类二极管结构产生电压的方法如图1中的a图和b图所示。恒流源的输出电流为Iref，输出电压的上限受限于VDD-Vsrc。为了使恒流源的具有较强的抑制电源上干扰的能力，若使用cascode电流源结构，在这种情况下，Vsrc大小等于两个MOS晶体管的漏源电压之和，如图1中的c图所示，此时，输出的电压大小受限于VDD-VDS1-VDS2，输出电流为Iref。假设，VDD为1.8V，VDS1、VDS2大小通常在200～300mV，于是输出电压通常最高为1.2～1.4V。当需要得到更高的电压、譬如1.6V时，图1所示的电路就不能满足需求了。
发明内容
本申请实施例提供一种抑制电源干扰的偏置电压产生电路，能够抑制来自电源干扰，同时可以输出接近电源电压的电压。
第一方面，本申请实施例提供一种抑制电源干扰的偏置电压产生电路，包括：第一参考电流源电路、第二参考电流源电路、第一电阻、第二电阻、隔离晶体管M1和镜像电路；
其中，第一参考电流源电路的第一端口连接至电源VDD，第一参考电流源电路的第二端口连接至镜像电路的第一端口，第一电阻的两端分别连接至第一参考电流源电路的两端；第二参考电流源电路的第一端口连接至电源VDD，第二参考电流源电路的第二端口连接至镜像电路的第二端口，第二电阻的两端分别连接至电源VDD和隔离晶体管M1的第一端口，隔离晶体管M1的第二端口连接至偏置电压，比如电源VDD，隔离晶体管M1的第三端口连接至镜像电路的第二端口，镜像电路的第三端口接地，隔离晶体管M1的第三端口为偏置电压产生电路的电压输出端；
第二参考电流源电路输出的电流值为m*Iref，第一参考电流源电路输出的电流值为Iref，m为大于1的整数，流经镜像电路的第二端口的电流为流经镜像电路的第一端口的电流的k倍，第一电阻的阻值为第二电路的阻值的k倍，最简单的，当k＝1时，流经镜像电路的第二端口的电流与流经镜像电路的第一端口的电流相等，且第一电阻的阻值与第二电阻的阻值相等；
Vout电压与Vx电压之间的差值决定于流经第一电阻与第二电阻的电流差值。而这一电流差值由第一、第二参考电流源电路决定。容易推得电压Vout＝Vx+(m-k)*R*Iref，其中，R为第二电阻的阻值，Vx为镜像电路的第一端口的电压，为固定电位。
在此需要指出的是，隔离晶体管M1的第二端口连接至偏置电压的目的是使隔离晶体管M的第一端口和第三端口之间导通。该偏置电压不为本申请公开的偏置电压产生电路的输出电压。
可以看出，设定合适的m、k、R和Iref值，可使得偏置电压产生电路输出的电压接近电源电压VDD，从而使得输出电压的上限不受限于VDD-Vsrc。同时可以证明，电源干扰信号在Vout上产生的干扰电压一阶为零。于是实现了本申请的高电源抑制比电压产生电路。
在一个可行的实施例中，第一参考电流源电路包括第一恒流源，第二参考电流源电路包括第二恒流源；
其中，第一恒流源的正极和负极分别为第一参考电流源电路的第一端口和第二端口，第二恒流源的正极和负极分别为第二参考电流源电路的第一端口和第二端口。
在一个可行的实施例中，第一参考电流源电路包括MOS晶体管M2和MOS晶体管M3，第二参考电流源电路包括MOS晶体管M4和MOS晶体管M5；
其中，MOS晶体管M2的源极为第一参考电流源电路的第一端口，MOS晶体管M2的漏极连接至MOS晶体管M3的源极，MOS晶体管M3的漏极为第一参考电流源电路的第二端口；MOS晶体管M4的源极为第一参考电流源电路的第一端口，MOS晶体管M4的漏极连接至MOS晶体管M5的源极，MOS晶体管M5的漏极为第二参考电流源电路的第二端口。
其中，MOS晶体管M2、MOS晶体管M3、MOS晶体管M4和MOS晶体管M5均为P沟道MOS晶体管。
在一个可行的实施例中，隔离晶体管M1为MOS晶体管或者三极管；
当隔离晶体管M1为MOS晶体管时，隔离晶体管M1的第一端口、第二端口和第三端口分别为MOS晶体管的漏极、栅极和源极；其中，该MOS晶体管为N沟道MOS晶体管；
当隔离晶体管M1为三极管时，隔离晶体管M1的第一端口、第二端口和第三端口分别为三极管的集电极、基极和发射极。
也即是说，隔离晶体管M1可以是共栅极连接的MOS管，也可以是共基极连接的三极管(也称为Bipolar管)；隔离晶体管M1的低阻端(MOS管的源极或三极管的射极)连接至镜像电路的第二端口，隔离晶体管M1的高阻端(MOS管的漏极或三极管的集电极)连接至偏置电压产生电路的输出端。
在一个可行的实施例中，镜像电路的第三端口通过一个三极管或者多个串联的三极管接至低阻节点，或者镜像电路的第三端口通过一个MOS晶体管或者多个串联的MOS晶体管接至低阻节点。其中，该MOS晶体管为N沟道MOS晶体管。
其中，接至低阻节点可以为接地。
在一个可行的实施例中，镜像电路的第三端口通过一个三极管接至低阻节点，包括：
三极管的基极和集电极均连接至镜像电路的第三端口，三极管的发射极接至低阻节点。
在一个可行的实施例中，镜像电路的第三端口通过一个MOS晶体管接至低阻节点，包括：
MOS晶体管的栅极和漏极均连接至镜像电路的第三端口，三极管的源接至低阻节点。
在一个可行的实施例中，镜像电路包括三极管Q1和三极管Q2，
其中，三极管Q1的集电极和三极管Q2的集电极分别为镜像电路的第一端口和第二端口，三极管Q1的基极连接至三极管Q1的集电极，三极管Q1的发射极与三极管Q2的发射极连接，三极管Q1的发射极或三极管Q2的发射极为镜像电路的第三端口。
其中，三极管Q1与三极管Q2的尺寸相同，也就是三极管Q1与三极管Q2的各项参数相同或者相近。三极管Q1与三极管Q2均为NPN型三极管。
在一个可行的实施例中，镜像电路包括MOS晶体管M6和MOS晶体管M7，
其中，MOS晶体管M6的漏极和MOS晶体管M7的漏极分别为镜像电路的第一端口和第二端口，MOS晶体管M6的栅极连接至MOS晶体管M6的漏极，MOS晶体管M6的源极与MOS晶体管M7的源极连接，MOS晶体管M6的源极或MOS晶体管M7的源极为镜像电路的第三端口。
其中，MOS晶体管M6与MOS晶体管M7的尺寸相同，也就是MOS晶体管M6与MOS晶体管M7的各项参数相同或者相近。MOS晶体管M6和MOS晶体管M7均为N沟道MOS晶体管。
本申请的这些方面或其他方面在以下实施例的描述中会更加简明易懂。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的一种偏置电压产生电路的结构示意图；
图2为本申请实施例提供的一种CMOS工艺偏置电压产生电路的结构示意图；
图3为本申请实施例提供的一种BiCMOS工艺偏置电压产生电路的结构示意图；
图4为图3所示电路结构的工作原理示意图；
图5为本申请实施例提供的另一种偏置电压产生电路的结构示意图。
具体实施方式
以下参照附图进行详细说明。
参见图2，图2为本申请实施例提供的一种抑制电源干扰的偏置电压产生电路的结构示意图。如图2所示，该偏置电压产生电路包括第一参考电流源电路、第二参考电流源电路、第一电阻、第二电阻、隔离晶体管M1和镜像电路；
其中，第一参考电流源电路的第一端口连接至电源VDD，第一参考电流源电路的第二端口连接至镜像电路的第一端口，第一电阻的两端分别连接至第一参考电流源电路的两端；第二参考电流源电路的第一端口连接至电源VDD，第二参考电流源电路的第二端口连接至镜像电路的第二端口，第二电阻的两端分别连接至电源VDD和隔离晶体管M1的第一端口，隔离晶体管M1的第二端口连接偏置电压，隔离晶体管M1的第三端口连接至镜像电路的第二端口，镜像电路的第三端口接地，隔离晶体管M1的第一端口为偏置电压产生电路的电压输出端。
其中，第二参考电流源电路输出的电流I2为m*Iref，第一参考电流源电路输出的电流I1为Iref，m为大于1的整数，流经镜像电路的第二端口的电流为流经镜像电路的第一端口的电流的k倍，第一电阻的阻值为第二电路的阻值的k倍。最简单的，当k＝1时，流经镜像电路的第二端口的电流与流经镜像电路的第一端口的电流相等，且第一电阻的阻值与第二电阻的阻值相等。通过引入第一参考电流源电路和第二参考电流源电路输出恒定的不受供电电源干扰的电流，可以产生接近VDD的偏置电压，且该偏置电压可以抑制来自供电电源(即电源VDD)的干扰。
如图2所示，流过第一电阻R1的电流IR1为：
IR1＝(VDD-Vx)/R1
因此，流经镜像电路的第一端口的电流为：
Isub1＝Iref+(VDD-Vx)/R1
其中，Vx为节点X处的电压，且为固定电位，在一个示例中，如图2所示的电路，Vx＝Vbe+Vee，其中，Vbe为三极管Q1的基极和发射极的电压差，Vee为三极管Q1的发射极与地之间的电压差。流经第二电阻R2的电流IR2为：
IR2＝Isub2-m*Iref
由于流经镜像电路的第二端口的电流为流经镜像电路的第一端口的电流的k倍，且第一电阻的阻值是第二电阻的阻值的k倍，因此偏置电压产生电路的输出的电压为：
Vout＝VDD–R2*IR2＝VDD-R2*(k*Iref+(k*VDD-k*Vx)/R1-m*Iref)＝VX+(m-k)*R2*Iref
由上式可知，当m大于1时，可使得电产生电路的输出电压Vout高于Vx，偏置电压产生电路的输出电压Vout的大小由m，R2和Iref的取值决定。m所能取的最大值受到镜像电路输出电流的制约。当第二参考电流源的电流接近于镜像电路输出电流时，Vout值接近VDD。由此可见，电产生电路的输出电压Vout，可接近于电源VDD，而不像图1所示的传统方法的输出电压受限于电流源电压差或者晶体管漏源电压差。
在此需要指出的是，图2-图5中镜像电路中的标识“1:k”表示流经镜像电路的第二端口的电流为流经镜像电路的第一端口的电流的k倍。
在一个可行的实施例中，隔离晶体管M1为MOS晶体管或者三极管；
当隔离晶体管M1为MOS晶体管时，隔离晶体管M1的第一端口、第二端口和第三端口分别为MOS晶体管的漏极、栅极和源极；其中，该MOS晶体管为N沟道MOS晶体管；
当隔离晶体管M1为三极管时，隔离晶体管M1的第一端口、第二端口和第三端口分别为三极管的集电极、基极和发射极。
也即是说，隔离晶体管M1可以是共栅极连接的MOS管，也可以是共基极连接的三极管；隔离晶体管M1的低阻端(MOS管的源极或三极管的射极)连接至镜像电路的第二端口，隔离晶体管M1的高阻端(MOS管的漏极或三极管的集电极)连接至偏置电压产生电路的输出端。
下面解释说明图2所示的电路结构可以使得输出电压不受电源上干扰的影响。
如图4所示，在电源电压VDD上增加一个干扰源ΔVDD，相应地会产生电流ΔI1；由于第一参考电流源电路所在的支路为高阻支路，基本不受干扰源ΔVDD的影响；ΔIsub1＝ΔI1＝ΔVDD/R1；镜像电路将左侧电流ΔIsub1传递到节点Y处。在节点Y处，输出的电流为ΔIsub2＝k*ΔIsub1＝k*ΔI1，第二参考电流源电路所在支路为高阻支路，基本不受干扰源ΔVDD的影响，隔离晶体管M1的漏极是低阻节点，因此电流ΔIsub2可经隔离晶体管M1达到偏置电压产生电路的输出端口；在偏置电压产生电路的输出端口，干扰源ΔVDD经过第二电阻也会产生电流ΔI2，在偏置电压产生电路的输出端口AC接地的情况下，ΔI2＝ΔVDD/R2＝k*ΔI1，由于R1＝k*R2；这样，在偏置电压产生电路的输出端口处，k*ΔI1与ΔI2的恰恰能够互抵消。另外，干扰源ΔVDD也不会通过隔离晶体管M1的跨导在偏置电压产生电路的输出端口Vout处产生多少干扰电流，因为图4所示的镜像电路中的NPN三极管Q2或者图5所示的镜像电路中的MOS晶体管M7的高输出阻抗的负反馈作用将隔离晶体管M1的有效跨导大大减小了。由此，偏置电压产生电路的输出端口的电压Vout就基本不受电源上干扰源ΔVDD的影响。
需要说明的是，镜像电路是基于NPN三极管或者N沟道的MOS晶体管实现的。
在此需要指出的是，由于第一参考电压源电路和第二参考电压源电路所在的支路是高阻支路，基本不受干扰源ΔVDD的影响，因此在图3和图4所示的电路中，对于第一参考电压源电路和第二参考电压源电路所在的支路是高阻支路上未示意出干扰源ΔVDD。
在一个可行的实施例中，如图2-图4所示，第一参考电流源电路包括第一恒流源，第二参考电流源电路包括第二恒流源，其中，第一恒流源的正负极分别为第一参考电流源电路的第一端口和第二端口，第二恒流源的正负极分别为第二参考电流源电路的第一端口和第二端口。
在一个可行的实施例中，如图5所示，第一参考电流源电路包括MOS晶体管M2和MOS晶体管M3，第二参考电流源电路包括MOS晶体管M4和MOS晶体管M5；
其中，MOS晶体管M2的源极为第一参考电流源电路的第一端口，MOS晶体管M2的漏极连接至MOS晶体管M3的源极，MOS晶体管M3的漏极为第一参考电流源电路的第二端口；MOS晶体管M4的源极为第一参考电流源电路的第一端口，MOS晶体管M4的漏极连接至MOS晶体管M5的源极，MOS晶体管M5的漏极为第二参考电流源电路的第二端口。
其中，MOS晶体管M2、MOS晶体管M3、MOS晶体管M4和MOS晶体管M5均为P沟道MOS晶体管。
在此需要指出的是，在图5所示的偏置电压产生电路工作时，对于MOS晶体管M2、MOS晶体管M3、MOS晶体管M4、MOS晶体管M5，会在这些MOS晶体管的栅极施加电压，使得这些MOS晶体管的漏极和源极均处于导通状态。
在此需要指出的是，本申请的第一参考电流源电路和第二参考电流源电路的实现方式不限于本申请所公开的实现方式。
在一个可行的实施例中，镜像电路的第三端口通过一个三极管或者多个串联的三极管接地，或者镜像电路的第三端口通过一个MOS晶体管或者多个串联的MOS晶体管接地。其中，该MOS晶体管为N沟道MOS晶体管。
在一个可行的实施例中，如图3和图4所示，镜像电路的第三端口通过一个三极管Q3接地，包括：
三极管Q3的基极和集电极均连接至镜像电路的第三端口，三极管Q3的发射极接地。
在一个可行的实施例中，如图5所示，镜像电路的第三端口通过一个MOS晶体管M8接地，包括：
MOS晶体管M8的栅极和漏极均连接至镜像电路的第三端口，MOS晶体管M8的源极接地。
在一个可行的实施例中，如图2-图4所示镜像电路包括三极管Q1和三极管Q2，
其中，三极管Q1的集电极和三极管Q2的集电极分别为镜像电路的第一端口和第二端口，三极管Q1的基极连接至三极管Q1的集电极，三极管Q1的发射极与三极管Q2的发射极连接，三极管Q1的发射极或三极管Q2的发射极为镜像电路的第三端口。
其中，三极管Q1与三极管Q2的尺寸相同，也就是三极管Q1与三极管Q2的各项参数相同或者相近。三极管Q1与三极管Q2均为NPN型三极管。
在一个可行的实施例中，如图5所示，镜像电路包括MOS晶体管M6和MOS晶体管M7，
其中，MOS晶体管M6的漏极和MOS晶体管M7的漏极分别为镜像电路的第一端口和第二端口，MOS晶体管M6的栅极连接至MOS晶体管M6的漏极，MOS晶体管M6的源极与MOS晶体管M7的源极连接，MOS晶体管M6的源极或MOS晶体管M7的源极为镜像电路的第三端口。
其中，MOS晶体管M6与MOS晶体管M7的尺寸相同，也就是MOS晶体管M6与MOS晶体管M7的各项参数相同或者相近。MOS晶体管M6和MOS晶体管M7均为N沟道MOS晶体管。
在此需要指出的是，本申请的镜像电路的实现方式不限于本申请所公开的实现方式。
在此需要说明的是，对于本申请公开的不同的第一参考电流源的电路结构、不同的第二参考电流源的电路结构、不同的镜像电路的电路结构，及镜像电路不同的接地方式可以进行任意组合，以实现本申请公开的偏置电压产生电路，不限于图2-图5所公开的方式。
在此需要说明的是，本申请公开的偏置电压产生电路，可以应用于需要产生DC电压的电路，尤其是所需的电压与电源电压接近的场景。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (7)

1.一种抑制电源干扰的偏置电压产生电路，其特征在于，包括：第一参考电流源电路、第二参考电流源电路、第一电阻、第二电阻、隔离晶体管M1和镜像电路；
其中，所述第一参考电流源电路的第一端口连接至电源VDD，所述第一参考电流源电路的第二端口连接至所述镜像电路的第一端口，所述第一电阻的两端分别连接至所述第一参考电流源电路的两端；所述第二参考电流源电路的第一端口连接至所述电源VDD，所述第二参考电流源电路的第二端口连接至所述镜像电路的第二端口，所述第二电阻的两端分别连接至所述电源VDD和所述隔离晶体管M1的第一端口，所述隔离晶体管M1的第二端口连接至偏置电压，所述隔离晶体管M1的源极第三端口连接至所述镜像电路的第二端口，所述镜像电路的第三端口接地，所述隔离晶体管M1的第一端口为所述偏置电压产生电路的电压输出端；
所述第二参考电流源电路输出的电流值为m*Iref，所述第一参考电流源电路输出的电流值为Iref，所述m为大于1的数；流经所述镜像电路的第二端口的电流是流经所述镜像电路的第一端口的电流的k倍，所述第一电阻的阻值为第二电阻的阻值的k倍；所述k为大于0的数；
所述偏置电压产生电路的电压输出端的电压Vout＝Vx+(m-k)*R*Iref，其中，所述R为所述第二电阻的阻值，所述Vx为所述镜像电路的第一端口的电压。
2.根据权利要求1所述的偏置电压产生电路，其特征在于，所述第一参考电流源电路包括第一恒流源，所述第二参考电流源电路包括第二恒流源；
其中，所述第一恒流源的正极和负极分别为所述第一参考电流源电路的第一端口和第二端口，所述第二恒流源的正极和负极分别为所述第二参考电流源电路的第一端口和第二端口。
3.根据权利要求1所述的偏置电压产生电路，其特征在于，所述隔离晶体管M1为MOS晶体管或者三极管；
当所述隔离晶体管M1为MOS晶体管时，所述隔离晶体管M1的第一端口、第二端口和第三端口分别为MOS晶体管的漏极、栅极和源极；
当所述隔离晶体管M1为三极管时，所述隔离晶体管M1的第一端口、第二端口和第三端口分别为三极管的集电极、基极和发射极。
4.根据权利要求1-3任一项所述的偏置电压产生电路，其特征在于，所述镜像电路的第三端口接至低阻节点。
5.根据权利要求4所述的偏置电压产生电路，其特征在于，所述镜像电路的第三端口通过一个MOS晶体管接至低阻节点，包括：
所述MOS晶体管的栅极和漏极均连接至所述镜像电路的第三端口，所述三极管的源极接地。
6.根据权利要求1-5任一项所述的偏置电压产生电路，其特征在于，所述镜像电路包括三极管Q1和三极管Q2，
其中，所述三极管Q1的集电极和所述三极管Q2的集电极分别为所述镜像电路的第一端口和第二端口，所述三极管Q1的基极连接至所述三极管Q1的集电极，所述三极管Q1的发射极与所述三极管Q2的发射极连接，所述三极管Q1的发射极或所述三极管Q2的发射极为所述镜像电路的第三端口。
7.根据权利要求1-5任一项所述的偏置电压产生电路，其特征在于，所述镜像电路包括MOS晶体管M6和MOS晶体管M7，
其中，所述MOS晶体管M6的漏极和所述MOS晶体管M7的漏极分别为所述镜像电路的第一端口和第二端口，所述MOS晶体管M6的栅极连接至所述MOS晶体管M6的漏极，所述MOS晶体管M6的源极与所述MOS晶体管M7的源极连接，所述MOS晶体管M6的源极或所述MOS晶体管M7的源极为所述镜像电路的第三端口。
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