CN113949831A - 一种基于FPGA的接收开展频高速V-By-One信号的方法及装置 - Google Patents
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Abstract
本发明涉及一种基于FPGA的接收开展频高速V‑By‑One信号的方法及装置；方法，包括：获取经过重新过采样V‑By‑One输入的像素数据；进行数据位切割，得到切割数据及有效数据量；进行数据还原，得到还原数据；进行解码，以得到解码数据；进行字符对齐，得到字符对齐数据；进行数据解扰运算，得到解扰运算数据；进行解包、还原及重组，得到重组像素数据；进行分区重构，以得到分区显示数据；进行像素时钟还原，得到像素时钟信号；驱动像素数据及行场扫描信号输出封包编码，以得到HDMI2.1封包编码数据流；将封包编码数据流输出。本发明解决了无法正常接收开展频的高速信号的缺陷，大大扩宽了FPGA自身的应用范围。
Description
技术领域
本发明涉及接收开展频信号技术领域，尤其是指一种基于FPGA的接收开展频高速V-By-One信号的方法及装置。
背景技术
随着数字超高清视频图像显示的发展，目前LCD玻璃面板厂的物理分辨率已经大量进入8K/4K时代，进而主板与TCON之间的数据传输接口形式也从早期的miniLVDS发展成V-By-One。V-By-One最高传输速率可达3.75Gbps，采用不带随路时钟高速差分点对点传输方式，可有效的减少互连线数量和功耗并可依据实际的面板规格确定实际差分对数量(例如：4K@60Hz推荐使用8Lane传输，4K@120Hz推荐使用16Lane传输，8K@60Hz或者4K@240Hz推荐使用32Lane传输，8K@120Hz推荐使用64Lane传输)。消费类电子产品市场对EMI提出的严苛的要求，对于高速信号产生的电磁干扰通常会选择开展频(SSC)来减少辐射，这不仅加大了高速收发器(GTranseciver，下称GT)接收信号难度，市面上V-By-One接收方案中ASIC占了绝大部分应用场合，但一些场合暂未有完美的ASIC方案，如8K4K miniLED电视背光控制、混合多类型输入信号检测(如：V-By-One+miniLVDS+P2P等输入)以及一些特殊应用，而通用FPGA的高速收发器在正常CDR接收模式下，无法忍受Center(中心)模式±1％乃至更大展频范围，导致无法满足多种应用需求。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于FPGA的接收开展频高速V-By-One信号的方法及装置。
为了解决上述技术问题，本发明采用如下技术方案：
一种基于FPGA的接收开展频高速V-By-One信号的方法，包括以下步骤：
获取经过重新过采样V-By-One输入的像素数据；
对像素数据进行数据位切割，以得到切割数据及有效数据量；
对切割数据及有效数据量进行数据还原，以得到还原数据；
对还原数据进行解码，以得到解码数据；
对解码数据进行字符对齐，以得到字符对齐数据；
对字符对齐数据进行数据解扰运算，以得到解扰运算数据；
对解扰运算数据进行解包、还原及重组，以得到重组像素数据；
对重组像素数据进行分区重构，以得到分区显示数据；
对分区显示数据进行像素时钟还原，以得到像素时钟信号；
利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；
将封包编码数据流输出。
其进一步技术方案为：所述对像素数据进行数据位切割，以得到切割数据及有效数据量步骤中，对像素数据重新过采样，采样前将拉高V-By-One接口中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平。
其进一步技术方案为：所述对切割数据及有效数据量进行数据还原，以得到还原数据步骤中，对切割数据的序列做标记，每次标记为一次迭代还原的终止位置，标记符号为一次还原的终止位置点；当还原一次后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至有效数据量减为0，以得到还原数据。
其进一步技术方案为：所述对还原数据进行解码，以得到解码数据步骤中，对还原数据从高位向低位进行遍历，找到Comma码型并记录当前码型的位置，之后对还原数据进行移位校准，校准完毕后以Comma码为起始切割数据，按编码单位分组对还原数据进行切割对齐，然后对切割对齐后的还原数据进行解码，以得到解码数据。
其进一步技术方案为：所述对解码数据进行字符对齐，以得到字符对齐数据步骤中，对解码数据的数据字符通道进行对齐，使得每个通道字符类型一致，以得到字符对齐数据。
一种基于FPGA的接收开展频高速V-By-One信号的装置，包括获取单元，切割单元，还原单元，解码单元，对齐单元，解扰运算单元，重组单元，分区重构单元，像素时钟还原单元，封包编码单元及输出单元；
所述获取单元，用于获取经过重新过采样V-By-One输入的像素数据；
所述切割单元，用于对像素数据进行数据位切割，以得到切割数据及有效数据量；
所述还原单元，用于对切割数据及有效数据量进行数据还原，以得到还原数据；
所述解码单元，用于对还原数据进行解码，以得到解码数据；
所述对齐单元，用于对解码数据进行字符对齐，以得到字符对齐数据；
所述解扰运算单元，用于对字符对齐数据进行数据解扰运算，以得到解扰运算数据；
所述重组单元，用于对解扰运算数据进行解包、还原及重组，以得到重组像素数据；
所述分区重构单元，用于对重组像素数据进行分区重构，以得到分区显示数据；
所述像素时钟还原单元，用于对分区显示数据进行像素时钟还原，以得到像素时钟信号；
所述封包编码单元，用于利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；
所述输出单元，用于将封包编码数据流输出。
其进一步技术方案为：所述切割单元中，对像素数据重新过采样，采样前将拉高V-By-One接口中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平。
其进一步技术方案为：所述还原单元中，对切割数据的序列做标记，每次标记为一次迭代还原的终止位置，标记符号为一次还原的终止位置点；当还原一次后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至有效数据量减为0，以得到还原数据。
其进一步技术方案为：所述解码单元中，对还原数据从高位向低位进行遍历，找到Comma码型并记录当前码型的位置，之后对还原数据进行移位校准，校准完毕后以Comma码为起始切割数据，按编码单位分组对还原数据进行切割对齐，然后对切割对齐后的还原数据进行解码，以得到解码数据。
其进一步技术方案为：所述对齐单元中，对解码数据的数据字符通道进行对齐，使得每个通道字符类型一致，以得到字符对齐数据。
本发明与现有技术相比的有益效果是：解决了通用FPGA的高速收发器在正常CDR接收模式下，无法正常接收开展频的高速信号的缺陷，有效的扩宽了FPGA自身的应用范围。
下面结合附图和具体实施例对本发明作进一步描述。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于FPGA的接收开展频高速V-By-One信号的方法的流程示意图；
图2为本发明实施例提供的V-By-One数据传输以及交互过程示意图；
图3为本发明实施例提供的基于FPGA的接收开展频高速V-By-One信号的方法包含的过采样示意图；
图4为本发明实施例提供的V-By-One字节模式输出方法示意图；
图5为本发明实施例提供的基于FPGA的接收开展频高速V-By-One信号的方法的应用场景示意图一；
图6为本发明实施例提供的基于FPGA的接收开展频高速V-By-One信号的方法的应用场景示意图二；
图7为本发明实施例提供的基于FPGA的接收开展频高速V-By-One信号的方法的应用场景示意图三；
图8为本发明实施例提供的基于FPGA的接收开展频高速V-By-One信号的装置的应用场景示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
请参阅图1到图8所示的具体实施例，其中，请参阅图1至图7所示，本发明公开了一种基于FPGA的接收开展频高速V-By-One信号的方法，包括以下步骤：
S1，获取经过重新过采样V-By-One输入的像素数据；
其中，V-By-One输入的像素数据通过高速差分线点对点连接后经过GT接收器,设置GT接收器在预设倍率速率(实施例使用5倍速率采样)下用过采样技术将数据完整的接收下来。
S2，对像素数据进行数据位切割，以得到切割数据及有效数据量；
其中，对像素数据采样，采样前将拉高像素数据中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平，发送端就会在第一预设工作速率下持续发送CDRTraining码(原始8Bit码型数据对应数据0x4A)，上述CDRTraining码经过8B10B编码后，编码转成“0101010101”。获取到输入的训练码信号以后，通过在定时器计数获取到的训练码信号跳变的次数并计算得输入信号的第一预设工作速率，在本实施例中预设的第一工作速率约为2.97Gbps，实施例采用的是5倍过采样采集技术，即GT的接收线速率应是输入线速率的5倍进行采样接收前端数据。因此在计算出第一预设工作速率后动态配置GT速率等于5倍的第一工作速率。具体的控制LOCK_n和HPD_n信号实现过程初始化流程如图2所示。
其中，如图3所示的过采样还原原始Bit原理图，在还原数据的时候，合理的控制还原的误差范围，从而规避输入端开启SSC展频后带来的数据波动导致的采样误差。采样原理如图3所示,其中逻辑“1”的时间跨度为1个UI，逻辑“0”的时间跨度为2个UI。将通过GT采集得到的5倍数据放入数据缓存中，由于传输的数据经过8B10B的编码，因此连续最长的“0”或者“1”的个数为5，即理论上小于或等于25个连续的0或者1，考虑到采样误差可放宽至最大27个连续相同的过采样数据，因此逻辑内部定义从缓存的高位向低位进行逐步遍历，当发现过采样“01”或者“10”跳变沿后，将跳变沿后的所有缓存中的数据进行分割，同时记录下跳变沿在缓存中的位置即记录有效数据量L0。
S3，对切割数据及有效数据量进行数据还原，以得到还原数据；
其中，经过切割的数据以及相对应的有效数据量L0进行数据的还原。还原操作原理如下，如一组经过切割后的数据为[111110000000000000011111000000000011111111111]，首先对该数据序列在如下位置做标记，每次标记为一次迭代还原的终止位置，^标记符号为一次还原的终止位置点，即为[11111^00000000000000^111111^0000000000^11111111111],还原后对应原始位为[100010011]。具体还原方法如下，首先计数器进行计数，获取一次还原结点前连续“1”或“0”的数据量，对应还原原始Bit数据(若计数为连续的“0”的个数，则依据获取的个数还原传输的原始位“0”个数)，还原一次以后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至有效数据量Ln减为0。由于前端输入数据开启了SSC展频，本实施例中以SSCcenter展频模式设计，当SSC展频范围开至3％时并且数据经过8B10B编码后，此时的最大展频误差＝25Bit×0.03％，加上过采样期间的采样误差Δ(采样期间，采样点刚好落在数据跳变的沿上等情况)。设总误差为β(Bit)，则
β＝25Bit×0.03％+Δ (1)
经计算β≤+1.75Bit，因此在还原逻辑上，认定连续N+2个“1”或“0”还原为(N/5)位Bit原数据,例如连续27个“1”经过还原逻辑以后还原为5位连续“1”。由于数据进行过8B10B编码，因此保证了数据传输过程中0和1的翻转，因此还原的误差以及开展频误差并不会积累。记：当前次迭代连续“1”或“0”的个数为Lc，初始分割后连续“1”或“0”有效数据量为L0，初始已还原数据量为Y0＝0，那么还原逻辑数据关系如下所示，其中n取值范围为1至最大切割缓存数据量可能还原对应的原始位数量。
剩余有效数据量L:
Ln＝L(n-1)-Lc
当前还原数据量R:
当前已还原数量Y:
Yn＝Y(n-1)+R
其中Round(x)表示对x四舍五入取整数部分，根据所示关系，设定一次切割传输数据量最大为110Bit，因此还原逻辑中共计最大迭代n＝22次可将切割的数据完整还原。
S4，对还原数据进行解码，以得到解码数据；
其中，经过还原后的Bit数据，传输至8B10B解码，存放到数据缓存中并对缓存中的数据从高位向低位进行遍历，找到Comma码型并记录当前码型的位置，之后对缓存中的数据进行移位校准，校准完毕后以Comma码为起始切割数据，数据按照10Bit编码单位为组进行切割，保证输出数据为原始完整的10Bit编码单位的倍数，设GT接收的数据位宽为W,则该最小倍数M计算方式如下：
其中Ceil(x)函数表示大于等于x的最小整数，10表示一个8B10B编码后的数据长度，5表示5倍过采样，如W取40，则输出可取单个10Bit为输出单位，本实施例中W取80，还原bit后的解码过程中取2个10Bit为一个同步时钟处理单位。
本实施例设置的Comma码为K28.5，如下表所示，表中还包含V-By-One协议中使用到的K码数据。
| 码型 | 协议含义 | 其他用途 | 编码前8位数据 |
| K28.0 | BE_SR | ALN Training | 8'b000_11100(0x1C) |
| K28.1 | BS/SYNL | ALN Training | 8'b001_11100(0x3C) |
| K28.2 | BE | ALN Training | 8'b010_11100(0x5C) |
| K28.5 | SYNH | / | 8'b101_11100(0xBC) |
| D10.2 | / | CDR Training | 8'b010_01010(0x4A) |
其中，根据Comma码的位置并对齐数据输出后，将对齐后有效编码数据传至8B10B解码。在8B10B解码中对前一级对齐后的10Bit数据进行查表解码，解码后的原始数据对应Bit[7:0]，同时在解码后数据前加入K/D标记位(Bit[8])，以及数据误码标记位(Bit[9])。若解码出原始数据在8B10B编码表没有对应的码型时，将输出的Bit[9]数据位置1，其余信号均置为低，表示该编码数据有误。若数据为有效K码，数据Bit[7:0]为解码后数据值，Bit[8]置1，表示该编码数据为K码。若比对结果为D码后，数据Bit[7:0]为解码后数据值，Bit[9]和Bit[8]均置0，表示该编码数据为数据码。具体数据结构如下表所示：
S5，对解码数据进行字符对齐，以得到字符对齐数据；
其中，接收端多个通道线上传输以及收发器内部数据接收延迟差异导致可能存在字符错位，因此多条Lane数据经过8B10B解码后需要进行数据字符通道对齐。以三字节模式为例，正确解码完成后，数据流中将出现连续三个K码标记，下表中每个同步时钟处理两个字符可能出现的错位示意：
其中，字符对齐为一个闭环系统，可自动触发完成，其中队列1的深度设置为4，队列2的深度设置为8。字符对齐的步骤如下：
通道字符未对齐，拉低输出aligned信号，字符按顺序暂存到数据队列1中；
当队列1中字符数量达到4个，具有连续两个K码字符，丢去当前K码前所有D码字符并拉高输出aligned信号，否则丢去队列中最旧的两个字符，保证队列字符数量丢完后不大于2；
aligned信号输出高，每个时钟输出两个字符并存入对齐队列2；
所有的通道的对齐队列2字符数量都不小于2，从队列2中读取数据；
判断每个通道字符K/D类型是否一致；若是，输出对齐后的字符数据；若否，则返回执行“通道字符未对齐，拉低输出aligned信号，字符按顺序暂存到数据队列1中”。
S6，对字符对齐数据进行数据解扰运算，以得到解扰运算数据；
其中，对字符对齐数据进行解扰运算，数据解扰生成多项式为G(x)＝χ16+χ5+χ4+χ3+1，可利用LFSR(线性反馈移位寄存器)实现。首先当传输的数据中出现K码BE_SR时对LFSR进行复位，复位值为0xFFFF。其后每一个字节与之进行解扰的算子为扰码生成器的第8次计算的结果。解扰作用方式取生成器的结果的高8位数据，该8位数据高低位位置交换后，和当前数据字节按位异或并输出。即:
计算过程中算子遇到K码，则保持K码不变即不进行异或运算输出，LFSR保持运转流程继续生成结果。公式中Bit-swap函数表示括号中的二进制数据进行高位和低位依次交换操作，如8位二进制数则Bit7和Bit0交换，Bit6和Bit1交换，以此类推，而
表示二进制数对应位数异或运算，解扰码计算过程如下表所示：
其中，LFSR0表示BE-SR出现之前LFSR的输出结果，LFSRN表示BE-SR出现之后第N个周期时LFSR输出结果；K-code为K码标识符；DN表示BE-SR出现之后第N个有效字节数据，不包含K-code；本实施例中单个周期处理2个字符数据，BE-SR在两个处理字符任意位置需对不同可能性分支处理以完成2个字符数据同时解扰输出。
S7，对解扰运算数据进行解包、还原及重组，以得到重组像素数据；
其中，V-By-One协议数据封包格式如下表所示，FSBE、FSBS、及FSBP表示视频消隐区域，其中FSBS(消隐区域起始)/FSBE(消隐区域结束，包含一种特别功能的K码标记BE-SR)为需要插入K码位置，其均定义在消隐区域内，协议中规定了三种字节传输模式，分别为三字节(包含Byte0,Byte1,Byte2)、四字节(包含Byte0,Byte1,Byte2,Byte3)、五字节(包含Byte0,Byte1,Byte2,Byte3,Byte4)，BE-SR为消隐区域结束并复位扰码生成器，遵循每连续512个BE替换一次，即511个BE加1个BE-SR为一个循环周期，表中每一列等效一个完整的单位像素，协议解析完按照最大40位数据输出一个完整像素，三字节模式下取其低24位，四字节模式下取其低32位数据，五字节模式取其全部数据位，像素数据依据字节模式组合成常用的[R,G,B]或者[Y,Cb,Cr]排布格式。
其中，解扰完毕后的数据传输至协议解包。根据上表中数据封包格式可知，不同的字节传输模式对应的连续K码数量不同，三字节对应连续3个K码，四字节对应连续4个K码，五字节对应连续5个K码，依此特征可动态识别当前传输模式。这里以每个同步时钟处理两个字符为例，描述其像素还原过程。字符按顺序暂存到一个弹性数据队列中，当队列中字符数量达到6个并且K/D码标识符出现“001110(三字节偏移一个字符)”、“011110(四字节偏移一个字符)”或者“111110(五字节偏移一个字符)”表示当前数据字符和字节传输模式出现1个字节偏差，数据输出时考虑该字节模式的偏差或者类似通道字符同步的基本原理处理即出现上述表示符时丢去最低一个字符，队列中的数据整体下层一个字符单位，同时利用K码连续数量识别当前传输模式下所使用的字节模式，图4为四字节传输模式下存入弹性队列中出现一个字符偏差并按重组像素输出图形描述。
S8，对重组像素数据进行分区重构，以得到分区显示数据；
其中，协议规定了可以将图像按照区域划分分配到数据Lane上传输,先将多个通道的数据，称为数据分区。这里以常见的8Lane模式传输4K60Hz视频图像为例说明1分区和2分区的定义规则以及像素顺序重构过程，1分区即整个区域图像按照从左到右像素顺序依次映射到所有的数据Lane上，2分区即把整个区域图像水平分成2份并把数据Lane也分成2份，左半一份图像按照从左到右像素顺序分配到低一半的数据Lane上，右半一份图像按照从左到右像素顺序分配到高一半的数据Lane上，如下表1-2所示：
表1：4K分辨率1分区显示数据组成
| 1<sup>st</sup>Data | 2<sup>nd</sup>Data | N<sup>#</sup>Data | |||||
| Lane0 | 1 | 9 | 3833 | ||||
| Lane1 | 2 | 10 | 3834 | ||||
| Lane2 | 3 | 11 | 3835 | ||||
| Lane3 | 4 | 12 | 3836 | ||||
| Lane4 | 5 | 13 | 3837 | ||||
| Lane5 | 6 | 14 | 3838 | ||||
| Lane6 | 7 | 15 | 3839 | ||||
| Lane7 | 8 | 16 | 3840 |
表2：4K分辨率1分区显示数据组成
| 1<sup>st</sup>Data | 2<sup>nd</sup>Data | N<sup>#</sup>Data | |||||
| Lane0 | 1 | 5 | 1917 | ||||
| Lane1 | 2 | 6 | 1918 | ||||
| Lane2 | 3 | 7 | 1919 | ||||
| Lane3 | 4 | 8 | 1920 | ||||
| Lane4 | 1921 | 1925 | 3837 | ||||
| Lane5 | 1922 | 1926 | 3838 | ||||
| Lane6 | 1923 | 1927 | 3839 | ||||
| Lane7 | 1924 | 1928 | 3840 |
其中，为了和其他协议的视频扫描顺序统一，即保证整个完整图像从左到右、之上而下的扫描顺序，兼容4K分辨率1和2分区可切换则将数据拆分成2组，分别存放数据以及相关控制信号到各自FIFO缓存中，分组数量和分区数量一致，即如果支持1、2、4分区切换则将数据拆分为4组。依据4K分辨率1和2分区数据映射规则，将0～3Lane的数据FIFO_A中，将4～7Lane的数据存入FIFO_B中。假若为2分区输出模式，则依据FIFO中读出的行结束有效信号翻转两个FIFO的读使能信号，先读FIFO_A中的有效数据，当读出的数据中行结束有效位为高时，翻转读使能到FIFO_B，同理读出FIFO_B中的数据在行结束有效位为高时，翻转读使能到FIFO_A，依次类推直到一帧图像显示完成。如若输出为1分区输出模式，则交替切换两个FIFO的读使能信号，先读FIFO_A中的有效数据，下一个时钟切换到读FIFO_B中的有效数据，再下一个时钟切换到读FIFO_A中的有效数据，依次类推直到一帧图像显示完成。这样依据设置好的分区模式实现不同分区像素顺序重构，可实现完整图像帧的顺序存储并无缝自适应其他接口应用。
S9，对分区显示数据进行像素时钟还原，以得到像素时钟信号；
其中，恢复像素时钟，本实施例采用数据过采样的方式还原数据，因此实际还原Bit数和原始输入bit约为1比5的关系。这里设GT的速率为RGT(单位Gbps)，并行输出数据位宽为WGT(单位Bit)，编码效率E8B10B(该编码效率为0.8)，字节传输模式为Nbyte(3、4或者5)，像素时钟为Clockpixel(单位MHz)，像素时钟的计算方式可表达为：
还原后的像素数据有效信号实际为一种非周期信号,但用其作为使能信号驱动一个3位计数分频器,计数器的最高位可近视认为有抖动的周期信号，将该信号通过FPGA的管脚输出送入CP-PLL，CP-PLL输入输出时钟大小比值为1:8,时钟的输出通过FPGA的管脚送入内部，使用该时钟驱动像素平衡FIFO并读出使之连续输出Active Pixel和Blanking。
S10，利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；
S11，将封包编码数据流输出。
其中，封包编码数据流采用HDMI输出协议，HDMI输出协议同样沿用了传统的CRT栅格行列扫描的基本原理，即按照行同步从左到右，场同步之上而下的扫描顺序完成一帧完整视频图像的传输，本实施例中HDMI2.1最大输出支持48Gbps，支持V-By-One有效视频的带宽在HDMI最大传输带宽内实现视频数据流直通或通过DDR4存储器隔离输入输出时序已达到信号检测已经帧率匹配两种工作模式。
其中，如图5所示，直通模式一，经V-By-One协议解析后连续的有效像素及Blanking以及还原后的像素时钟驱动后端HDMI发送模块，该模式主要用于信号转换，优点是延迟低，缺点为V-By-One输入信号正常才能驱动HDMI正常输出。
其中，如图6所示，帧缓存模式二，经V-By-One协议解析后连续的有效像素按照帧存储结构写入到DDR4存储器中，驱动HDMI输出的像素时钟由本地产生，像素数据从DDR4存储器中取用。该模式也可用于信号转换，缺点是延迟稍大，优点为HDMI信号可一直正常输出，可在V-By-One异常时实现不息屏显示“异常提示”非常适合用于V-By-One接口信号测试，并且像素数据经过帧缓存可平衡输入输出帧率，在输出带宽不充分的情况下，满足分辨率不变降低帧率输出。
其中，如图7所示，FPGA设计方案框架，V-By-One高速差分线接入FPGA的高速收发器的输入引脚，HDMI2.1高速收发器的输出引脚输出，V-By-One最大可支持64Lane输入，HDMI2.1支持输出48Gbps FRL信号或者18Gbps TMDS信号，DDR4动态存储器用于平衡输入与输出帧率差异，CP-PLL用于去抖动和像素时钟恢复，该设计方案可用于接口转换或信号检测等场合。
本发明首先V-By-One输入的数据通过高速差分线点对点连接后经过GT接收器,设置GT接收器在预设倍率速率(实施例使用5倍速率采样)下用过采样技术将数据完整的接收下来，之后通过自主设计的还原逻辑，将源数据位完整还原，解8B10B编码，解V-By-One协议扰码以及像素/Blanking数据解析，最后将还原像素/Blanking数据打包成并转换成HDMI2.1封包格式、编码并通过GT发送输出。
其中，第一方面本发明提供一种对开启SSC功能的V-By-One输入信号进行过采样采集还原原始数据位的方法，且适应开展频范围为±3％，其包括拉高LOCK_n并拉低HPD_n信号；对输入训练码信号采样，根据所述时钟训练码(0101…0101…)信号确定输入信号的传输速率作为第一传输速率；控制GT进入第二预设工作速率下的过采样接收模式，其中所述第二预设工作速率为所述第一传输速率的预设倍数，本发明实例使用的预设倍数为输入速率的5倍；第二方面是针对于V-By-One协议中不同字节模式，不同数据分区的自适应数据还原；其包括根据动态检测传输数据中K码(8B10B中定义用于对齐或特殊功能的码型)个数确定输入V-By-One协议的字节模式，调整后端解数据包的逻辑，动态适应前端输入的字节模式；根据预设的数据传输分区模式，调整像素位置，还原原始视频数据格式；第三方面本发明支持8通道，16通道，32通道以及64通道的数据高速传输，可适配4K@60Hz、4K@120Hz、4K@240Hz、8K@60Hz、8K@120Hz等规格；第四方面支持将原V-By-One协议转换成标准HDMI2.1协议以及其它的P2P协议(如：CEDS、EPI、ISP、CSPI等)，该方法还适用于使用FPGA芯片接收如采用8B10B、8B9B、16B18B等编码方式并开启展频的传输协议。
本发明解决了通用FPGA的高速收发器在正常CDR接收模式下，无法正常接收的缺陷。
其中，如图8所示，本发明公开了一种基于FPGA的接收开展频高速V-By-One信号的装置，包括获取单元10，切割单元20，还原单元30，解码单元40，对齐单元50，解扰运算单元60，重组单元70，分区重构单元80，像素时钟还原单元90，封包编码单元100及输出单元110；
所述获取单元10，用于获取经过重新过采样V-By-One输入的像素数据；
所述切割单元20，用于对像素数据进行数据位切割，以得到切割数据及有效数据量；
所述还原单元30，用于对切割数据及有效数据量进行数据还原，以得到还原数据；
所述解码单元40，用于对还原数据进行解码，以得到解码数据；
所述对齐单元50，用于对解码数据进行字符对齐，以得到字符对齐数据；
所述解扰运算单元60，用于对字符对齐数据进行数据解扰运算，以得到解扰运算数据；
所述重组单元70，用于对解扰运算数据进行解包、还原及重组，以得到重组像素数据；
所述分区重构单元80，用于对重组像素数据进行分区重构，以得到分区显示数据；
所述像素时钟还原单元90，用于对分区显示数据进行像素时钟还原，以得到像素时钟信号；
所述封包编码单元100，用于利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；
所述输出单元110，用于将封包编码数据流输出。
其中，所述切割单元20中，对像素数据采样，采样前将拉高像素数据中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平。
其中，所述还原单元30中，对切割数据的序列做标记，每次标记为一次迭代还原的终止位置，标记符号为一次还原的终止位置点；当还原一次后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至有效数据量减为0，以得到还原数据。
其中，所述解码单元40中，对还原数据从高位向低位进行遍历，找到Comma码型并记录当前码型的位置，之后对还原数据进行移位校准，校准完毕后以Comma码为起始切割数据，按编码单位分组对还原数据进行切割对齐，然后对切割对齐后的还原数据进行解码，以得到解码数据。
其中，所述对齐单元50中，对解码数据的数据字符通道进行对齐，使得每个通道字符类型一致，以得到字符对齐数据。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。例如，各个模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个模块或组件可以结合或者可以集成到另一个装置，或一些特征可以忽略，或不执行。
本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本发明实施例装置中的模块可以根据实际需要进行合并、划分和删减。另外，在本发明各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以是两个或两个以上模块集成在一个模块中。
上述实施例为本发明较佳的实现方案，除此之外，本发明还可以其它方式实现，在不脱离本技术方案构思的前提下任何显而易见的替换均在本发明的保护范围之内。
Claims (10)
1.一种基于FPGA的接收开展频高速V-By-One信号的方法，其特征在于，包括以下步骤：
获取经过重新过采样V-By-One输入的像素数据；
对像素数据进行数据位切割，以得到切割数据及有效数据量；
对切割数据及有效数据量进行数据还原，以得到还原数据；
对还原数据进行解码，以得到解码数据；
对解码数据进行字符对齐，以得到字符对齐数据；
对字符对齐数据进行数据解扰运算，以得到解扰运算数据；
对解扰运算数据进行解包、还原及重组，以得到重组像素数据；
对重组像素数据进行分区重构，以得到分区显示数据；
对分区显示数据进行像素时钟还原，以得到像素时钟信号；
利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI 2.1封包编码数据流；
将封包编码数据流输出。
2.根据权利要求1所述的一种基于FPGA的接收开展频高速V-By-One信号的方法，其特征在于，所述对像素数据进行数据位切割，以得到切割数据及有效数据量步骤中，对像素数据重新过采样，采样前将拉高V-By-One接口中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平。
3.根据权利要求1所述的一种基于FPGA的接收开展频高速V-By-One信号的方法，其特征在于，所述对切割数据及有效数据量进行数据还原，以得到还原数据步骤中，对切割数据的序列做标记，每次标记为一次迭代还原的终止位置，标记符号为一次还原的终止位置点；当还原一次后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至有效数据量减为0，以得到还原数据。
4.根据权利要求1所述的一种基于FPGA的接收开展频高速V-By-One信号的方法，其特征在于，所述对还原数据进行解码，以得到解码数据步骤中，对还原数据从高位向低位进行遍历，找到Comma码型并记录当前码型的位置，之后对还原数据进行移位校准，校准完毕后以Comma码为起始切割数据，按编码单位分组对还原数据进行切割对齐，然后对切割对齐后的还原数据进行解码，以得到解码数据。
5.根据权利要求1所述的一种基于FPGA的接收开展频高速V-By-One信号的方法，其特征在于，所述对解码数据进行字符对齐，以得到字符对齐数据步骤中，对解码数据的数据字符通道进行对齐，使得每个通道字符类型一致，以得到字符对齐数据。
6.一种基于FPGA的接收开展频高速V-By-One信号的装置，其特征在于，包括获取单元，切割单元，还原单元，解码单元，对齐单元，解扰运算单元，重组单元，分区重构单元，像素时钟还原单元，封包编码单元及输出单元；
所述获取单元，用于获取经过重新过采样V-By-One输入的像素数据；
所述切割单元，用于对像素数据进行数据位切割，以得到切割数据及有效数据量；
所述还原单元，用于对切割数据及有效数据量进行数据还原，以得到还原数据；
所述解码单元，用于对还原数据进行解码，以得到解码数据；
所述对齐单元，用于对解码数据进行字符对齐，以得到字符对齐数据；
所述解扰运算单元，用于对字符对齐数据进行数据解扰运算，以得到解扰运算数据；
所述重组单元，用于对解扰运算数据进行解包、还原及重组，以得到重组像素数据；
所述分区重构单元，用于对重组像素数据进行分区重构，以得到分区显示数据；
所述像素时钟还原单元，用于对分区显示数据进行像素时钟还原，以得到像素时钟信号；
所述封包编码单元，用于利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；
所述输出单元，用于将封包编码数据流输出。
7.根据权利要求6所述的一种基于FPGA的接收开展频高速V-By-One信号的装置，其特征在于，所述切割单元中，对像素数据重新过采样，采样前将拉高V-By-One接口中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平。
8.根据权利要求6所述的一种基于FPGA的接收开展频高速V-By-One信号的装置，其特征在于，所述还原单元中，对切割数据的序列做标记，每次标记为一次迭代还原的终止位置，标记符号为一次还原的终止位置点；当还原一次后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至有效数据量减为0，以得到还原数据。
9.根据权利要求6所述的一种基于FPGA的接收开展频高速V-By-One信号的装置，其特征在于，所述解码单元中，对还原数据从高位向低位进行遍历，找到Comma码型并记录当前码型的位置，之后对还原数据进行移位校准，校准完毕后以Comma码为起始切割数据，按编码单位分组对还原数据进行切割对齐，然后对切割对齐后的还原数据进行解码，以得到解码数据。
10.根据权利要求6所述的一种基于FPGA的接收开展频高速V-By-One信号的装置，其特征在于，所述对齐单元中，对解码数据的数据字符通道进行对齐，使得每个通道字符类型一致，以得到字符对齐数据。
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