CN112866714A - 可实现eDP编码/解码/编解码的FPGA系统 - Google Patents

Abstract

本发明揭示了一种可实现eDP编码/解码/编解码的FPGA系统，所述系统包括编码组件及解码组件；所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块、串并转换模块及数据同步模块。本发明提出的可实现eDP编码/解码/编解码的FPGA系统，可直接降低控制板成本，降低故障率，提高灵活度。

Description

可实现eDP编码/解码/编解码的FPGA系统

技术领域

本发明属于电子信息技术领域，涉及一种FPGA系统，尤其涉及一种可实现eDP编码/解码/编解码的FPGA系统。

背景技术

eDP(数字系统嵌入式视频显示接口，embedded Display Port)显示屏控制器结构如图1所示，视频接口输入是eDP接口。eDP解码芯片从Doubly-terminated AC-coupleddifferential(双端交流耦合差分对)数据流解出相应的视频格式，包括有效数据信号de、行同步信号(hs)、场同步信号(vs)。

FPGA(Field Programmable Gate Array)接收并行的数据后进行处理，驱动显示屏显示。同时FPGA将并行的图像数据有效信号、行同步信号、场同步信号，输出给eDP编码器。eDP进行编码、以并转串方式传输到下一级的eDP显示屏控制器。这种结构需要专用的eDP编解码器，而且编码器和解码器与FPGA的接口总共需要的的管脚数最少为70pins，占用太多FPGA引脚资源，同时增加PCB(Printed Circuit Board)布局布线的难度。而且各个厂家都是推荐成对使用，4K分辨率的编解码器资源很少，导致在选择编解码芯片是有局限性。

有鉴于此，如今迫切需要设计一种新的FPGA系统，以便克服现有FPGA系统存在的上述至少部分缺陷。

发明内容

本发明提供一种可实现eDP编码/解码/编解码的FPGA系统，可直接降低控制板成本，降低故障率，提高灵活度。

为解决上述技术问题，根据本发明的一个方面，采用如下技术方案：

一种可实现eDP编解码的FPGA系统，所述系统包括编码组件及解码组件；

所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；

所述数据编码模块分别连接数据对齐模块和数据封包模块，所述数据对齐模块分别连接热插拔检测模块及数据封包模块；

所述热插拔检测模块用于检测是否有设备插入，当检测到设备时开始工作；

所述通道对齐模块用于对不同通道图像数据做同步处理，链路训练模块用于发送端和接收端之间握手保证数据以最优的方式传输，并转串模块用于将视频信号转换串行视频信号，数据封包模块将视频数据组帧；

开始进行链路训练对设备端根据需求进行寄存器配置，通过数据编码模块开始发送时钟恢复数据以及通道对齐数据，数据流经到数据对齐模块和数据封包模块；

使每条通道按照协议规定的格式发送至并串转换模块，完成链路训练；

所述数据编码模块将接收到的FPGA器件内部的并行视频数据和行、场同步信号转换串行数据信号，传输至下一级eDP显示屏控制器；

所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块、串并转换模块及数据同步模块；

所述数据接收模块分别连接时钟恢复模块、串并转换模块，所述串并转换模块连接通道对齐模块，所述串并转换模块连接数据解码模块；所述时钟恢复模块分别连接通道对齐模块、数据解码模块；

所述链路训练模块连接寄存器存储模块；

所述数据接收模块将接收到的视频数据流经时钟恢复模块、串并转换模块传输给通道对齐模块，检测时钟锁定；

链路训练模块通过辅助通道，配置寄存器存储模块相关功能，完成链路之间训练；通过对齐通道流经到数据解包模块，提取有效视频信号、视频属性、行同步信号、场同步信号；

将提取出来的视频信息经过上升沿对齐后发送至数据同步模块；由同步模块流经到到其他的图像处理模块。

一种可实现eDP解码的FPGA系统，所述系统包括解码组件，所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块及串并转换模块；

所述数据接收模块分别连接时钟恢复模块、串并转换模块，所述串并转换模块连接通道对齐模块，所述串并转换模块连接数据解码模块；所述时钟恢复模块分别连接通道对齐模块、数据解码模块；

所述数据接收模块将接收到的视频数据流经时钟恢复模块、串并转换模块传输给通道对齐模块，检测时钟锁定；

链路训练模块，通过辅助通道，配置寄存器存储模块相关功能，完成链路之间训练；通过对齐通道流经到数据解包模块，提取有效视频信号、视频属性、行同步信号、场同步信号；

将提取出来的视频信息经过上升沿对齐后发送至数据同步模块；由数据同步模块流经到到其他的图像处理模块。

一种可实现eDP编码的FPGA系统，所述系统包括编码组件，所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；

所述数据编码模块分别连接数据对齐模块和数据封包模块，所述数据对齐模块分别连接热插拔检测模块及数据封包模块；

所述热插拔检测模块用于检测是否有设备插入，当检测到设备时开始工作；

所述数据对齐模块用于对不同通道图像数据做同步处理，链路训练模块用于发送端和接收端之间握手保证数据以最优的方式传输，并转串模块用于将视频信号转换串行视频信号，数据封包模块将视频数据组帧；

开始进行链路训练对设备端根据目前需求进行寄存器配置，通过数据编码模块开始发送时钟恢复数据以及通道对齐数据，数据流经到数据对齐模块和数据封包模块；

使每条通道按照协议规定的格式发送至并串转换模块，完成链路训练；

所述数据编码模块将接收到的FPGA器件内部的并行视频数据和行、场同步信号转换串行数据信号，传输至下一级eDP显示屏控制器。

本发明的有益效果在于：本发明提出的可实现eDP编码/解码/编解码的FPGA系统，仅用FPGA中的逻辑资源、时钟资源、相对于原数字视频系统的eDP接口设备可直接减少一个解码芯片和编码芯片，直接降低了控制板成本。外接部件减少，使得故障概率降低，简化了PCB布线布局。可以通过调整编码器和解码器，通过修改寄存器内部配置可实现与多种其他型号的eDP编码芯片配合使用，解决不同厂家编解码芯片不匹配问题，同时可以灵活的集成不同视频接口模式。本发明可以解决eDP传输速率和本地接收速率不匹配问题。

附图说明

图1为现有数字系统的视频接口设备示意图。

图2为本发明一实施例中数字视频系统的数字接口设备示意图。

图3为本发明一实施例中可实现eDP解码组件的原理图。

图4为本发明一实施例中可实现eDP编码组件的原理图。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。

该部分的描述只针对几个典型的实施例，本发明并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本发明描述和保护的范围内。

说明书中的“连接”既包含直接连接，也包含间接连接。

本发明揭示了一种可实现eDP解码的FPGA系统，所述系统包括解码组件，图3为本发明一实施例中可实现eDP解码组件的原理图；请参阅图3，所述解码组件包括数据接收模块11、数据解码模块12、时钟恢复模块13、通道对齐模块14、链路训练模块15、寄存器存储模块16、串并转换模块17。所述数据接收模块11将接收到的视频数据流经时钟恢复模块13、串并转换模块17传输给通道对齐模块14，检测时钟锁定。链路训练模块15通过辅助通道配置寄存器存储模块相关功能，完成链路之间训练；通过对齐通道流经到数据解码模块12，提取有效视频信号、视频属性、行同步信号、场同步信号。将提取出来的视频信息经过上升沿对齐后发送至数据同步模块(图未示)；由数据同步模块流经到到其他的图像处理模块。

本发明揭示了一种可实现eDP编码的FPGA系统，所述系统包括编码组件，图4为本发明一实施例中可实现eDP编码组件的原理图；请参阅图4，所述编码组件包括热插拔检测模块21、数据编码模块22、数据对齐模块23、链路训练模块24、并转串模块25及数据封包模块26。

所述热插拔检测模块21用于检测是否有设备插入，当检测到设备时开始工作。所述数据对齐模块23用于对不同通道图像数据做同步处理，链路训练模块24用于发送端和接收端之间握手保证数据以最优的方式传输，并转串模块25用于将视频信号转换串行视频信号，数据封包模块26用于将视频数据组帧。

开始进行链路训练对设备端根据目前需求进行寄存器配置，通过数据编码模块22开始发送时钟恢复数据以及通道对齐数据，数据流经到数据对齐模块23和数据封包模块26。使每条通道按照协议规定的格式发送至并串转换模块25，完成链路训练。数据编码模块22将接收到的FPGA器件内部的并行视频数据和行、场同步信号转换串行数据信号，传输至下一级eDP显示屏控制器。

本发明还揭示一种可实现eDP编解码的FPGA系统，所述系统包括编码组件及解码组件；编码组件及解码组件的组成可参阅上述描述。

请参阅图2，本发明可实现eDP编解码的FPGA组件IP，加入到FPGA应用设计文件中，可实现eDP编解码组件，实现对输入的eDP视频信号进行编码，解析出并行的图像及行、场同步信号给FPGA内部其他图像处理模块使用。eDP编码器则对并行的图像数据及行、场同步信号给进行编码，并输出eDP视频信号至FPGA外部。eDP解码器和编码器仅利用FPGA的内部逻辑资源、时钟资源、在FPGA内部实现。如图3所示，该解码器包括数据接收模块、数据解码模块、时钟恢复模块、数据对齐模块、链路训练模块、寄存器存储模块、串并转换模块、数据同步模块。

时钟恢复模块在恢复时钟时通过串并转换模块，解析到接收到的数据根据发送数据的个数以及规定的参数值通过链路时钟恢复成像素时钟，并且调整时钟相位令时钟的上升沿位于差分信号的眼图的中心位置，当参考时钟质量变差，相位发生改变。这种方式能够解决传输质量不佳时，图像出现噪点问题。

通道对齐模块将来自4个不同通道的图象数据进行对齐处理，每个时钟上升沿采集数据，当解析到BE(Blank end)消隐区结束时开始采样，这样解决像素不同步问题。

寄存器存储模块存储eDP内部信息，提供辅助通道链路训练的功能，该寄存器内部配置的数据，表示发送端最优的发送模式。以便更高效的接收视频数据。

数据解码模块解析4条通道数据，提取有效数据，以及行、场同步信号以及有效信号，并将链路时钟域上的视频数据映射到像素时钟域上，内部使用fifo进行跨时钟处理，解决速率不匹配的问题。

数据同步模块将提取到视频信号以及控制信号，传送至其他视频处理模块，也可以传输至其他视频接口。

数据编码模块实现信号传输过程中的支流平衡(DC)根据信号de、hs、vs插入必要的控制信号，并在此过程同时对数据进行映射，从像素时钟域映射到链路时钟域。

eDP发送模块通过吉比特高速接口产生差分串行数据，输出至下一级eDP控制器，如图4发送模块即吉比特高速接口，由并串转换模块、数据编码模块8bit转10bit组成。如此设计，视频接口少了一个解码芯片和一个编码芯片，直接降低了控制板的成本，降低了出故障的概率，简化了PCB(Printed Circuit Board)的布局布线。通过调整编码器、解码器内部的寄存器参数配置，该编码器和解码器可与多种其他型号的eDP编解码芯片配合使用，解决了不同厂家编解码芯片不匹配问题。上述各实施可在不脱离本发明的范围加以若干变化，故以上说明包含及附图中所示的结构应视为例示性，而非用以限制本发明的申请专利范围。

综上所述，本发明提出的可实现eDP编码/解码/编解码的FPGA系统，仅用FPGA中的逻辑资源、时钟资源、相对于原数字视频系统的eDP接口设备可直接减少一个解码芯片和编码芯片，直接降低了控制板成本。外接部件减少，使得故障概率降低，简化了PCB布线布局。可以通过调整编码器和解码器，通过修改寄存器内部配置可实现与多种其他型号的eDP编码芯片配合使用，解决不同厂家编解码芯片不匹配问题，同时可以灵活的集成不同视频接口模式。本发明可以解决eDP传输速率和本地接收速率不匹配问题。

需要注意的是，本申请可在软件和/或软件与硬件的组合体中被实施；例如，可采用专用集成电路(ASIC)、通用目的计算机或任何其他类似硬件设备来实现。在一些实施例中，本申请的软件程序可以通过处理器执行以实现上文步骤或功能。同样地，本申请的软件程序(包括相关的数据结构)可以被存储到计算机可读记录介质中；例如，RAM存储器，磁或光驱动器或软磁盘及类似设备。另外，本申请的一些步骤或功能可采用硬件来实现；例如，作为与处理器配合从而执行各个步骤或功能的电路。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。实施例中所涉及的效果或优点可因多种因素干扰而可能不能在实施例中体现，对于效果或优点的描述不用于对实施例进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (3)

1.一种可实现eDP编解码的FPGA系统，其特征在于，所述系统包括编码组件及解码组件；

所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；

所述数据编码模块分别连接数据对齐模块和数据封包模块，所述数据对齐模块分别连接热插拔检测模块及数据封包模块；

所述热插拔检测模块用于检测是否有设备插入，当检测到设备时开始工作；

开始进行链路训练对设备端根据需求进行寄存器配置，通过数据编码模块开始发送时钟恢复数据以及通道对齐数据，数据流经到数据对齐模块和数据封包模块；

所述数据对齐模块用于对不同通道图像数据做同步处理，链路训练模块用于发送端和接收端之间握手保证数据以最优的方式传输，并转串模块用于将视频信号转换串行视频信号，数据封包模块用于将视频数据组帧；

使每条通道按照协议规定的格式发送至并串转换模块，完成链路训练；

所述数据编码模块将接收到的FPGA器件内部的并行视频数据和行、场同步信号转换串行数据信号，传输至下一级eDP显示屏控制器；

所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块、串并转换模块；

所述数据接收模块分别连接时钟恢复模块、串并转换模块，所述串并转换模块连接通道对齐模块，所述串并转换模块连接数据解码模块；所述时钟恢复模块分别连接通道对齐模块、数据解码模块；

所述链路训练模块连接寄存器存储模块；

所述数据接收模块将接收到的视频数据流经时钟恢复模块、串并转换模块传输给通道对齐模块，检测时钟锁定；

链路训练模块通过辅助通道，配置寄存器存储模块相关功能，完成链路之间训练；通过对齐通道流经到数据解包模块，提取有效视频信号、视频属性、行同步信号、场同步信号；

将提取出来的视频信息经过上升沿对齐后发送至数据同步模块；由数据同步模块流经到到其他的图像处理模块。

2.一种可实现eDP解码的FPGA系统，其特征在于，所述系统包括解码组件，所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块及串并转换模块；

所述数据接收模块分别连接时钟恢复模块、串并转换模块，所述串并转换模块连接通道对齐模块，所述串并转换模块连接数据解码模块；所述时钟恢复模块分别连接通道对齐模块、数据解码模块；

所述数据接收模块将接收到的视频数据流经时钟恢复模块、串并转换模块传输给通道对齐模块，检测时钟锁定；

链路训练模块通过辅助通道，配置寄存器存储模块相关功能，完成链路之间训练；通过对齐通道流经到数据解包模块，提取有效视频信号、视频属性、行同步信号、场同步信号；

将提取出来的视频信息经过上升沿对齐后发送至数据同步模块；由数据同步模块流经到到其他的图像处理模块。

3.一种可实现eDP编码的FPGA系统，其特征在于，所述系统包括编码组件，所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；

所述数据编码模块分别连接数据对齐模块和数据封包模块，所述数据对齐模块分别连接热插拔检测模块及数据封包模块；

所述热插拔检测模块用于检测是否有设备插入，当检测到设备时开始工作；

所述通道对齐模块用于对不同通道图像数据做同步处理，链路训练模块用于发送端和接收端之间握手保证数据以最优的方式传输，并转串模块用于将视频信号转换串行视频信号，数据封包模块用于将视频数据组帧；

开始进行链路训练对设备端根据目前需求进行寄存器配置，通过数据编码模块开始发送时钟恢复数据以及通道对齐数据，数据流经到数据对齐模块和数据封包模块；

使每条通道按照协议规定的格式发送至并串转换模块，完成链路训练；

编码模块将接收到的FPGA器件内部的并行视频数据和行、场同步信号转换串行数据信号，传输至下一级eDP显示屏控制器。

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