JP2017005513A - 画像データ受信装置 - Google Patents

Abstract

【課題】一つの実施形態は、画像データにより得られる画像の画質を向上できる画像データ受信装置を提供することを目的とする。【解決手段】一つの実施形態によれば、Ｋを２以上の整数とするとき、１番目からＫ番目のレーン再生回路と、１番目からＫ番目のタイミング調整回路と、１番目からＫ番目のレーン再生出力と、１番目から（Ｋ−１）番目のセレクタとを有する画像データ受信装置が提供される。ＮをＫより小さい正の整数とし、ｎを正の整数とするとき、Ｎ番目のレーン再生回路は、ｎ番目の画素のデータを伝送する。（Ｎ＋１）番目のレーン再生回路は、ｎ番目の画素に隣接する（ｎ＋１）番目の画素のデータを伝送する。Ｎ番目のセレクタは、Ｎ番目のタイミング調整回路の出力端子と（Ｎ＋１）番目のタイミング調整回路の出力端子とのいずれか一方を（Ｎ＋１）番目のレーン再生出力に電気的に接続可能である。【選択図】図２

Description

本実施形態は、画像データ受信装置に関する。

画像データ受信装置は、画像データを受信して後段の画像処理回路へ転送する。このとき、画像データにより得られる画像の画質を向上させることが望まれる。

特許第５６７２９３２号公報

一つの実施形態は、画像データにより得られる画像の画質を向上できる画像データ受信装置を提供することを目的とする。

一つの実施形態によれば、Ｋを２以上の整数とするとき、１番目からＫ番目のレーン再生回路と、１番目からＫ番目のタイミング調整回路と、１番目からＫ番目のレーン再生出力と、１番目から（Ｋ−１）番目のセレクタとを有する画像データ受信装置が提供される。ＮをＫより小さい正の整数とし、ｎを正の整数とするとき、Ｎ番目のレーン再生回路は、ｎ番目の画素のデータを伝送する。（Ｎ＋１）番目のレーン再生回路は、ｎ番目の画素に隣接する（ｎ＋１）番目の画素のデータを伝送する。Ｎ番目のタイミング調整回路は、Ｎ番目のレーン再生回路が電気的に接続された入力端子を有する。（Ｎ＋１）番目のタイミング調整回路は、（Ｎ＋１）番目のレーン再生回路が電気的に接続された入力端子を有する。Ｎ番目のレーン再生出力は、Ｎ番目のタイミング調整回路の出力端子に電気的に接続可能である。Ｎ番目のセレクタは、Ｎ番目のタイミング調整回路の出力端子と（Ｎ＋１）番目のタイミング調整回路の出力端子とのいずれか一方を（Ｎ＋１）番目のレーン再生出力に電気的に接続可能である。

第１の実施形態にかかる画像データ受信装置を適用した通信システムの構成を示す図。 第１の実施形態にかかる画像データ受信装置の構成を示す図。 第１の実施形態におけるフレーム画像のデータの構成を示す図。 第１の実施形態におけるフレーム画像のデータの伝送方式を示す図。 第１の実施形態における画素データの階調値の分布を示す図。 第１の実施形態における画素データの置換処理を示す図。 第２の実施形態にかかる画像データ受信装置の構成を示す図。 第３の実施形態にかかる画像データ受信装置の構成を示す図。 第３の実施形態における画素データの置換処理を示す図。 第４の実施形態にかかる画像データ受信装置の構成を示す図。

以下に添付図面を参照して、実施形態にかかる画像データ受信装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる画像データ受信装置１について説明する。図１は、画像データ受信装置１が適用された通信システム１００の構成を示す図である。図２は、画像データ受信装置１における受信処理回路１０の構成を示す図である。

画像データ受信装置１は、例えば、図１に示す通信システム１００に適用される。通信システム１００において、画像データ受信装置１は、通信線（通信ケーブル）１０１を介して画像データ送信装置１０２に接続されている。画像データ受信装置１は、通信線１０１を介して画像データ送信装置１０２から画像データを受信可能に構成されている。

このとき、画像データ送信装置１０２における送信処理に使用するクロックの周波数を高周波数化（高クロック化）しすぎると、通信線１０１の物理的・電気的な特性により、画像データ受信装置１における受信処理が波形の歪みの影響を受けやすくなる。例えば、画像データ受信装置１において、送信処理の高クロック化に対応して受信処理の高クロック化を行うと、受信された信号の波形が歪んだ場合に受信処理にエラーが発生することなどにより、ビット誤りの発生率が許容範囲を超えて高くなる可能性がある。一方、画像データ受信装置１が実装される装置（例えば、テレビジョン装置）の要求により、画像データの転送レートを要求値以上にする必要がある。

第１の実施形態では、送受信処理の高クロック化を抑制しながら画像データの転送レートを要求値以上にするために、画像データ送信装置１０２及び画像データ受信装置１の間を複数の通信線１０１で接続する。例えば、画像データ受信装置１は、複数の画素データを含む画像データを画素データ単位で複数伝送できるシリアルインターフェース規格に従った受信装置として構成されている。シリアルインターフェース規格は、例えば、Ｖ−ｂｙ−Ｏｎｅ（登録商標）規格、又はＶ−ｂｙ−Ｏｎｅ ＨＳ（登録商標）規格を含む。画像データ受信装置１は、シリアルインターフェース規格に従い、送信装置（図示せず）との間で複数対の通信線１０１経由で接続されている。例えば、画像データ受信装置１は、画像データ送信装置１０２との間で４対の通信線（１０１−０ｎ，１０１−０ｒ），（１０１−１ｎ，１０１−１ｒ），（１０１−２ｎ，１０１−２ｒ），（１０１−３ｎ，１０１−３ｒ）経由で接続されている。各対の通信線（１０１−０ｎ，１０１−０ｒ）〜（１０１−３ｎ，１０１−３ｒ）は、差動信号を伝送する。複数対の通信線（１０１−０ｎ，１０１−０ｒ）〜（１０１−３ｎ，１０１−３ｒ）経由で複数の差動信号を複数の受信インターフェース２−０〜２−３で受信する。各受信インターフェース２−０〜２−３は、差動信号からシングルエンド信号（シリアルデータ）を生成し、生成されたシリアルデータを、受信処理回路１０における対応するレーンＬＮ−０〜ＬＮ−３へ供給する。

図２に示すように、受信処理回路１０は、複数対の通信線１０１−０ｎ，１０１−０ｒ〜１０１−３ｎ，１０１−３ｒに対応した複数のレーンＬＮ−０〜ＬＮ−３を有している。また、受信処理回路１０では、デスキュー（Ｄｅ−Ｓｋｅｗ）回路１６が設けられている。

各レーンＬＮ−０〜ＬＮ−３は、レーン再生回路１２−０〜１２−３、タイミング調整回路１３−０〜１３−３、及びレーン再生出力１５−０〜１５−３を有する。タイミング調整回路１３−０〜１３−３は、レーン再生回路１２−０〜１２−３とレーン再生出力１５−０〜１５−３との間に電気的に接続されている。デスキュー回路１６は、基準選択回路１４及び複数のタイミング調整回路１３−０〜１３−３を有する。複数のタイミング調整回路１３−０〜１３−３は、複数のレーンＬＮ−０〜ＬＮ−３とデスキュー回路１６とにより共有されている。

シリアルインターフェース規格（例えば、Ｖ−ｂｙ−ＯｎｅＨＳ規格）では、受信側において、複数のレーンを用いてフレーム画像ＩＭのデータを画素単位で分割伝送できる。例えば、図３及び図４に示すように、画素単位のデータを各レーンＬＮ−０〜ＬＮ−３に割り当て、複数のレーンＬＮ−０〜ＬＮ−３で並行して画素データを転送できる（図４参照）。図３は、フレーム画像ＩＭの構成を示す図である。図４は、フレーム画像ＩＭのデータの伝送方式を示す図である。画素単位の画素データは、第１の色（例えば、赤（Ｒ））の階調情報と第２の色（例えば、緑（Ｇ））の階調情報と第３の色（例えば、青（Ｂ））の階調情報とを含む。

例えば、フレーム画像ＩＭが１２ライン×２０列の２４０画素で構成されている場合、１ライン目における左側の列から４列単位で順に画素データが各レーンＬＮ−０〜ＬＮ−３に割り当られ、複数のレーンＬＮ−０〜ＬＮ−３（図２参照）で並行して画素データが転送される。図４に示すように、期間ＴＰ１において、画素データＰｉｘｅｌ１がレーンＬＮ−０で伝送され、画素データＰｉｘｅｌ２がレーンＬＮ−１で伝送され、画素データＰｉｘｅｌ３がレーンＬＮ−２で伝送され、画素データＰｉｘｅｌ４がレーンＬＮ−３で伝送される。期間ＴＰ２において、画素データＰｉｘｅｌ５がレーンＬＮ−０で伝送され、画素データＰｉｘｅｌ６がレーンＬＮ−１で伝送され、画素データＰｉｘｅｌ７がレーンＬＮ−２で伝送され、画素データＰｉｘｅｌ８がレーンＬＮ−３で伝送される。期間ＴＰ３において、画素データＰｉｘｅｌ９がレーンＬＮ−０で伝送され、画素データＰｉｘｅｌ１０がレーンＬＮ−１で伝送され、画素データＰｉｘｅｌ１１がレーンＬＮ−２で伝送され、画素データＰｉｘｅｌ１２がレーンＬＮ−３で伝送される。期間ＴＰ４において、画素データＰｉｘｅｌ１３がレーンＬＮ−０で伝送され、画素データＰｉｘｅｌ１４がレーンＬＮ−１で伝送され、画素データＰｉｘｅｌ１５がレーンＬＮ−２で伝送され、画素データＰｉｘｅｌ１６がレーンＬＮ−３で伝送される。期間ＴＰ５において、画素データＰｉｘｅｌ１７がレーンＬＮ−０で伝送され、画素データＰｉｘｅｌ１８がレーンＬＮ−１で伝送され、画素データＰｉｘｅｌ１９がレーンＬＮ−２で伝送され、画素データＰｉｘｅｌ２０がレーンＬＮ−３で伝送される。

１ライン目の伝送が完了すると、２ライン目の伝送が行われる。以下、同様にして、１２ライン目の伝送が完了すると、フレーム画像ＩＭにおける全画素データの伝送が完了する。

次に、各レーンＬＮ及びデスキュー回路１６のさらに詳細な構成について図２を用いて説明する。

レーンＬＮ−０において、レーン再生回路１２−０は、受信インターフェース２−０とタイミング調整回路１３−０の入力端子との間に電気的に接続されている。レーン再生回路１２−０は、クロック・データ・リカバリ回路（ＣＤＲ回路）１２ａ、シリアル／パラレル変換回路（Ｓ／Ｐ回路）１２ｂ、ワード・アライン回路（ＷＡ回路）１２ｃ、８Ｂ１０Ｂデコード回路（１０ｂ／８ｂ回路）１２ｄ、Ｋコード検出回路（ＫＣＤ回路）１２ｅ、スクランブルデコード回路（ＳＤ回路）１２ｆ、データＵｎＰａｃｋ回路（ＵｎＰａｃｋ回路）１２ｇを有する。

ＣＤＲ回路１２ａは、受信インターフェース２−０からシリアルデータ（画素データ）を受ける。シリアルデータは、画像データ送信装置１０２により送信時に所定の変換テーブルに従って８Ｂ／１０Ｂ変換されており、データにクロックが重畳されている。すなわち、シリアルデータでは、Ｌレベル及びＨレベルとなる期間が送信処理のクロックで４クロック以下になるように変換されることにより、クロックが埋め込まれている。ＣＤＲ回路１２ａは、シリアルデータにおけるパルスのエッジを用いて、シリアルデータに埋め込まれたクロックを復元する。

例えば、ＣＤＲ回路１２ａは、ＰＬＬを有し、ＰＬＬを用いてシリアルデータからクロックを復元する。ＣＤＲ回路１２ａは、シリアルデータにおけるパルスのエッジに基づいて、シリアルデータの位相を検出する。ＣＤＲ回路１２ａは、シリアルデータの位相と内部クロックの位相とを位相比較器で比較し、位相比較器の比較結果に応じて制御信号を生成する。ＣＤＲ回路１２ａは、生成された制御信号でＶＣＯを発振させてクロックを生成し、生成されたクロックを出力するとともに分周して内部クロックとして位相比較器へフィードバックする。

例えば、ＣＤＲ回路１２ａは、シリアル用のクロック、パラレル用のクロック、アンパック（ＵｎＰａｃｋ）用のクロックを生成（復元）する。パラレル用のクロックは、パラレルデータのビット幅（例えば、１０ビット幅）に対応して、シリアル用のクロックが１０分周されたクロックである。パラレルデータのビット幅は、１ワードに相当するビット数に決められている。アンパック用のクロックは、１画素データのバイト数（例えば、３バイト）に対応して、パラレル用のクロックが３分周されたクロックである。

ＣＤＲ回路１２ａは、シリアル用のクロックでシリアルデータをラッチした後、シリアルデータをＳ／Ｐ回路１２ｂへ転送する。それとともに、ＣＤＲ回路１２ａは、シリアル用のクロック及びパラレル用のクロックをＳ／Ｐ回路１２ｂへ供給し、パラレル用のクロックをＷＡ回路１２ｃ、８Ｂ／１０Ｂ回路１２ｄ、ＫＣＤ回路１２ｅ、ＳＤ回路１２ｆへ供給し、パラレル用のクロック及びアンパック用のクロックをＵｎＰａｃｋ回路１２ｇへ供給する。

Ｓ／Ｐ回路１２ｂは、シリアル用のクロック、パラレル用のクロック、及びシリアルデータをＣＤＲ回路１２ａから受ける。Ｓ／Ｐ回路１２ｂは、シリアル用のクロック及びパラレル用のクロックを用いて、シリアルデータ（１ビット幅）を１０ビット幅のパラレルデータに変換する。１０ビットは、１ワードに相当するビット数である。例えば、Ｓ／Ｐ回路１２ｂは、シフトレジスタ及びパラレル用ラッチ回路を有し、シリアル用のクロックに同期してシリアルデータをシフトレジスタに取り込み、パラレル用のクロックに同期してシフトレジスタの各段の出力をパラレル用ラッチ回路にラッチすることでパラレルデータに変換する。

ＷＡ回路１２ｃは、パラレルデータをＳ／Ｐ回路１２ｂから受ける。パラレルデータではワードの境界が失われているので、ＷＡ回路１２ｃは、パラレル用のクロックと予め定義されたアライメント用のビットパターンとを用いて、ワードのアラインを行い、ワードの境界のビット位置を復元する。ＷＡ回路１２ｃは、パラレルデータのビット幅（例えば、１０ビット幅）のうちワードの境界となるビット位置を復元する。例えば、ＷＡ回路１２ｃは、ワードの境界がパラレルデータのビット幅のＬＳＢ又はＭＳＢになるようにデータのビットをシフトさせることができる。

１０ｂ／８ｂ回路１２ｄは、復元されたワード単位のデータ、すなわち１０ビットのデータをＷＡ回路１２ｃから受ける。１０ｂ／８ｂ回路１２ｄは、パラレル用のクロックと送信時に８Ｂ／１０Ｂ変換に用いられたものと同じ所定の変換テーブルとを用いて、１０ビットのデータを「８ビットのデータ」＋「１ビットのコントロールコード識別子」にデコードする。

ＫＣＤ回路１２ｅは、「８ビットのデータ」＋「１ビットのコントロールコード識別子」を１０ｂ／８ｂ回路１２ｄから受ける。ＫＣＤ回路１２ｅは、パラレル用のクロックと「１ビットのコントロールコード識別子」とを用いて、デコードされた「８ビットのデータ」の種類がユーザデータか制御データかを検出する。ＫＣＤ回路１２ｅは、「１ビットのコントロールコード識別子」がＤコードであれば、「８ビットのデータ」が画素データ（例えば、第１の色〜第３の色のいずれかの色の階調情報）であることを検出する。ＫＣＤ回路１２ｅは、「１ビットのコントロールコード識別子」がＫコードであれば、「８ビットのデータ」が制御データであることを検出する。

Ｋコードを検出した場合、ＫＣＤ回路１２ｅは、さらにＫコードの種類を検出できる。ＫＣＤ回路１２ｅは、検出されたＫコードの種類に応じて、「８ビットのデータ」が映像同期信号であることを検出できる。あるいは、ＫＣＤ回路１２ｅは、検出されたＫコードの種類（例えば、Ｋ２８．０コード）に応じて、「８ビットのデータ」がスクランブル・リセット信号であることを検出できる。

ＳＤ回路１２ｆは、８ビットのデータとＫコードの検出結果（Ｋコードの有無、及びＫコードの種類の検出結果）をＫＣＤ回路１２ｅから受ける。例えば、ＳＤ回路１２ｆは、「８ビットのデータ」がスクランブル・リセット信号として検出された場合、そのスクランブル・リセット信号を基準にして、入力された画素データに掛けられたスクランブルを解く。すなわち、画素データには、同一のシンボルが長時間連続して通信線（通信ケーブル）１０１上に送出されることを避けるために、画像データ送信装置１０２により送信時に所定の乱数テーブルに従ってスクランブルがかけられている。ＳＤ回路１２ｆは、スクランブル・リセット信号を基準にして、送信時にスクランブルをかけるのに用いられたものと同じ乱数テーブルを用いて、画素データのスクランブルを解くことができる。

ＵｎＰａｃｋ回路１２ｇは、画素データをＳＤ回路１２ｆから受ける。例えば、ＵｎＰａｃｋ回路１２ｇは、第１の色の階調情報、第２の色の階調情報、第３の色の階調情報を順に受ける。第１の色の階調情報、第２の色の階調情報、第３の色の階調情報は、それぞれ、１バイト（１ワード）の画素データである。第１の色の階調情報、第２の色の階調情報、及び第３の色の階調情報をあわせた情報は、画素単位の画素データを構成できる。このため、ＵｎＰａｃｋ回路１２ｇは、シリアルインターフェース規格（例えば、Ｖ−ｂｙ−Ｏｎｅ ＨＳ規格）で定義されたパケットデータマッピングに従い、パラレル用のクロックを用いた、第１の色の階調情報、第２の色の階調情報、及び第３の色の階調情報をあわせた３バイト幅のパラレルデータを生成する。すなわち、ＵｎＰａｃｋ回路１２ｇは、第１の色の階調情報、第２の色の階調情報、及び第３の色の階調情報をあわせた３バイト幅のパラレルデータを、画素単位の画素データとして生成（ＵｎＰａｃｋ）する。ＵｎＰａｃｋ回路１２ｇは、アンパック用のクロックを用いて、画素単位の画素データをタイミング調整回路１３−０へ出力するとともに、アンパック用のクロックφＣＫ０をタイミング調整回路１３−０へ出力する。

他のレーン再生回路１２−１〜１２−３は、同様に、ＣＤＲ回路１２ａ、Ｓ／Ｐ回路１２ｂ、ＷＡ回路１２ｃ、１０ｂ／８ｂ回路１２ｄ、ＫＣＤ回路１２ｅ、ＳＤ回路１２ｆ、ＵｎＰａｃｋ回路１２ｇを有する。

デスキュー回路１６は、各レーンＬＮの間のクロックスキュー（クロックタイミングのずれ）を補償する。

基準選択回路１４は、複数のレーン再生回路１２−０〜１２−３のうちの基準レーンのレーン再生回路からクロック（アンパック用のクロック）を受ける。図２の場合、レーンＬＮ−０が基準レーンに決められており、基準選択回路１４は、レーンＬＮ−０のレーン再生回路１２−０のＵｎＰａｃｋ回路１２ｇからクロックφＣＫ０を受けて各タイミング調整回路１３−０〜１３−３へリード用の画素クロックφＣＫとして分配する。

タイミング調整回路１３−０は、レーン再生回路１２−０が電気的に接続された入力端子と、基準選択回路１４が電気的に接続された入力端子と、レーン再生出力１５−０に電気的に接続された出力端子とを有する。タイミング調整回路１３−０は、ＦＩＦＯメモリ１３ａ及び固定遅延回路１３ｂを有する。ＦＩＦＯメモリ１３ａは、ＵｎＰａｃｋ回路１２ｇから、クロック入力ＷＣＫで受けたライト用の画素クロックφＣＫ０に同期して、データ入力ＷＤで受けた画素データが書き込まれる。ＦＩＦＯメモリ１３ａは、クロック入力ＲＣＫで受けたリード用の画素クロックφＣＫに同期して、データ出力ＲＤから固定遅延回路１３ｂへ画素データを出力する。固定遅延回路１３ｂは、予め定められた固定遅延Ｄを画素データに与えてレーン再生出力１５−０へ出力する。レーン再生出力１５−０は、画素データを画像処理回路４（図１参照）へ転送する。

タイミング調整回路１３−１は、レーン再生回路１２−１が電気的に接続された入力端子と、基準選択回路１４が電気的に接続された入力端子と、レーン再生出力１５−１に電気的に接続可能である出力端子とを有する。タイミング調整回路１３−１は、ＦＩＦＯメモリ１３ａ、位相差検出回路１３ｄ、及び遅延調整回路１３ｃを有する。ＦＩＦＯメモリ１３ａは、ＵｎＰａｃｋ回路１２ｇから、クロック入力ＷＣＫで受けたライト用の画素クロックφＣＫ１に同期して、データ入力ＷＤで受けた画素データが書き込まれる。ＦＩＦＯメモリ１３ａは、クロック入力ＲＣＫで受けたリード用の画素クロックφＣＫに同期して、データ出力ＲＤから遅延調整回路１３ｃへ画素データを出力する。位相差検出回路１３ｄは、例えば、基準レーンＬＮ−０のＦＩＦＯメモリ１３ａの出力データとレーンＬＮ−１のＦＩＦＯメモリ１３ａの出力データとのそれぞれからシリアルインターフェース規格におけるブランキング開始コードやブランキング終了コード等のタイミング基準信号を抽出し、両者の位相差を遅延調整回路１３ｃへ供給する。遅延調整回路１３ｃは、両者の位相差に応じて遅延調整回路１３ｃの遅延量ＤＲを調整し、調整された遅延量ＤＲを画素データへ与える。これにより、タイミング調整回路１３−１は、レーンＬＮ−１の画素データの位相を基準レーンＬＮ−０の画素データの位相に合わせこむことができる。遅延調整回路１３ｃは、画素データをレーン再生出力１５−１へ出力可能である。

他のタイミング調整回路１３−２，１３−３についても、タイミング調整回路１３−１と同様である。

デスキュー回路１６では、各タイミング調整回路１３−０〜１３−３へ共通の画素クロックφＣＫを供給するので、クロックスキューを補償できる。すなわち、各レーンＬＮ−０〜ＬＮ−３のＦＩＦＯメモリ１３ａからデータを読み出すクロックφＣＫには、レーンＬＮ−０の画素クロックφＣＫ０を用いる。なお、各レーンＬＮのＦＩＦＯメモリ１３ａ以降の処理は、すべて画素クロックφＣＫ０に同期して実施され得る。

図２に示す受信処理回路１０では、各レーン再生回路１２−０〜１２−３で伝送エラーが発生することがある。例えば、フレーム画像ＩＭ（図３参照）のデータの伝送において、レーンＬＮ−１のレーン再生回路１２−１にて伝送エラーが発生し、画素データの受信処理が正常に行えなかった場合、図５（ａ）で示した送信映像信号の波形は、図５（ｂ）で示す波形の如く歪んでしまう。図５（ａ）は、送信時の画素データにおける所定の色成分の階調値の分布を示す図であり、第１の色、第２の色、第３の色のいずれかの階調情報に対応したものである。図５（ｂ）は、受信処理回路１０で復元された画素データにおける所定の色成分の階調値の分布を示す図であり、第１の色、第２の色、第３の色のいずれかの階調情報に対応したものである。

例えば、シリアルインターフェース規格では各レーンＬＮ毎にスクランブルを掛けており、スクランブルのリセット制御信号の伝送間隔は最長で５１２ラインとなっている。従って、あるレーンＬＮのレーン再生回路１２にてスクランブルのリセットタイミングが伝送エラーによってずれてしまうと、最長で５１２ラインの期間、スクランブルが正しく解けていないデータが出力され続ける可能性がある。

図５（ｂ）で示すように、レーンＬＮ−１のレーン再生回路１２−１にて伝送エラーが発生した場合、スクランブルが解けないこと等により、Ｅｒｒｏｒ画素は、図５（ｃ）で示すように、周期的に発生してフレーム画像ＩＭ内で縦方向に並んでしまう。このため、１フレーム分の画素データ（フレーム画像ＩＭのデータ）により画像処理回路４（図１参照）で得られる画像において、視覚的に非常に目立つ画面ノイズが発生しやすく、画質が劣化しやすい。

そのため、第１の実施形態では、受信処理回路１０において、伝送エラーの発生を検出し、伝送エラーが発生したレーンの画素データを隣接するレーンの画素データで置換することで、伝送エラーに起因した画質の劣化を抑制する。

具体的には、受信処理回路１０は、複数のエラー検出回路１７−１〜１７−３及び複数のセレクタ１８−１〜１８−３をさらに有する。エラー検出回路１７−１及びセレクタ１８−１は、レーンＬＮ−１に含まれる。エラー検出回路１７−２及びセレクタ１８−２は、レーンＬＮ−２に含まれる。エラー検出回路１７−３及びセレクタ１８−３は、レーンＬＮ−３に含まれる。

エラー検出回路１７−１は、入力端子１７ａ，１７ｂ，１７ｃ及び出力端子１７ｄを有する。入力端子１７ａは、レーン再生回路１２−１のＷＡ回路１２ｃに電気的に接続されている。入力端子１７ｂは、レーン再生回路１２−１の１０ｂ／８ｂ回路１２ｄに電気的に接続されている。入力端子１７ｃは、レーン再生回路１２−１のＫＣＤ回路１２ｅに電気的に接続されている。出力端子１７ｄは、セレクタ１８−１の制御端子１８ｃに電気的に接続されている。他のエラー検出回路１７−２，１７−３は、エラー検出回路１７−１と同様である。これにより、基準レーンＬＮ−０以外の各レーンＬＮ−１〜ＬＮ−３毎にエラー発生有無を検出できる。

例えば、各エラー検出回路１７−１〜１７−３は、初期状態において、エラー検出フラグφＥＲ１，φＥＲ２，φＥＲ３をデアサートしておく。そして、各エラー検出回路１７−１〜１７−３は、次の条件１）〜４）のいずれかを検出したことでエラーが発生したと判断して、エラー検出フラグφＥＲ１，φＥＲ２，φＥＲ３をアサートする。
１）ＷＡ回路１２ｃにて、ワードのアラインのやり直しが発生している。
２）１０ｂ／８ｂ回路１２ｄにて、送信時に用いた変換テーブルに規定されていないビットパターン（ＡＮＳＩ ８Ｂ１０Ｂ符号化ルール違反）を検出している。
３）１０ｂ／８ｂ回路１２ｄにて、デコードされたビットパターンに対応したシンボルの極性の違反（ディスパリティエラー）を検出している。
４）ＫＣＤ回路１２ｅにて、スクランブル・リセット信号が所定期間検出できない。

また、各エラー検出回路１７−１〜１７−３は、ＫＣＤ回路１２ｅにてスクランブル・リセット信号が検出されたことに応じて、エラー検出フラグφＥＲ１，φＥＲ２，φＥＲ３をデアサートする。

セレクタ１８−１は、入力端子１８ａ，１８ｂ、制御端子１８ｃ、及び出力端子１８ｄを有する。入力端子１８ａは、タイミング調整回路１３−０の出力端子に電気的に接続されている。入力端子１８ｂは、タイミング調整回路１３−１の出力端子に電気的に接続されている。制御端子１８ｃは、エラー検出回路１７−１の出力端子１７ｄに電気的に接続されている。出力端子１８ｄは、レーン再生出力１５−１とセレクタ１８−２の入力端子１８ａとに電気的に接続されている。

セレクタ１８−１は、制御端子１８ｃで受けたエラー検出フラグφＥＲ１に応じて、タイミング調整回路１３−０の出力端子とタイミング調整回路１３−１の出力端子とのいずれか一方をレーン再生出力１５−１に電気的に接続する。

セレクタ１８−１は、エラー検出フラグφＥＲ１がデアサートされている場合、タイミング調整回路１３−１の出力端子をレーン再生出力１５−１に電気的に接続する。すなわち、セレクタ１８−１は、エラー検出回路１７−１でレーン再生回路１２−１におけるデータのエラーが検出されなかった場合、タイミング調整回路１３−１の出力端子をレーン再生出力１５−１に電気的に接続する。これにより、レーン再生回路１２−１及びタイミング調整回路１３−１経由で転送されてきたレーンＬＮ−１の画素データがエラーを含まない場合に、その画素データをレーン再生出力１５−１へ転送できる。レーン再生出力１５−１は、その画素データを画像処理回路４（図１参照）へ転送する。

セレクタ１８−１は、エラー検出フラグφＥＲ１がアサートされている場合、タイミング調整回路１３−０の出力端子をレーン再生出力１５−１に電気的に接続する。すなわち、セレクタ１８−１は、エラー検出回路１７−１でレーン再生回路１２−１におけるデータのエラーが検出された場合、タイミング調整回路１３−０の出力端子をレーン再生出力１５−１に電気的に接続する。これにより、エラーを含む画素データのレーン再生出力１５−１への転送を防止でき、レーンＬＮ−１の画素データを隣接するレーンＬＮ−０の画素データで置換してレーン再生出力１５−１へ転送できる。レーン再生出力１５−１は、置換後の画素データを画像処理回路４（図１参照）へ転送する。

セレクタ１８−２は、入力端子１８ａ，１８ｂ、制御端子１８ｃ、及び出力端子１８ｄを有する。入力端子１８ａは、セレクタ１８−１の出力端子１８ｄに電気的に接続されている。入力端子１８ｂは、タイミング調整回路１３−２の出力端子に電気的に接続されている。制御端子１８ｃは、エラー検出回路１７−２の出力端子１７ｄに電気的に接続されている。出力端子１８ｄは、レーン再生出力１５−２とセレクタ１８−３の入力端子１８ｂとに電気的に接続されている。

セレクタ１８−２は、制御端子１８ｃで受けたエラー検出フラグφＥＲ２に応じて、セレクタ１８−１の出力端子１８ｄとタイミング調整回路１３−２の出力端子とのいずれか一方をレーン再生出力１５−２に電気的に接続する。

セレクタ１８−２は、エラー検出フラグφＥＲ２がデアサートされている場合、タイミング調整回路１３−２の出力端子をレーン再生出力１５−２に電気的に接続する。すなわち、セレクタ１８−２は、エラー検出回路１７−２でレーン再生回路１２−２におけるデータのエラーが検出されなかった場合、タイミング調整回路１３−２の出力端子をレーン再生出力１５−２に電気的に接続する。これにより、レーン再生回路１２−２及びタイミング調整回路１３−２経由で転送されてきたレーンＬＮ−２の画素データがエラーを含まない場合に、その画素データをレーン再生出力１５−２へ転送できる。レーン再生出力１５−２は、その画素データを画像処理回路４（図１参照）へ転送する。

セレクタ１８−２は、エラー検出フラグφＥＲ２がアサートされている場合、セレクタ１８−１の出力端子１８ｄをレーン再生出力１５−１に電気的に接続する。すなわち、セレクタ１８−２は、エラー検出回路１７−２でレーン再生回路１２−２におけるデータのエラーが検出された場合、セレクタ１８−１の出力端子１８ｄをレーン再生出力１５−２に電気的に接続する。これにより、エラーを含む画素データのレーン再生出力１５−２への転送を防止でき、レーンＬＮ−２の画素データを隣接するレーンＬＮ−１の画素データで置換してレーン再生出力１５−２へ転送できる。レーン再生出力１５−２は、置換後の画素データを画像処理回路４（図１参照）へ転送する。

セレクタ１８−３は、入力端子１８ａ，１８ｂ、制御端子１８ｃ、及び出力端子１８ｄを有する。入力端子１８ａは、セレクタ１８−２の出力端子１８ｄに電気的に接続されている。入力端子１８ｂは、タイミング調整回路１３−３の出力端子に電気的に接続されている。制御端子１８ｃは、エラー検出回路１７−３の出力端子１７ｄに電気的に接続されている。出力端子１８ｄは、レーン再生出力１５−３に電気的に接続されている。

セレクタ１８−３は、制御端子１８ｃで受けたエラー検出フラグφＥＲ３に応じて、セレクタ１８−２の出力端子１８ｄとタイミング調整回路１３−３の出力端子とのいずれか一方をレーン再生出力１５−３に電気的に接続する。

セレクタ１８−３は、エラー検出フラグφＥＲ３がデアサートされている場合、タイミング調整回路１３−３の出力端子をレーン再生出力１５−３に電気的に接続する。すなわち、セレクタ１８−３は、エラー検出回路１７−３でレーン再生回路１２−３におけるデータのエラーが検出されなかった場合、タイミング調整回路１３−３の出力端子をレーン再生出力１５−３に電気的に接続する。これにより、レーン再生回路１２−３及びタイミング調整回路１３−３経由で転送されてきたレーンＬＮ−３の画素データがエラーを含まない場合に、その画素データをレーン再生出力１５−３へ転送できる。レーン再生出力１５−３は、その画素データを画像処理回路４（図１参照）へ転送する。

セレクタ１８−３は、エラー検出フラグφＥＲ３がアサートされている場合、セレクタ１８−２の出力端子１８ｄをレーン再生出力１５−３に電気的に接続する。すなわち、セレクタ１８−３は、エラー検出回路１７−３でレーン再生回路１２−３におけるデータのエラーが検出された場合、セレクタ１８−２の出力端子１８ｄをレーン再生出力１５−３に電気的に接続する。これにより、エラーを含む画素データのレーン再生出力１５−３への転送を防止でき、レーンＬＮ−３の画素データを隣接するレーンＬＮ−２の画素データで置換してレーン再生出力１５−３へ転送できる。レーン再生出力１５−３は、置換後の画素データを画像処理回路４（図１参照）へ転送する。

次に、置換処理について図６（ａ）及び図６（ｂ）を用いて説明する。図６（ａ）は、置換前における、受信処理回路１０で復元された画素データにおける所定の色成分の階調値の分布を示す図であり、第１の色、第２の色、第３の色のいずれかの階調情報に対応したものである。図６（ｂ）は、置換後における、受信処理回路１０で復元された画素データにおける所定の色成分の階調値の分布を示す図であり、第１の色、第２の色、第３の色のいずれかの階調情報に対応したものである。

例えば、図６（ａ）に示すように、レーンＬＮ−１のレーン再生回路１２−１で伝送エラーが発生した場合、レーンＬＮ−１の画素データにおける所定の色成分の階調値が隣接レーンＬＮの階調値と大幅に異なる不適切な値になる。このとき、レーンＬＮ−１の画素データを隣接するレーンＬＮ−０の画素データで置換できるので、図６（ｂ）に示すように、レーンＬＮ−１の画素データの階調値をより適切な値に近づけることができる。これにより、図６（ｂ）に示すように、受信処理回路１０で復元された画素データの階調値の分布を、送信時の画素データの階調値の分布（図５（ａ）参照）に近いものにすることができる。このため、１フレーム分の画素データ（フレーム画像ＩＭのデータ）により画像処理回路４（図１参照）で得られる画像において、視覚的に画面ノイズを目立たなくすることができ、画質を向上できる。

あるいは、例えば、図示しないが、レーンＬＮ−１，ＬＮ−２のレーン再生回路１２−１，１２−２でそれぞれ伝送エラーが発生した場合、レーンＬＮ−１，ＬＮ−２の画素データにおける所定の色成分の階調値が隣接レーンＬＮの階調値と大幅に異なる不適切な値になる。このとき、レーンＬＮ−１，ＬＮ−２の画素データを隣接するレーンＬＮ−０の画素データで置換できるので、レーンＬＮ−１，ＬＮ−２の画素データの階調値をより適切な値に近づけることができる。これにより、受信処理回路１０で復元された画素データの階調値の分布を、送信時の画素データの階調値の分布（図５（ａ）参照）に近いものにすることができる。このため、１フレーム分の画素データ（フレーム画像ＩＭのデータ）により画像処理回路４（図１参照）で得られる画像において、視覚的に画面ノイズを目立たなくすることができ、画質を向上できる。

以上のように、第１の実施形態では、受信処理回路１０において、基準レーンを除く各レーンＬＮのエラー検出回路１７で伝送エラーの発生を検出し、伝送エラーが発生したレーンＬＮの画素データを隣接するレーンＬＮの画素データで置換する。これにより、受信処理回路１０で伝送される１フレーム分の画素データ（画像データ）により得られる画像において、伝送エラーに起因した画質の劣化を抑制できる。

なお、図２では、受信処理回路１０におけるレーン数が４つである場合が例示されているが、受信処理回路１０におけるレーン数は２以上のレーン数であれば他のレーン数であってもよい。例えば、レーン数は、２，８，１６であってもよい。

（第２の実施形態）
次に、第２の実施形態にかかる画像データ受信装置２０１について説明する。図７は、画像データ受信装置２０１における受信処理回路２１０の構成を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、複数のレーンＬＮ−０〜ＬＮ−３のうち１つのレーンＬＮ−０を基準レーンとして基準レーンＬＮ−０以外の各レーンＬＮ−１〜ＬＮ−３毎にエラー発生に応じて置換処理を行っている。第２の実施形態では、基準レーンＬＮ−０についてもエラー発生に応じて置換処理を行えるようにする。

具体的には、画像データ受信装置２０１における受信処理回路２１０は、エラー検出回路１７−０、セレクタ１８−０、及び固定遅延回路２１９をさらに有する。

エラー検出回路１７−０は、入力端子１７ａ，１７ｂ，１７ｃ及び出力端子１７ｄを有する。入力端子１７ａは、レーン再生回路１２−０のＷＡ回路１２ｃに電気的に接続されている。入力端子１７ｂは、レーン再生回路１２−０の１０ｂ／８ｂ回路１２ｄに電気的に接続されている。入力端子１７ｃは、レーン再生回路１２−０のＫＣＤ回路１２ｅに電気的に接続されている。出力端子１７ｄは、セレクタ１８−０の制御端子１８ｃに電気的に接続可能である。これにより、基準レーンＬＮ−０でエラー発生有無を検出できる。

セレクタ１８−０は、入力端子１８ａ，１８ｂ、制御端子１８ｃ、及び出力端子１８ｄを有する。入力端子１８ａは、固定遅延回路２１９の出力端子２１９ｂに電気的に接続されている。入力端子１８ｂは、タイミング調整回路１３−０の出力端子に電気的に接続されている。制御端子１８ｃは、エラー検出回路１７−０の出力端子１７ｄに電気的に接続可能である。出力端子１８ｄは、レーン再生出力１５−０とセレクタ１８−１の入力端子１８ａとに電気的に接続されている。

固定遅延回路２１９は、入力端子２１９ａ及び出力端子２１９ｂを有する。入力端子２１９ａは、セレクタ１８−３の出力端子１８ｄに電気的に接続されている。出力端子２１９ｂは、セレクタ１８−０の入力端子１８ａに電気的に接続されている。これにより、固定遅延回路２１９は、セレクタ１８−３から出力された画素データに固定遅延Ｄ（例えば、画素クロックφＣＫの１クロック分の遅延）を与えてセレクタ１８−０へ入力する。

セレクタ１８−０は、制御端子１８ｃでエラー検出フラグφＥＲ０を受けた場合、エラー検出フラグφＥＲ０に応じて、タイミング調整回路１３−０の出力端子と固定遅延回路２１９の出力端子２１９ｂとのいずれか一方をレーン再生出力１５−１に電気的に接続する。

セレクタ１８−０は、エラー検出フラグφＥＲ０がデアサートされている場合、タイミング調整回路１３−０の出力端子をレーン再生出力１５−０に電気的に接続する。すなわち、セレクタ１８−０は、エラー検出回路１７−０でレーン再生回路１２−０におけるデータのエラーが検出されなかった場合、タイミング調整回路１３−０の出力端子をレーン再生出力１５−０に電気的に接続する。これにより、レーン再生回路１２−０及びタイミング調整回路１３−０経由で転送されてきたレーンＬＮ−０の画素データがエラーを含まない場合に、その画素データをレーン再生出力１５−０へ転送できる。レーン再生出力１５−０は、その画素データを画像処理回路４（図１参照）へ転送する。

セレクタ１８−０は、エラー検出フラグφＥＲ０がアサートされている場合、固定遅延回路２１９の出力端子２１９ｂをレーン再生出力１５−０に電気的に接続する。すなわち、セレクタ１８−０は、エラー検出回路１７−０でレーン再生回路１２−０におけるデータのエラーが検出された場合、固定遅延回路２１９の出力端子２１９ｂをレーン再生出力１５−０に電気的に接続する。これにより、セレクタ１８−３から出力された画素データを固定遅延回路２１９により固定遅延Ｄで遅延させてセレクタ１８−０経由でレーン再生出力１５−０へ転送できる。すなわち、エラーを含む画素データのレーン再生出力１５−０への転送を防止でき、レーンＬＮ−０の画素データをフレーム画像ＩＭ上で隣接するレーンＬＮ−３の画素データ（図３参照）で置換してレーン再生出力１５−０へ転送できる。すなわち、画像転送の連続性を考慮した場合に、レーンＬＮ−０とレーンＬＮ−３とは互いに隣接するレーンＬＮであると見なすことができる。レーン再生出力１５−０は、置換後の画素データを画像処理回路４（図１参照）へ転送する。

また、第２の実施形態では、受信処理回路２１０における全てのレーンＬＮ−０〜ＬＮ−３でエラー検出及び画素置換が可能であるので、エラー発生の少ないレーンを予め特定し、特定されたレーンを基準レーンに変更できるように構成されていてもよい。すなわち、デスキュー回路２１６は、デスキュー（Ｄｅ−Ｓｋｅｗ）のタイミング基準とするレーンの選択機能を有していてもよい。

具体的には、受信処理回路２１０において、デスキュー回路２１６は、基準選択回路１４に代えて基準選択回路２１４を有する。基準選択回路２１４は、セレクタ２１４ａ，２１４ｂを有する。セレクタ２１４ａ，２１４ｂは、それぞれ、基準選択信号φＲＬＳを制御端子で受け、基準選択信号φＲＬＳに従って基準レーンを選択するセレクト動作を行う。また、タイミング調整回路１３−０は、固定遅延回路１３ｂ（図２参照）に代えて、他のタイミング調整回路１３−１〜１３−３と同様の位相差検出回路１３ｄ及び遅延調整回路１３ｃを有する。

例えば、レーンＬＮ−０の選択が基準選択信号φＲＬＳで指示されている場合、セレクタ２１４ａは、レーンＬＮ−０のレーン再生回路１２−０のＵｎＰａｃｋ回路１２ｇからクロックφＣＫ０を受けて各タイミング調整回路１３−０〜１３−３へリード用の画素クロックφＣＫとして分配する。セレクタ２１４ｂは、基準レーンＬＮ−０のＦＩＦＯメモリ１３ａの出力データを各レーンＬＮ−０〜ＬＮ−３の位相差検出回路１３ｄの入力端子へ供給する。これにより、デスキュー回路２１６において、レーンＬＮ−０を基準レーンとした動作が行われる。

例えば、レーンＬＮ−１の選択が基準選択信号φＲＬＳで指示されている場合、セレクタ２１４ａは、レーンＬＮ−１のレーン再生回路１２−１のＵｎＰａｃｋ回路１２ｇからクロックφＣＫ１を受けて各タイミング調整回路１３−０〜１３−３へリード用の画素クロックφＣＫとして分配する。セレクタ２１４ｂは、基準レーンＬＮ−１のＦＩＦＯメモリ１３ａの出力データを各レーンＬＮ−０〜ＬＮ−３の位相差検出回路１３ｄの入力端子へ供給する。これにより、デスキュー回路２１６において、レーンＬＮ−１を基準レーンとした動作が行われる。

例えば、レーンＬＮ−２の選択が基準選択信号φＲＬＳで指示されている場合、セレクタ２１４ａは、レーンＬＮ−２のレーン再生回路１２−２のＵｎＰａｃｋ回路１２ｇからクロックφＣＫ２を受けて各タイミング調整回路１３−０〜１３−３へリード用の画素クロックφＣＫとして分配する。セレクタ２１４ｂは、基準レーンＬＮ−２のＦＩＦＯメモリ１３ａの出力データを各レーンＬＮ−０〜ＬＮ−３の位相差検出回路１３ｄの入力端子へ供給する。これにより、デスキュー回路２１６において、レーンＬＮ−２を基準レーンとした動作が行われる。

例えば、レーンＬＮ−３の選択が基準選択信号φＲＬＳで指示されている場合、セレクタ２１４ａは、レーンＬＮ−３のレーン再生回路１２−３のＵｎＰａｃｋ回路１２ｇからクロックφＣＫ３を受けて各タイミング調整回路１３−０〜１３−３へリード用の画素クロックφＣＫとして分配する。セレクタ２１４ｂは、基準レーンＬＮ−３のＦＩＦＯメモリ１３ａの出力データを各レーンＬＮ−０〜ＬＮ−３の位相差検出回路１３ｄの入力端子へ供給する。これにより、デスキュー回路２１６において、レーンＬＮ−３を基準レーンとした動作が行われる。

また、第２の実施形態では、受信処理回路２１０における全てのレーンＬＮ−０〜ＬＮ−３でエラー検出及び画素置換が可能であるので、レーンＬＮ毎に置換機能をＯＮ／ＯＦＦできるように構成されていてもよい。すなわち、受信処理回路２１０は、レーンＬＮ毎に、置換機能のＯＮ／ＯＦＦを選択可能とする機能を有していてもよい。

具体的には、受信処理回路２１０は、複数のセレクタ２２１−０〜２２１−３をさらに有する。

セレクタ２２１−０は、入力端子２２１ａ，２２１ｂ，２２１ｃ、制御端子２２１ｄ、及び出力端子２２１ｅを有する。入力端子２２１ａは、エラー検出回路１７−０の出力端子１７ｄに電気的に接続されている。入力端子２２１ｂは、固定された０レベル（デアサートのレベル）に接続されている。入力端子２２１ｃは、固定された１レベル（アサートのレベル）に接続されている。制御端子２２１ｄには、置換制御信号φＩＰ０が供給されている。出力端子２２１ｅは、セレクタ１８−０の制御端子１８ｃに電気的に接続されている。

例えば、「スルー」が置換制御信号φＩＰ０で指示されている場合、セレクタ２２１−０は、エラー検出回路１７−０から受けたエラー検出フラグφＥＲ０をセレクタ２２１−０内でスルーさせてセレクタ１８−０の制御端子１８ｃへ出力する。これにより、セレクタ１８−０はエラー検出フラグφＥＲ０に応じたセレクト動作を行うので、エラー検出フラグφＥＲ０に応じた置換機能をＯＮできる。

例えば、「０固定」が置換制御信号φＩＰ０で指示されている場合、セレクタ２２１−０は、固定された０レベル（デアサートのレベル）をセレクタ１８−０の制御端子１８ｃへ出力する。これにより、セレクタ１８−０は固定的にタイミング調整回路１３−０の出力端子をレーン再生出力１５−０に電気的に接続するので、置換機能をＯＦＦできる。

例えば、「１固定」が置換制御信号φＩＰ０で指示されている場合、セレクタ２２１−０は、固定された１レベル（アサートのレベル）をセレクタ１８−０の制御端子１８ｃへ出力する。これにより、セレクタ１８−０は固定的に固定遅延回路２１９の出力端子２１９ｂをレーン再生出力１５−１に電気的に接続するので、置換機能を固定的にＯＮできる。

他のセレクタ２２１−１〜２２１−３は、セレクタ２２１−０と同様である。なお、各セレクタ２２１−０，２２１−１，２２１−２，２２１−３の制御端子２２１ｄに供給される置換制御信号φＩＰ０，φＩＰ１，φＩＰ２，φＩＰ３が個別に決定されるので、置換機能のＯＮ／ＯＦＦは、各レーンＬＮ−０〜ＬＮ−３毎に個別に選択可能である。

受信処理回路２１０は、デスキュー（Ｄｅ−Ｓｋｅｗ）のタイミング基準とするレーンの選択機能を有したり、レーンＬＮ毎に置換機能のＯＮ／ＯＦＦを選択可能とする機能を有したりすることで、特定のレーンを使用しないユースケースにも対応可能となる。

例えば、レーンＬＮ−２を使用せず、レーンＬＮ−０，ＬＮ−１，ＬＮ−３の３レーンを使用する場合、レーンＬＮ−２のセレクタ２２１−２で「１固定」を選択することで、レーンＬＮ−３にエラーが発生した場合、レーンＬＮ−１のデータを用いてレーンＬＮ−３のエラー画素を置換することが可能となる。

また、例えば、全レーンＬＮ−０〜ＬＮ−３のセレクタ２２１−０〜２２１−３で「０固定」を選択することで、受信処理回路２１０における置換動作を完全にＯＦＦさせることができ、その状態で各画素データを画像処理回路４（図１参照）へ転送できる。これにより、伝送エラー発生状態を画面上で観測することも可能となる（図５（ｃ）参照）。

以上のように、第２の実施形態では、受信処理回路２１０において、基準レーンを含む各レーンＬＮのエラー検出回路１７で伝送エラーの発生を検出し、伝送エラーが発生したレーンＬＮの画素データを隣接するレーンＬＮの画素データで置換できる。これにより、受信処理回路２１０で伝送される１フレーム分の画素データ（画像データ）により得られる画像において、伝送エラーに起因した画質の劣化をさらに抑制できる。

（第３の実施形態）
次に、第３の実施形態にかかる画像データ受信装置３０１について説明する。図８は、画像データ受信装置３０１における受信処理回路３１０の構成を示す図である。以下では、第２の実施形態と異なる部分を中心に説明する。

第２の実施形態では、各レーンＬＮ−０〜ＬＮ−３毎にエラー発生に応じて手前側（図３の左側）の画素データで置換する。第３の実施形態では、各レーンＬＮ−０〜ＬＮ−２毎にエラー発生に応じて手前側ではなく後ろ側（図３の右側）の画素データで置換する。

具体的には、画像データ受信装置３０１における受信処理回路３１０は、複数のセレクタ１８−０〜１８−３（図７参照）に代えて複数のセレクタ３２２−０〜３２２−３を有する。

セレクタ３２２−０は、入力端子３２２ａ，３２２ｂ、制御端子３２２ｃ、及び出力端子３２２ｄを有する。入力端子３２２ａは、タイミング調整回路１３−０の出力端子に電気的に接続されている。入力端子３２２ｂは、タイミング調整回路１３−１の出力端子に電気的に接続されている。制御端子３２２ｃは、セレクタ２２１−０の出力端子２２１ｅに電気的に接続されている。出力端子３２２ｄは、レーン再生出力１５−０に電気的に接続されている。

セレクタ３２２−０は、エラー検出フラグφＥＲ０がセレクタ２２１−０でスルーされ且つエラー検出フラグφＥＲ０がデアサートされている場合、タイミング調整回路１３−０の出力端子をレーン再生出力１５−０に電気的に接続する。これにより、レーン再生回路１２−０及びタイミング調整回路１３−０経由で転送されてきたレーンＬＮ−０の画素データがエラーを含まない場合に、その画素データをレーン再生出力１５−０へ転送できる。

セレクタ３２２−０は、エラー検出フラグφＥＲ０がセレクタ２２１−０でスルーされ且つエラー検出フラグφＥＲ０がアサートされている場合、セレクタ３２２−１の出力端子３２２ｄをレーン再生出力１５−０に電気的に接続する。これにより、エラーを含む画素データのレーン再生出力１５−０への転送を防止でき、レーンＬＮ−０の画素データを図８の下側で隣接するレーンＬＮ−１の画素データで置換してレーン再生出力１５−０へ転送できる。

セレクタ３２２−１，３２２−２は、セレクタ３２２−０と同様である。

セレクタ３２２−３は、入力端子３２２ａ，３２２ｂ、制御端子３２２ｃ、及び出力端子３２２ｄを有する。入力端子３２２ａは、タイミング調整回路１３−３の出力端子に電気的に接続されている。入力端子３２２ｂは、未使用であり、例えば開放状態である。制御端子３２２ｃは、セレクタ２２１−３の出力端子２２１ｅに電気的に接続されている。出力端子３２２ｄは、レーン再生出力１５−３に電気的に接続されている。

受信処理回路３１０では、その回路規模を小さくするため、レーンＬＮ−３の置換機能がＯＦＦに固定される。例えば、「０固定」が置換制御信号φＩＰ３で指示され、セレクタ２２１−３は、固定された０レベル（デアサートのレベル）をセレクタ３２２−３の制御端子３２２ｃへ出力する。これにより、セレクタ３２２−３は固定的にタイミング調整回路１３−３の出力端子をレーン再生出力１５−３に電気的に接続する。

また、受信処理回路３１０では、レーンＬＮ−３の置換機能がＯＦＦに固定されるので、レーンＬＮ−３を基準レーンに選択できる。例えば、レーンＬＮ−３の選択が基準選択信号φＲＬＳで指示され、セレクタ２１４ａは、レーンＬＮ−３のレーン再生回路１２−３のＵｎＰａｃｋ回路１２ｇからクロックφＣＫ３を受けて各タイミング調整回路１３−０〜１３−３へリード用の画素クロックφＣＫとして分配する。セレクタ２１４ｂは、基準レーンＬＮ−３のＦＩＦＯメモリ１３ａの出力データを各レーンＬＮ−０〜ＬＮ−３の位相差検出回路１３ｄの入力端子へ供給する。

以上のように、第３の実施形態では、受信処理回路３１０において、各レーンＬＮのエラー検出回路１７で伝送エラーの発生を検出し、基準レーンを除く、伝送エラーが発生したレーンＬＮの画素データを、図８の下側で隣接するレーンＬＮの画素データで置換する。すなわち、各レーンＬＮ−０〜ＬＮ−２毎にエラー発生に応じてフレーム画像ＩＭにおける後ろ側（図３の右側）で隣接する画素データで置換する。これにより、受信処理回路３１０で伝送される１フレーム分の画素データ（画像データ）により得られる画像において、伝送エラーに起因した画質の劣化を抑制できる。

例えば、図９（ａ）に示すように、レーンＬＮ−１のレーン再生回路１２−１で伝送エラーが発生した場合、レーンＬＮ−１の画素データにおける所定の色成分の階調値が隣接レーンＬＮの階調値と大幅に異なる不適切な値になる。このとき、レーンＬＮ−１の画素データを隣接するレーンＬＮ−２の画素データで置換できるので、図９（ｂ）に示すように、レーンＬＮ−１の画素データの階調値をより適切な値に近づけることができる。これにより、図９（ｂ）に示すように、受信処理回路３１０で復元された画素データの階調値の分布を、送信時の画素データの階調値の分布（図５（ａ）参照）に近いものにすることができる。このため、１フレーム分の画素データ（フレーム画像ＩＭのデータ）により画像処理回路４（図１参照）で得られる画像において、視覚的に画面ノイズを目立たなくすることができ、画質を向上できる。

なお、第１の実施形態の受信処理回路１０の構成と第３の実施形態の受信処理回路３１０の構成とを組み合わせることで、フレーム画像ＩＭにおける前後の画素データの平均値を置換画素データとして使用することも可能である。

（第４の実施形態）
次に、第４の実施形態にかかる画像データ受信装置４０１について説明する。図１０は、画像データ受信装置４０１における受信処理回路４１０の構成を示す図である。以下では、第３の実施形態と異なる部分を中心に説明する。

第３の実施形態では、基準レーンＬＮ−３以外の各レーンＬＮ−０〜ＬＮ−２毎にエラー発生に応じて後ろ側（図３の右側）の画素データで置換する。第４の実施形態では、基準レーンＬＮ−３についてもエラー発生に応じて後ろ側（図３の右側）の画素データで置換処理を行えるようにする。

具体的には、画像データ受信装置４０１における受信処理回路４１０は、複数の固定遅延回路４２３−０〜４２３−３をさらに有する。

固定遅延回路４２３−０は、入力端子４２３ａ及び出力端子４２３ｂを有する。入力端子４２３ａは、タイミング調整回路１３−０の出力端子に電気的に接続されている。出力端子４２３ｂは、セレクタ３２２−０の入力端子３２２ａに電気的に接続されている。これにより、固定遅延回路４２３−０は、タイミング調整回路１３−０から出力された画素データに固定遅延Ｄ（例えば、画素クロックφＣＫの１クロック分の遅延）を与えてセレクタ３２２−０へ入力する。

他の固定遅延回路４２３−１〜４２３−３は、固定遅延回路４２３−０と同様である。

また、セレクタ３２２−３の入力端子３２２ｂが未使用ではなくタイミング調整回路１３−０の出力端子に接続されている点で第３の実施形態と異なる。

例えば、セレクタ３２２−３は、エラー検出フラグφＥＲ３がセレクタ２２１−３でスルーされ且つエラー検出フラグφＥＲ３がデアサートされている場合、タイミング調整回路１３−３の出力端子をレーン再生出力１５−３に電気的に接続する。これにより、レーン再生回路１２−３及びタイミング調整回路１３−３経由で転送されてきたレーンＬＮ−３の画素データがエラーを含まない場合に、その画素データを固定遅延回路４２３−３により固定遅延Ｄで遅延させてレーン再生出力１５−３へ転送できる。

セレクタ３２２−３は、エラー検出フラグφＥＲ３がセレクタ２２１−３でスルーされ且つエラー検出フラグφＥＲ３がアサートされている場合、タイミング調整回路１３−０の出力端子をレーン再生出力１５−３に電気的に接続する。これにより、エラーを含む画素データのレーン再生出力１５−３への転送を防止でき、レーンＬＮ−３の画素データをフレーム画像ＩＭ上で隣接するレーンＬＮ−０の画素データ（図３参照）で置換してレーン再生出力１５−３へ転送できる。レーン再生出力１５−３は、置換後の画素データを画像処理回路４（図１参照）へ転送する。

以上のように、第４の実施形態では、受信処理回路４１０において、基準レーンを含む各レーンＬＮのエラー検出回路１７で伝送エラーの発生を検出し、伝送エラーが発生したレーンＬＮの画素データを隣接するレーンＬＮの画素データで置換できる。これにより、受信処理回路４１０で伝送される１フレーム分の画素データ（画像データ）により得られる画像において、伝送エラーに起因した画質の劣化をさらに抑制できる。

なお、第２の実施形態の受信処理回路２１０の構成と第４の実施形態の受信処理回路４１０の構成とを組み合わせることで、フレーム画像ＩＭにおける前後の画素データの平均値を置換画素データとして使用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２０１，３０１，４０１ 画像データ受信装置、１０，２１０，３１０，４１０ 受信処理回路、１００ 通信システム。

Claims (7)

1. Ｋを２以上の整数とするとき、１番目からＫ番目のレーン再生回路と、
   １番目からＫ番目のタイミング調整回路と、
   １番目からＫ番目のレーン再生出力と、
   １番目から（Ｋ−１）番目のセレクタと、
   を備え、
   ＮをＫより小さい正の整数とし、ｎを正の整数とするとき、Ｎ番目のレーン再生回路は、ｎ番目の画素のデータを伝送し、
   （Ｎ＋１）番目のレーン再生回路は、ｎ番目の画素に隣接する（ｎ＋１）番目の画素のデータを伝送し、
   Ｎ番目のタイミング調整回路は、Ｎ番目のレーン再生回路が電気的に接続された入力端子を有し、
   （Ｎ＋１）番目のタイミング調整回路は、（Ｎ＋１）番目のレーン再生回路が電気的に接続された入力端子を有し、
   Ｎ番目のレーン再生出力は、Ｎ番目のタイミング調整回路の出力端子に電気的に接続可能であり、
   Ｎ番目のセレクタは、Ｎ番目のタイミング調整回路の出力端子と（Ｎ＋１）番目のタイミング調整回路の出力端子とのいずれか一方を（Ｎ＋１）番目のレーン再生出力に電気的に接続可能である
   画像データ受信装置。
2. ｍをｎ以下である正の整数とするとき、１番目のレーン再生回路は、ｍ番目の画素のデータを伝送し、
   ２番目のレーン再生回路は、（ｍ＋１）番目の画素のデータを伝送し、
   Ｋ番目のレーン再生回路は、（ｍ＋１）番目の画素の反対側でｍ番目の画素に隣接する（ｍ−１）番目の画素のデータを伝送し、
   Ｋ番目のタイミング調整回路は、Ｋ番目のレーン再生回路が電気的に接続された入力端子を有し、
   （Ｋ−１）番目のセレクタは、（Ｋ−２）番目のセレクタの出力端子とＫ番目のタイミング調整回路の出力端子とのいずれか一方をＫ番目のレーン再生出力に電気的に接続し、
   前記画像データ受信装置は、
   （Ｋ−１）番目のセレクタの出力端子に電気的に接続された入力端子を有する遅延回路と、
   前記遅延回路の出力端子と１番目のタイミング調整回路の出力端子とのいずれか一方を１番目のレーン再生出力に電気的に接続するＫ番目のセレクタと、
   をさらに備えた
   請求項１に記載の画像データ受信装置。
3. １番目のレーン再生回路は、第１の期間に、ｍ番目の画素のデータを伝送し、
   ２番目のレーン再生回路は、前記第１の期間に、（ｍ＋１）番目の画素のデータを伝送し、
   Ｋ番目のレーン再生回路は、前記第１の期間より前の第２の期間に、（ｍ−１）番目の画素のデータを伝送する
   請求項２に記載の画像データ受信装置。
4. １番目から（Ｋ−１）番目のエラー検出回路をさらに備え、
   Ｎ番目のエラー検出回路は、（Ｎ＋１）番目のレーン再生回路に電気的に接続された入力端子とＮ番目のセレクタの制御端子に電気的に接続可能である出力端子とを有する
   請求項１から３のいずれか１項に記載の画像データ受信装置。
5. １番目からＫ番目のエラー検出回路をさらに備え、
   Ｎ番目のエラー検出回路は、（Ｎ＋１）番目のレーン再生回路に電気的に接続された入力端子とＮ番目のセレクタの制御端子に電気的に接続可能である出力端子とを有し、
   Ｋ番目のエラー検出回路は、１番目のレーン再生回路に電気的に接続された入力端子とＫ番目のセレクタの制御端子に電気的に接続可能である出力端子とを有する
   請求項２又は３に記載の画像データ受信装置。
6. １番目のセレクタは、１番目のエラー検出回路で２番目のレーン再生回路におけるデータのエラーが検出された場合、１番目のタイミング調整回路の出力端子を２番目のレーン再生出力に電気的に接続し、１番目のエラー検出回路で２番目のレーン再生回路におけるデータのエラーが検出されなかった場合、２番目のタイミング調整回路の出力端子を２番目のレーン再生出力に電気的に接続し、
   ＮがＫより小さい２以上の整数であるとき、Ｎ番目のセレクタは、Ｎ番目のエラー検出回路で（Ｎ＋１）番目のレーン再生回路におけるデータのエラーが検出された場合、（Ｎ−１）番目のセレクタの出力端子を（Ｎ＋１）番目のレーン再生出力に電気的に接続し、Ｎ番目のエラー検出回路で（Ｎ＋１）番目のレーン再生回路におけるデータのエラーが検出されなかった場合、（Ｎ＋１）番目のタイミング調整回路の出力端子を（Ｎ＋１）番目のレーン再生出力に電気的に接続する
   請求項４又は５のいずれか１項に記載の画像データ受信装置。
7. １番目のセレクタは、１番目のエラー検出回路で２番目のレーン再生回路におけるデータのエラーが検出された場合、１番目のタイミング調整回路の出力端子を２番目のレーン再生出力に電気的に接続し、１番目のエラー検出回路で２番目のレーン再生回路におけるデータのエラーが検出されなかった場合、２番目のタイミング調整回路の出力端子を２番目のレーン再生出力に電気的に接続し、
   ＮがＫより小さい２以上の整数であるとき、Ｎ番目のセレクタは、Ｎ番目のエラー検出回路で（Ｎ＋１）番目のレーン再生回路におけるデータのエラーが検出された場合、（Ｎ−１）番目のセレクタの出力端子を（Ｎ＋１）番目のレーン再生出力に電気的に接続し、Ｎ番目のエラー検出回路で（Ｎ＋１）番目のレーン再生回路におけるデータのエラーが検出されなかった場合、（Ｎ＋１）番目のタイミング調整回路の出力端子を（Ｎ＋１）番目のレーン再生出力に電気的に接続し、
   Ｋ番目のセレクタは、Ｋ番目のエラー検出回路で１番目のレーン再生回路におけるデータのエラーが検出された場合、前記遅延回路の出力端子を１番目のレーン再生出力に電気的に接続し、Ｋ番目のエラー検出回路で１番目のレーン再生回路におけるデータのエラーが検出されなかった場合、１番目のタイミング調整回路の出力端子を１番目のレーン再生出力に電気的に接続する
   請求項５に記載の画像データ受信装置。

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