CN113921057A - 一种在内存中实现迭代式异或计算的8t sram电路结构 - Google Patents
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Abstract
本发明公开了一种在内存中实现迭代式异或计算的8T SRAM电路结构，所述电路以8T SRAM单元为基本单元设置n行n列的内存单元，每个8T SRAM单元包括两个交叉耦合的反相器、一对数据传输管以及一对控制晶体管，数据传输管设置于交叉耦合的反相器左右两侧，每一侧各设置一个；控制晶体管设置于交叉耦合的反相器之间，上下各一个，上端控制晶体管的一端与左侧反相器的输出端连接，另一端与反相器中的右侧存储节点连接；下端控制晶体管的一端与右侧反相器的输出端连接，另一端与反相器中的左侧存储节点连接。该电路不仅能够实现多行数据的异或计算，也能实现多列数据的异或计算，打破了空间上对计算的限制，因此应用场景更加广泛。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种在内存中实现迭代式异或计算的8T SRAM(8T Static Random Access Memory，8晶体管静态随机存储器)电路结构。
背景技术
随着人工智能的快速发展，机器学习、边缘计算等一些应用领域得到迅速发展，对计算速度有了更高的要求，然而传统的冯诺依曼架构把处理器计算单元和存储器相分离模式，当处理器进行运算时就从存储器中读取数据，之后在处理器处理完了数据之后再写回存储器。由于摩尔定律的快速发展，内存运行速度与处理器速度的不同步，内存的存取速度严重滞后于处理器的计算速度，内存性能已经成为了整体计算机性能的一个重要瓶颈，这个瓶颈在机器学习和图像识别计算量大的领域尤为明显。
为了克服这些传统的冯诺依曼架构带来的弊端，内存内计算(computing inmemory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取能量消耗，同时在计算速度和能效上得到了提高，其中迭代式异或的计算在高级加密标准(Advanced EncryptionStandard，缩写为AES)有着重要的应用，但现有技术中缺乏针对内存中迭代式异或计算的电路结构。
发明内容
本发明的目的是提供一种在内存中实现迭代式异或计算的8T SRAM电路结构，该电路不仅能够实现多行数据的异或计算，也能实现多列数据的异或计算，打破了空间上对计算的限制，因此应用场景更加广泛。
本发明的目的是通过以下技术方案实现的：
一种在内存中实现迭代式异或计算的8T SRAM电路结构，所述电路以8T SRAM单元为基本单元设置n行n列的内存单元，每个8T SRAM单元包括两个交叉耦合的反相器、一对数据传输管以及一对控制晶体管，其中：
一对数据传输管设置于交叉耦合的反相器左右两侧，每一侧各设置一个，其中：
左侧数据传输管的一端与左侧反相器中栅极连接，另一端连接行位线R_BL；
右侧数据传输管的一端与右侧反相器中栅极连接，另一端连接列位线C_BL；
一对控制晶体管设置于交叉耦合的反相器之间，上下各一个，其中：
上端控制晶体管的一端与左侧反相器的源/漏极连接，另一端与右侧反相器中的栅极连接；
下端控制晶体管的一端与右侧反相器的源/漏极连接，另一端与左侧反相器中的栅极连接；
在n行n列的内存单元中，同一行8T SRAM单元左侧的数据传输管均连接到同一个行字线R_WL，且上端控制晶体管均连接到同一个控制线Control_L，下端控制晶体管均连接到同一个控制线Control_R；
同一列8T SRAM单元右侧的数据传输管均连接到同一个列字线C_WL，且上端控制晶体管均连接到同一个控制线Control_L，下端控制晶体管均连接到同一个控制线Control_R。
由上述本发明提供的技术方案可以看出，上述电路不仅能够实现多行数据的异或计算，也能实现多列数据的异或计算，因此应用场景更加广泛；而且该电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的在内存中实现迭代式异或计算的8T SRAM电路中每个8TSRAM单元的结构示意图；
图2为本发明实施例所述电路中按行n位SRAM单元实现迭代式异或计算结构示意图；
图3为本发明实施例所述电路中按列n位SRAM单元实现迭代式异或计算的结构示意图；
图4为本发明实施例所述电路中一行第一个8T SRAM单元实现迭代式异或计算的波形图；
图5为本发明实施例所述电路中一列第一个8T SRAM单元实现迭代式异或计算的波形图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例所述电路以8T SRAM单元为基本单元设置n行n列的内存单元，如图1所示为8T SRAM电路中每个8T SRAM单元的结构示意图，每个8T SRAM单元包括两个交叉耦合的反相器、一对数据传输管以及一对控制晶体管，其中：
一对数据传输管设置于交叉耦合的反相器左右两侧，每一侧各设置一个，其中：
左侧数据传输管的一端与左侧反相器中栅极连接，另一端连接行位线R_BL；
右侧数据传输管的一端与右侧反相器中栅极连接，另一端连接列位线C_BL；
一对控制晶体管设置于交叉耦合的反相器之间，上下各一个，其中：
上端控制晶体管的一端与左侧反相器的源/漏极连接，另一端与右侧反相器中的栅极连接；
下端控制晶体管的一端与右侧反相器的源/漏极连接，另一端与左侧反相器中的栅极连接；
在n行n列的内存单元中，同一行8T SRAM单元左侧的数据传输管均连接到同一个行字线R_WL，且上端控制晶体管均连接到同一个控制线Control_L，下端控制晶体管均连接到同一个控制线Control_R；
同一列8T SRAM单元右侧的数据传输管均连接到同一个列字线C_WL，且上端控制晶体管均连接到同一个控制线Control_L，下端控制晶体管均连接到同一个控制线Control_R。
如图1所示，两个交叉耦合的反相器包括两个PMOS管和两个NMOS管，两个PMOS管记为M1和M3，两个NMOS管记为M2和M4；一对数据传输管为两个NMOS管，记为M7和M8；一对控制晶体管为两个NMOS管，记为M5和M6；其中：
PMOS管M1的栅极与NMOS管M2的栅极、NMOS管M7的源极、NMOS管M6的漏极电连接；PMOS管M1的源极与NMOS管M5的源极、NMOS管M2的漏极电连接；
PMOS管M3的栅极与NMOS管M4的栅极、NMOS管M8的源极、NMOS管M5的漏极电连接；PMOS管M2的源极与NMOS管M6的源极、NMOS管M4的漏极电连接；
行输入信号R_IN1与PMOS管M1的源极电连接，行输入信号R_IN2与NMOS管M2的源极电连接；
列输入信号C_IN1与PMOS管M3的源极电连接，列输入信号C_IN2与NMOS管M4的源极电连接；
行字线信号R_WL与NMOS管M7的栅极电连接，列字线信号C_WL与NMOS管M8的栅极电连接；
行位线信号R_BL与NMOS管M7的漏极电连接，列位线信号C_BL与NMOS管M8的漏极电连接。
基于所述电路结构，如图2所示为本发明实施例所述电路中一行n位SRAM单元实现迭代式异或计算结构示意图，所述电路在行读操作阶段时：
控制信号Control_L和Control_R为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平，行字线R_WL为高电平，行位线被预充为高电平；
若左侧存储节点Q的电压为“0”，右侧存储节点QB的电压为“1”，则行位线R_BL通过NMOS管M4放电，完成读“0”操作；
若左侧存储节点Q的电压为“1”，右侧存储节点QB的电压为“0”，则行位线R_BL保持高电平不变，完成读“1”操作；
所述电路中的灵敏放大器通过检测行位线R_BL的电平变化实现对每行的SRAM单元中存储数据的读取，完成行读操作。
如图2所示，所述电路在行写操作阶段时采用单端写的方式，具体为：
控制信号Control_R为低电平，Control_L为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平；
若写入数据“1”，行位线R_BL置为高电平，开启行字线R_WL，左侧存储节点Q的电压变为“1”，然后将Control_R置为高电平，出现两个交叉耦合的反相器结构，左侧存储节点Q将右侧存储节点QB强制清零，完成写“1”操作；
若写入数据“0”，行位线R_BL置为低电平，开启行字线R_WL，左侧存储节点Q的电压变为“0”，然后将Control_R置为高电平，出现两个交叉耦合的反相器结构，左侧存储节点Q将右侧存储节点QB强制置“1”，完成写“0”操作。
如图2所示，所述电路在行异或操作阶段时：
控制信号Control_R为低电平，列输入信号C_IN1为高电平，列输入信号C_IN2为低电平；
若左侧存储节点Q的电压为“1”，右侧存储节点QB的电压为“0”，当行输入信号R_IN1的电压为“1”，行输入信号R_IN2的电压为“0”，然后先将控制信号Control_L置为低电平，再将控制信号Control_R置为高电平，然后再将控制信号Control_L置为高电平，从而实现了右侧存储节点QB为“1”和行输入信号R_IN1为“1”的异或运算，结果为“1”；
当行输入信号R_IN1的电压为“0”，行输入信号R_IN2的电压为“1”，然后先将控制信号Control_L置为低电平，再将控制信号Control_R置为高电平，然后再将控制信号Control_L置为高电平，从而实现了左侧存储节点Q为“1”和行输入信号R_IN1为“0”的异或运算，结果为“0”。
如图3所示为本发明实施例所述电路中一列n位SRAM单元实现迭代式异或计算的结构示意图，所述电路在列读操作阶段时：
控制信号Control_L和Control_R为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平，行字线C_WL为高电平，列位线被预充为高电平；
若左侧存储节点Q的电压为“1”，右侧存储节点QB的电压为“0”，则列位线C_BL通过NMOS管M2放电，完成读“1”操作；
若左侧存储节点Q的电压为“0”，右侧存储节点QB的电压为“1”，则列位线C_BL保持高电平不变，完成读“0”操作；
所述电路中的灵敏放大器通过检测列位线C_BL的电平变化实现对每列的SRAM单元中存储数据的读取，完成列读操作。
如图3所示，所述电路在列写操作阶段采用单端写的方式，具体为：
控制信号Control_L为低电平，Control_R为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平；
若写入数据“0”，列位线C_BL置为高电平，开启行字线C_WL，右侧存储节点QB的电压变为“1”，然后将Control_L置为高电平，出现两个交叉耦合的反相器结构，完成写“0”操作；
若写入数据“1”，列位线C_BL置为低电平，开启列字线C_WL，右侧存储节点QB的电压变为“0”，然后将Control_L置为高电平，出现两个交叉耦合的反相器结构，完成写“1”操作。
如图3所示，所述电路在列异或操作阶段时：
控制信号Control_L为低电平，行输入信号R_IN1为高电平，行输入信号R_IN2为低电平；
若左侧存储节点Q的电压为“0”，右侧存储节点QB的电压为“1”，当列输入信号C_IN1的电压为“1”，列输入信号C_IN2的电压为“0”，先将控制信号Control_R置为低电平，再将控制信号Control_L置为高电平，然后再将控制信号Control_R置为高电平，从而实现了左侧存储节点Q为“0”和列输入信号C_IN1为“1”的异或运算，结果为“0”；
当列输入信号C_IN1的电压为“0”，列输入信号C_IN2的电压为“1”，先将控制信号Control_R置为低电平，再将控制信号Control_L置为高电平，然后再将控制信号Control_R置为高电平，从而实现了左侧存储节点Q为“0”和列输入信号C_IN1为“0”的异或运算，结果为“1”。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，取一行中第一个8T SRAM单元和一列中第一个8T SRAM单元进行仿真验证行异或和列异或计算：
如图4所示为本发明实施例所述电路中一行第一个8T SRAM单元实现迭代式异或计算的波形图，对于完成输入数据和存储节点的迭代式异或计算，初始状态为：存储节点Q和QB分别为“0”和“1”，C_IN1为高电平，C_IN2为低电平，控制信号Control_L和Control_R都为高电平。
第一个周期的计算阶段：首先控制信号Control_R变为低电平，然后输入数据R_IN1为低电平，R_IN2为高电平，存储节点QB通过M1放电至阈值电压下，0.5个单位时间后，再关闭控制信号Control_L，再过0.5个单位时间后，打开控制信号Control_R，右边反相器输出端通过M6对存储节点Q充电，0.5个单位时间后，打开控制信号Control_L，使之结构为互相耦合的反相器，将存储节点QB的值从阈值电压下降为低电平，由输入为“1”与存储节点Q为“0”相异或得到最终的结果为“1”，并存储在存储节点Q。
第二个周期的计算阶段：R_IN1为高电平，R_IN2为高电平，过程同第一个周期的计算过程，最终结果保持不变，实现行维度上的迭代式异或计算。
如图5所示为本发明实施例所述电路中一列第一个8T SRAM单元实现迭代式异或计算的波形图，对于完成输入数据和存储节点的迭代式异或计算，初始状态为：存储节点Q和QB分别为“0”和“1”，R_IN1为高电平，R_IN2为低电平，控制信号Control_L和Control_R都为高电平。
第一个周期的计算阶段：首先控制信号Control_L变为低电平，然后输入数据C_IN1为低电平，C_IN2为高电平，存储节点Q通过M4充电至阈值电压上，0.5个单位时间后，再关闭控制信号Control_R，再过0.5个单位时间后，打开控制信号Control_L，存储节点QB通过M2进行放电至低电平，0.5个单位时间后，打开控制信号Control_R，使之结构为互相耦合的反相器，将存储节点Q的值从阈值电压上升为高电平，由输入为“1”与存储节点Q为“0”相异或得到最终的结果为“1”，并存储在存储节点Q。
第二个周期的计算阶段：C_IN1为高电平，C_IN2为高电平，过程同第一个周期的计算过程，最终结果保持不变，实现列维度上的迭代式异或计算。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例提供的电路结构简单，采用8T SRAM单元作为基本单元，在一个周期内可以计算出行维度上单次的异或结果或者列维度上单次的异或结果，N个周期可以计算出行维度上N次的异或结果或者列维度上N次的异或结果；该电路与传统的冯诺依曼架构在内存中进行存储在处理器中进行计算模式相比，可以减少数据传输过程中能力的消耗，同时可以提高运算的速度和效率；该电路与传统的6T SRAM结构相比，不仅可以进行多行读取或写入，也可以进行多列读取或写入，因此该电路结构可以实现双向的迭代式异或计算。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
Claims (8)
1.一种在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，所述电路以8TSRAM单元为基本单元设置n行n列的内存单元，每个8T SRAM单元包括两个交叉耦合的反相器、一对数据传输管以及一对控制晶体管，其中：
一对数据传输管设置于交叉耦合的反相器左右两侧，每一侧各设置一个，其中：
左侧数据传输管的一端与左侧反相器中栅极连接，另一端连接行位线R_BL；
右侧数据传输管的一端与右侧反相器中栅极连接，另一端连接列位线C_BL；
一对控制晶体管设置于交叉耦合的反相器之间，上下各一个，其中：
上端控制晶体管的一端与左侧反相器的源/漏极连接，另一端与右侧反相器中的栅极连接；
下端控制晶体管的一端与右侧反相器的源/漏极连接，另一端与左侧反相器中的栅极连接；
在n行n列的内存单元中，同一行8T SRAM单元左侧的数据传输管均连接到同一个行字线R_WL，且上端控制晶体管均连接到同一个控制线Control_L，下端控制晶体管均连接到同一个控制线Control_R；
同一列8T SRAM单元右侧的数据传输管均连接到同一个列字线C_WL，且上端控制晶体管均连接到同一个控制线Control_L，下端控制晶体管均连接到同一个控制线Control_R。
2.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，所述两个交叉耦合的反相器包括两个PMOS管和两个NMOS管，两个PMOS管记为M1和M3，两个NMOS管记为M2和M4；
所述一对数据传输管为两个NMOS管，记为M7和M8；
所述一对控制晶体管为两个NMOS管，记为M5和M6；
其中，PMOS管M1的栅极与NMOS管M2的栅极、NMOS管M7的源极、NMOS管M6的漏极电连接；PMOS管M1的源极与NMOS管M5的源极、NMOS管M2的漏极电连接；
PMOS管M3的栅极与NMOS管M4的栅极、NMOS管M8的源极、NMOS管M5的漏极电连接；PMOS管M2的源极与NMOS管M6的源极、NMOS管M4的漏极电连接；
行输入信号R_IN1与PMOS管M1的源极电连接，行输入信号R_IN2与NMOS管M2的源极电连接；
列输入信号C_IN1与PMOS管M3的源极电连接，列输入信号C_IN2与NMOS管M4的源极电连接；
行字线信号R_WL与NMOS管M7的栅极电连接，列字线信号C_WL与NMOS管M8的栅极电连接；
行位线信号R_BL与NMOS管M7的漏极电连接，列位线信号C_BL与NMOS管M8的漏极电连接。
3.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，基于所述电路结构，所述电路在行读操作阶段时：
控制信号Control_L和Control_R为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平，行字线R_WL为高电平，行位线被预充为高电平；
若左侧存储节点Q的电压为“0”，右侧存储节点QB的电压为“1”，则行位线R_BL通过NMOS管M4放电，完成读“0”操作；
若左侧存储节点Q的电压为“1”，右侧存储节点QB的电压为“0”，则行位线R_BL保持高电平不变，完成读“1”操作；
所述电路中的灵敏放大器通过检测行位线R_BL的电平变化实现对每行的SRAM单元中存储数据的读取，完成行读操作。
4.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，基于所述电路结构，所述电路在行写操作阶段时采用单端写的方式，具体为：
控制信号Control_R为低电平，Control_L为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平；
若写入数据“1”，行位线R_BL置为高电平，开启行字线R_WL，左侧存储节点Q的电压变为“1”，然后将Control_R置为高电平，出现两个交叉耦合的反相器结构，左侧存储节点Q将右侧存储节点QB强制清零，完成写“1”操作；
若写入数据“0”，行位线R_BL置为低电平，开启行字线R_WL，左侧存储节点Q的电压变为“0”，然后将Control_R置为高电平，出现两个交叉耦合的反相器结构，左侧存储节点Q将右侧存储节点QB强制置“1”，完成写“0”操作。
5.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，基于所述电路结构，所述电路在行异或操作阶段时：
控制信号Control_R为低电平，列输入信号C_IN1为高电平，列输入信号C_IN2为低电平；
若左侧存储节点Q的电压为“1”，右侧存储节点QB的电压为“0”，当行输入信号R_IN1的电压为“1”，行输入信号R_IN2的电压为“0”，然后先将控制信号Control_L置为低电平，再将控制信号Control_R置为高电平，然后再将控制信号Control_L置为高电平，从而实现了右侧存储节点QB为“1”和行输入信号R_IN1为“1”的异或运算，结果为“1”；
当行输入信号R_IN1的电压为“0”，行输入信号R_IN2的电压为“1”，然后先将控制信号Control_L置为低电平，再将控制信号Control_R置为高电平，然后再将控制信号Control_L置为高电平，从而实现了左侧存储节点Q为“1”和行输入信号R_IN1为“0”的异或运算，结果为“0”。
6.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，基于所述电路结构，所述电路在列读操作阶段时：
控制信号Control_L和Control_R为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平，行字线C_WL为高电平，列位线被预充为高电平；
若左侧存储节点Q的电压为“1”，右侧存储节点QB的电压为“0”，则列位线C_BL通过NMOS管M2放电，完成读“1”操作；
若左侧存储节点Q的电压为“0”，右侧存储节点QB的电压为“1”，则列位线C_BL保持高电平不变，完成读“0”操作；
所述电路中的灵敏放大器通过检测列位线C_BL的电平变化实现对每列的SRAM单元中存储数据的读取，完成列读操作。
7.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，基于所述电路结构，所述电路在列写操作阶段采用单端写的方式，具体为：
控制信号Control_L为低电平，Control_R为高电平，行输入信号R_IN1和列输入信号C_IN1为高电平，行输入信号R_IN2和列输入信号C_IN2为低电平；
若写入数据“0”，列位线C_BL置为高电平，开启行字线C_WL，右侧存储节点QB的电压变为“1”，然后将Control_L置为高电平，出现两个交叉耦合的反相器结构，完成写“0”操作；
若写入数据“1”，列位线C_BL置为低电平，开启列字线C_WL，右侧存储节点QB的电压变为“0”，然后将Control_L置为高电平，出现两个交叉耦合的反相器结构，完成写“1”操作。
8.根据权利要求1所述在内存中实现迭代式异或计算的8T SRAM电路结构，其特征在于，基于所述电路结构，所述电路在列异或操作阶段时：
控制信号Control_L为低电平，行输入信号R_IN1为高电平，行输入信号R_IN2为低电平；
若左侧存储节点Q的电压为“0”，右侧存储节点QB的电压为“1”，当列输入信号C_IN1的电压为“1”，列输入信号C_IN2的电压为“0”，先将控制信号Control_R置为低电平，再将控制信号Control_L置为高电平，然后再将控制信号Control_R置为高电平，从而实现了左侧存储节点Q为“0”和列输入信号C_IN1为“1”的异或运算，结果为“0”；
当列输入信号C_IN1的电压为“0”，列输入信号C_IN2的电压为“1”，先将控制信号Control_R置为低电平，再将控制信号Control_L置为高电平，然后再将控制信号Control_R置为高电平，从而实现了左侧存储节点Q为“0”和列输入信号C_IN1为“0”的异或运算，结果为“1”。
Priority Applications (1)
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|---|---|---|---|
| CN202111150160.0A CN113921057A (zh) | 2021-09-29 | 2021-09-29 | 一种在内存中实现迭代式异或计算的8t sram电路结构 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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