CN113809051B - 一种半导体器件结构及其制造方法 - Google Patents
一种半导体器件结构及其制造方法 Download PDFInfo
- Publication number
- CN113809051B CN113809051B CN202111008141.4A CN202111008141A CN113809051B CN 113809051 B CN113809051 B CN 113809051B CN 202111008141 A CN202111008141 A CN 202111008141A CN 113809051 B CN113809051 B CN 113809051B
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- metal loop
- bonding pad
- metal
- breakpoint
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 157
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 224
- 229910052751 metal Inorganic materials 0.000 claims abstract description 224
- 229910052719 titanium Inorganic materials 0.000 claims description 40
- 229910052737 gold Inorganic materials 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 7
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 27
- 239000000758 substrate Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种半导体器件结构及其制造方法，包括：器件有源区，无源区焊盘，第一金属环路及第二金属环路；所述第一金属环路位于无源区焊盘和所述半导体器件边缘之间靠近所述半导体器件边缘一侧，并与源极焊盘电学连接；所述第二金属环路位于无源区焊盘和所述半导体器件边缘之间靠近无源区焊盘一侧，并存在若干断点。本发明提供了一种半导体器件结构及其制造方法，通过设置第一金属环路及第二金属环路能够提升器件在制造过程中及后续使用过程中抵抗静电损伤的能力。
Description
技术领域
本发明涉及化合物半导体器件、单片集成电路技术领域，尤其是涉及一种半导体器件结构及其制造方法。
背景技术
半导体器件在制造过程和实际使用中，静电荷容易集聚在器件正面边缘附近，导致栅极损伤、器件失效。在现有的技术方案中，半导体器件一般在器件正面设置静电放电（ESD）防护结构。例如，根据专利CN112038336A公开的方案，在半导体器件制备的过程中，将（源极）场板结构在有源区边界与焊盘之间的无源区内与外延材料连接，通过外延材料的二极管特性形成ESD泄露通道。但是该方案将场板结构的ESD泄露通道设置在有源区边界处，并且使用金属跨接结构，增加器件结构复杂性，同时会引起性能问题。
发明内容
针对上述技术问题，本发明提供了一种半导体器件结构及其制造方法，为半导体器件提供防护能力更强、更简单的ESD防护结构。所述技术方案如下：
本发明实施例提供了一种半导体器件结构，包括半导体器件有源区，无源区焊盘，第一金属环路、第二金属环路；
所述无源区焊盘包括源极焊盘、栅极焊盘和漏极焊盘；
所述第一金属环路位于所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件边缘一侧，并与所述源极焊盘电学连接；
所述第二金属环路位于所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件无源区焊盘一侧，并存在若干断点。
作为优选方案，所述第一金属环路围绕所述第二金属环路，且所述第一金属环路为无断点的环路；
所述第二金属环路围绕所述无源区焊盘一周，并在每个所述源极焊盘附近、靠近所述漏极焊盘一侧设置1个第四断点。
作为优选方案，所述第一金属环路围绕所述第二金属环路，且所述第一金属环路设置至少1个断点；
所述第二金属环路围绕所述无源区焊盘一周，并在每个所述源极焊盘附近、靠近所述漏极焊盘一侧设置1个第四断点；且在所述第二金属环路设置至少1个除所述第四断点外的断点。
作为优选方案，所述第一金属环路设置至少1个断点，具体为：
所述第一金属环路在栅极焊盘一侧设置的断点为第一断点，所述第一断点将栅极焊盘侧的第一金属环路分隔成独立的金属条；未与所述源极焊盘电学连接的所述金属条与其附近的所述第二金属环路电学连接；
所述第一金属环路在所述漏极焊盘一侧设置的断点为第二断点，在所述第二断点处断开的第一金属环路通过第三互连金属重新连接；
所述第一金属环路在每个所述源极焊盘附近、靠近所述漏极焊盘一侧设置的断点为第三断点。
作为优选方案，所述第一金属环路仅围绕所述半导体器件无源区中所述源极焊盘和所述栅极焊盘外围对应第二金属环路。
作为优选方案，所述第一金属环路至少包括第一互连金属，所述第一互连金属位于所述无源区焊盘和所述半导体器件边缘之间、靠近所述半导体器件边缘的第一介质层刻蚀边界的上方，并覆盖所述第一介质层刻蚀边界。
作为优选方案，所述第一金属环路至少包括第一互连金属，所述第一互连金属位于所述无源区焊盘和所述半导体器件边缘之间、靠近所述半导体器件边缘的第一介质层刻蚀边界与所述半导体器件边缘之间。
作为优选方案，所述第一金属环路至少包括第一互连金属，所述第一互连金属局部位于所述无源区焊盘和所述半导体器件边缘之间、靠近所述半导体器件边缘的第一介质层刻蚀边界的下方。
作为优选方案，所述第一金属环路的材料类型是Au、Pt、Ti/Au、Ti/Pt、Ti/Pt/Au、Ti/Pd/Au、Ti/Al/Au、Ti/Al/Ti、Ti/Al/Ni/Au、Ti/Au/Ti、Ta、Ti/Ta、TaN中的一种或几种的组合或合金形式。
为了解决相同的技术问题，本发明实施例提供了一种半导体器件结构的制造方法，步骤包括：
去除所述半导体器件无源区外围划片道区域内的介质层；
在所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件边缘一侧制作所述第一金属环路，并使所述第一金属环路与所述源极焊盘电学连接；
在所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件无源区焊盘一侧制作所述第二金属环路，并使所述第二金属环路存在若干断点。
相比于现有技术，本发明实施例具有如下有益效果：
本方案提供了一种半导体器件结构及其制造方法，在所述半导体器件的结构中，设有第一金属环路，所述第一金属环路设置于半导体的边缘区域且位于外延层的表面、连接所述半导体的源极；所述第一金属环路能够使所述半导体器件在制造过程中及后续实际使用过程中，在所述半导体器件外围附近区域累积的电荷及时通过所述第一金属环路导到所述半导体器件的源极（接地），不在器件表面积聚电荷，提高了半导体器件抗ESD能力。而且，位于所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件无源区焊盘一侧还设有第二金属环路，所述第二金属环路可以屏蔽所述第一金属环路与所述半导体器件无源区焊盘之间的电场、降低器件击穿风险。
附图说明
图1是本发明实施例中的一种半导体器件结构的第一示例性的第一具体结构图；
图2是图1中A-A’处断面图；
图3是图1中B-B’处断面图；
图4是图1中C-C’处断面图；
图5是图1中D-D’处断面图；
图6是图1中E-E’处断面图；
图7是本发明实施例中的一种半导体器件结构的第一示例性的第二具体结构图；
图8是图7中A-A’处断面图；
图9是本发明实施例中的一种半导体器件结构的第一示例性的第三具体结构图；
图10是本发明实施例中的一种半导体器件结构的第一示例性的第四具体结构图；
图11是本发明实施例中的一种半导体器件结构的第二示例性的第一具体结构图；
图12是图11中A-A’处断面图；
图13是图11中B-B’处断面图；
图14是图11中C-C’处断面图；
图15是图11中D-D’处断面图；
图16是本发明实施例中的一种半导体器件结构图的第三示例性的第一具体结构图；
图17是图16中A-A’处断面图；
图18是图16中B-B’处断面图；
图19是图16中C-C’处断面图；
图20是图16中D-D’处断面图；
图21是本发明实施例中的一种半导体器件结构图的第一示例性的第五具体结构图。
其中，1、第一金属环路；2、第二金属环路；3、半导体层；4、第一互连金属；5、第二互连金属；6、第三互连金属；
110、有源区；120、无源区；130、半导体器件边缘；
111、源极电极；112、栅极电极；113、漏极电极；121、源极焊盘；122、栅极焊盘；123、漏极焊盘；
401、第一介质层刻蚀边界；402、第二介质层刻蚀边界；
511、第一断点；512、第二断点；513、第三断点；521、第四断点；522、第五断点；523、第六断点；524、第七断点。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，本方案提供第一示例性结构实施例，一种半导体器件结构，包括衬底，半导体层3，有源区110中的源极电极111、栅极电极112、漏极电极113，无源区120中的源极焊盘121、栅极焊盘122、漏极焊盘123，第一金属环路1、第二金属环路2，源极、栅极、漏极相互之间通过介质层进行电学隔离；
第一金属环路1位于半导体器件的无源区120内的焊盘和半导体器件边缘130之间，且靠近半导体器件边缘130一侧，并与源极焊盘121连接；
第二金属环路2位于半导体器件的无源区120内的焊盘和半导体器件边缘130之间，且靠近半导体器件的无源区120内的焊盘一侧，并存在若干断点；
优选地，栅极焊盘122一侧未直接与源极焊盘121连接的第一金属环路1通过与栅极焊盘122一侧的第二金属环路2连接，最终实现与半导体器件的源极焊盘121电学连接。
在本实施例中，所述半导体器件包括第一介质层和第二介质层；如图2至图6所示，第一金属环路1局部位于所述第一介质层刻蚀边界401的上方、局部位于所述半导体层3的表面，并覆盖第一介质层刻蚀边界401。第二金属环路2位于所述第二介质层的刻蚀边界402的上方，并覆盖第二介质层刻蚀边界402。
基于第一示例性结构实施例，本方案提供第一具体实施例如下：
请参见图1至6，第一金属环路1围绕第二金属环路2，且第一金属环路1设置至少1个断点。第一金属环路1在靠近所述栅极焊盘122一侧设置第一断点511，第一断点511将栅极焊盘122侧的第一金属环路1分隔成独立的金属条，未与源极焊盘121电学连接的所述金属条与其附近的第二金属环路2电学连接，实现静电释放；
第一金属环路1在靠近所述漏极焊盘123一侧设置第二断点512，如图5所示，漏极焊盘123侧的第二断点512通过第三互连金属6进行连接实现了漏极焊盘123侧第一金属环路1的电学连接。
所述第一金属环路1包括第一互连金属4和第三互连金属6，在第一金属环路1的第二断点512处，所述第一互连金属4和所述第三互连金属6连接，从而使断开的第一金属环路1重新连接。
第二金属环路2围绕半导体器件无源区焊盘一周，在每个源极焊盘121附近、靠近漏极焊盘123一侧分别设置1个第四断点521。除第四断点521外，第二金属环路2设置至少1个断点，在靠近所述栅极焊盘122一侧设置第五断点522，于第五断点522处，所述第一金属环路1覆盖所述第一介质层，部分所述第一金属环路1被所述第五断点522处断开两端的第二金属环路2覆盖。在靠近所述漏极焊盘一侧设置第六断点523。
在本实施例中，基于当前器件的制造能力，在第一金属环路1上间隔一定距离（如间隔3000微米）设定断点，在长度大于3000微米的半导体器件边缘130一侧的第一金属环路1设置至少1个断点，如断点511、断点512；在长度大于3000微米的半导体器件无源区焊盘一侧的第二金属环路2设置至少1个断点，如断点522、断点523；
需要特别说明的是，在本实施例中，在长度大于3000微米的第一金属环路1及第二金属环路2上设置断点是基于目前器件的制造能力而设定，随着制造能力的提升，设置断点的间隔长度会相应发生变化，本实施例以3000微米设置断点仅仅作为举例说明，对于其他设置断点的间隔长度不做具体限制。
请参见图2至4，所述第一金属环路1至少包括第一互连金属4，所述第一互连金属4位于所述无源区焊盘和所述半导体器件边缘130之间、靠近所述半导体器件边缘130的第一介质层刻蚀边界401的上方，并覆盖所述第一介质层刻蚀边界401。
请参见图5、6，所述第一金属环路1还包括第三互连金属6，所述第三互连金属6位于所述无源区焊盘和所述半导体器件边缘130之间、靠近所述半导体器件边缘130的第一介质层刻蚀边界401的上方，并覆盖所述第一介质层刻蚀边界401。
基于第一示例性结构实施例，本方案提供第二具体实施例如下：
请参见图7、8，一种半导体器件结构，包括衬底，半导体层3，有源区110中的源极电极111、栅极电极112、漏极电极113，无源区120中的源极焊盘121、栅极焊盘122、漏极焊盘123，第一金属环路1、第二金属环路2，源极、栅极、漏极相互之间通过介质层进行电学隔离；
所述第一金属环路1位于所述半导体器件的无源区120内的焊盘和所述半导体器件边缘130之间，靠近所述半导体器件边缘130一侧，第一金属环路1围绕所述第二金属环路2并且无断点；
所述第二金属环路2位于所述半导体器件的无源区120内的焊盘和所述半导体器件边缘130之间，且靠近所述半导体器件的无源区120内的焊盘一侧，所述第二金属环路2围绕所述无源区焊盘一周，并在每个源极焊盘121附近，靠近漏极焊盘123一侧设置1个第四断点521。
基于第一示例性结构实施例，本方案提供第三具体实施例如下：
请参见图9，一种半导体器件结构，包括衬底，半导体层3，有源区110中的源极电极111、栅极电极112、漏极电极113，无源区120中的源极焊盘121、栅极焊盘122、漏极焊盘123，第一金属环路1、第二金属环路2，源极、栅极、漏极相互之间通过介质层进行电学隔离；
第一金属环路1位于半导体器件无源区焊盘和半导体器件边缘130之间，且靠近半导体器件边缘130一侧。第一金属环路1围绕第二金属环路2且设置至少1个断点，第一金属环路1在靠近所述栅极焊盘122一侧设置第一断点511，第一断点511将栅极焊盘122侧的第一金属环路1分隔成独立的金属条，未与源极焊盘121电学连接的所述金属条与其附近的第二金属环路2电学连接，实现静电释放；在靠近所述漏极焊盘123一侧设置第二断点512，第二断点512通过第三互连金属6进行连接；在所述源极焊盘121附近、靠近所述漏极焊盘123一侧设置第三断点513，设置第三断点513可以降低源漏间的击穿风险；
第二金属环路2位于所述半导体器件无源区焊盘和所述半导体器件边缘130之间，且靠近所述半导体器件无源区焊盘一侧。第二金属环路2围绕半导体无源区焊盘一周，并在每个源极焊盘121附近、靠近漏极焊盘123一侧分别设置1个第四断点521；在靠近所述栅极焊盘122一侧设置第五断点522，于第五断点522处，所述第一金属环路1覆盖所述第一介质层，部分所述第一金属环路1被所述第五断点522处断开两端的第二金属环路2覆盖；在靠近所述漏极焊盘一侧设置第六断点523。
在本实施例中，所述第一金属环路1至少设置1个断点可以理解为满足半导体器件制造能力仅在靠近所述栅极焊盘122一侧设置第一断点511；或者，为满足半导体器件制造能力仅在靠近所述漏极焊盘123一侧设置第二断点512；或者，为使第一金属环路1在释放汇集的静电荷的同时，进一步降低源漏间的击穿风险，仅在所述源极焊盘121附近、靠近所述漏极焊盘123一侧设置第三断点513。以及，在满足第一金属环路1释放静电荷、降低击穿风险的同时兼顾半导体器件制造能力而进行三种断点任意组合设置。
基于第一示例性结构实施例，本方案提供第四具体实施例如下：
请参见图10，一种半导体器件结构，包括衬底，半导体层3，有源区110中的源极电极111、栅极电极112、漏极电极113，无源区120中的源极焊盘121、栅极焊盘122、漏极焊盘123，第一金属环路1、第二金属环路2，栅极、源极、漏极相互之间通过介质层进行电学隔离；
第一金属环路1位于所述半导体器件无源区焊盘和所述半导体器件边缘130之间，靠近所述半导体器件边缘130一侧，第一金属环路1仅围绕半导体器件无源区120中源极焊盘121和栅极焊盘122外围对应第二金属环路2；第一金属环路1在靠近所述栅极焊盘122一侧设置第一断点511，第一断点511将栅极焊盘122侧的第一金属环路1分隔成独立的金属条，未与源极焊盘121电学连接的所述金属条与其附近的第二金属环路2电学连接，实现静电释放；
第二金属环路2位于所述半导体器件无源区焊盘和所述半导体器件边缘130之间，且靠近所述半导体器件无源区焊盘一侧。第二金属环路2围绕所述半导体无源区焊盘一周，并在每个源极焊盘121附近、靠近漏极焊盘123一侧分别设置1个第四断点521；在靠近所述栅极焊盘122一侧设置第五断点522，于第五断点522处，所述第一金属环路1覆盖所述第一介质层，部分所述第一金属环路1被所述第五断点522处断开两端的第二金属环路2覆盖；在靠近所述漏极焊盘一侧设置第六断点523。
本方案基于第一示例性实施例进行改进，并提供第二示例性结构的半导体器件。本第二示例性例的改进方式可应用于上述具体实施例，本实施例仅以一种具体实施例作为示例。如图11所示，本实施例的器件主体与所述第一具体实施例相同，相同部分不再赘述。
请参见图11至图15，本实施例与所述第一示例性结构实施例区别点在于：
所述第一金属环路1至少包括第一互连金属4，所述第一互连金属4位于所述无源区焊盘和所述半导体器件边缘130之间、靠近所述半导体器件边缘130的第一介质层刻蚀边界401与所述半导体器件边缘130之间。
在本实施例中，如图12至图15所示，第一金属环路1位于第一介质层刻蚀边界401与半导体器件边缘130之间的区域，位于所述半导体层3的表面但与所述第二金属环路2、所述第一介质层、所述第二介质层不接触。特别地，于第五断点522处，所述第一金属环路1覆盖所述第一介质层，部分所述第一金属环路1被所述第五断点522处断开的第二金属环路2的两端覆盖。
本方案基于第一示例性实施例进行改进，并提供第三示例性结构的半导体器件。本第三示例性例的改进方式可应用于上述具体实施例，本实施例仅以一种具体实施例作为示例。如图16所示，本实施例的器件主体与所述第一具体实施例相同，相同部分不再赘述。
请参见图16至图20，本实施例与所述第一示例性结构实施例区别点在于：
在本实施例中，如图17至图20所示，第一金属环路1位于无源区焊盘和半导体器件边缘130之间的半导体层3的表面、第一介质层刻蚀边界401的下方，局部被第一介质层覆盖。
所述第一金属环路1至少包括第一互连金属4，所述第一互连金属4局部位于所述无源区焊盘和所述半导体器件边缘130之间、靠近所述半导体器件边缘130的第一介质层刻蚀边界401的下方。
第二金属环路2位于第一金属环路1和第二介质层刻蚀边界402之间，且所述第二金属环路2覆盖所述第二介质层刻蚀边界402。所述第二金属环路2覆盖部分所述第一金属环路1或者不接触所述第一金属环路1、所述第三互连金属6。
所述第一介质层覆盖所述第二金属环路2、所述第二介质层、部分所述第一金属环路1或部分所述第三互连金属6。
请参见图21，基于第二具体结构实施例进行改进，本方案还提供第五具体实施例，器件主体与所述第二具体结构实施例相同，相同部分不再赘述，本实施例与所述第二具体实施例的区别点在于：
在本实施例中，所述第二金属环路2围绕所述半导体器件无源区焊盘一周，并在所述源极焊盘121附近、靠近所述栅极焊盘122一侧设置第七断点524。
本方案提供一种优选实施例，所述第一金属环路1的材料类型是Au、Pt、Ti/Au、Ti/Pt、Ti/Pt/Au、Ti/Pd/Au、Ti/Al/Au、Ti/Al/Ti、Ti/Al/Ni/Au、Ti/Au/Ti、Ta、Ti/Ta、TaN中的一种或几种的组合或合金形式；所述第二互连金属5材料类型是Au、Pt、Ti/Au、Ti/Pt、Ti/Pt/Au、Ti/Pd/Au、Ti/Al/Au、Ti/Al/Ti、Ti/Al/Ni/Au、Ti/Au/Ti、Ta、Ti/Ta、TaN中的一种或几种的组合或合金形式；所述第三互连金属6材料类型是Au、Pt、Ti/Au、Ti/Pt、Ti/Pt/Au、Ti/Pd/Au、Ti/Au/Ti、Ti/Pt/Au/Ti、Ti/Pt/Au/Pt、Ti/Pt/Au/Pt/Ti中的一种或几种的组合。
请参见图1至图7，本方案还提供所述第四示例性实施例，一种半导体器件的制造方法，用于制作如上所述的具有保护环路结构的半导体器件，步骤包括：
（1）在带有半导体层3的衬底晶圆上制作源极、漏极欧姆接触电极，源极电极111和漏极电极113相互交替分布；
（2）在源极和漏极之间的沟道区域制作栅极电极112，栅极电极112、源极电极111、漏极电极113呈相互平行分布的插指状结构，栅极电极112、源极电极111、漏极电极113所在区域为有源区110；在圆片表面沉积第一介质层；
（3）进行第一次金属互连介质开孔刻蚀，去除栅极焊盘122、漏极焊盘123顶部需开孔区域介质层，同时，去除划片道区域内介质层，所述划片道区域边界为所述第一介质层刻蚀边界401；
（4）制作第三互连金属6，所述第三互连金属6在有源区110内分别位于源极电极111的欧姆金属上方和漏极电极113的欧姆金属上方，在无源区120内位于所述源极焊盘121、所述栅极焊盘122、漏极焊盘123上方，并使栅极焊盘122与有源区110栅极电极112电学连接、使漏极焊盘与有源区110漏极电极113电学连接；在划片道区域所述第一介质层刻蚀边界401上方覆盖第三互连金属；
（5）制作第一互连金属4，所述第一互连金属4在有源区110内分别位于源极电极111的第三互连金属上方和漏极电极113的第三互连金属上方，在无源区120内位于所述源极焊盘121、所述栅极焊盘122、漏极焊盘123的第三互连金属上方，并使源极焊盘121与有源区110源极电极111电学连接、栅极焊盘122与有源区110栅极电极112电学连接、使漏极焊盘123与有源区110漏极电极113电学连接；在划片道边界处覆盖所述第一介质层刻蚀边界401和第三互连金属6端头；在圆片表面沉积第二介质层；
（6）进行第二次金属互连介质开孔刻蚀，去除所述栅极焊盘122、漏极焊盘顶部需开孔区域介质层，同时，去除划片道区域内介质层；所述划片道区域包含焊盘外围所述第一互连金属4；所述划片道区域边界为所述第二介质层刻蚀边界402；
（7）制作第二互连金属5，所述第二互连金属5在有源区110内分别位于源极电极111上方和漏极电极113上方，在所述有源区110外围形成源极焊盘121、栅极焊盘122、漏极焊盘123，并使栅极焊盘122与有源区110栅极电极112电学连接、使漏极焊盘123与有源区110漏极电极113电学连接；在焊盘外围区域制作第二互连金属5，覆盖所述第二介质层刻蚀边界402，并与第一互连金属4、源极焊盘121进行电学连接。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种半导体器件结构，其特征在于，包括半导体器件有源区、无源区焊盘、第一金属环路、第二金属环路；
所述无源区焊盘包括源极焊盘、栅极焊盘和漏极焊盘；
所述第一金属环路位于所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件边缘一侧，并与所述源极焊盘电学连接；
所述第二金属环路位于所述半导体器件无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件无源区焊盘一侧，并存在若干断点。
2.如权利要求1所述的半导体器件结构，其特征在于，所述第一金属环路围绕所述第二金属环路，且所述第一金属环路为无断点的环路；
所述第二金属环路围绕所述无源区焊盘一周，并在每个所述源极焊盘附近、靠近所述漏极焊盘一侧设置1个第四断点。
3.如权利要求1所述的半导体器件结构，其特征在于：
所述第一金属环路围绕所述第二金属环路，且所述第一金属环路设置至少1个断点；
所述第二金属环路围绕所述无源区焊盘一周，并在每个所述源极焊盘附近、靠近所述漏极焊盘一侧设置1个第四断点，且在所述第二金属环路设置至少1个除所述第四断点外的断点。
4.如权利要求3所述的半导体器件结构，其特征在于，所述第一金属环路设置至少1个断点，具体为：
所述第一金属环路在栅极焊盘一侧设置的断点为第一断点，所述第一断点将栅极焊盘侧的第一金属环路分隔成独立的金属条；未与所述源极焊盘电学连接的所述金属条与其附近的所述第二金属环路电学连接；
所述第一金属环路在所述漏极焊盘一侧设置的断点为第二断点，在所述第二断点处断开的第一金属环路通过第三互连金属重新连接；
所述第一金属环路在每个所述源极焊盘附近、靠近所述漏极焊盘一侧设置的断点为第三断点。
5.如权利要求3所述的半导体器件结构，其特征在于：
所述第一金属环路仅围绕所述半导体器件无源区中所述源极焊盘和所述栅极焊盘外围对应第二金属环路。
6.如权利要求1所述的半导体器件结构，其特征在于，所述第一金属环路至少包括第一互连金属，所述第一互连金属位于所述无源区焊盘和所述半导体器件边缘之间、靠近所述半导体器件边缘的第一介质层刻蚀边界的上方，并覆盖所述第一介质层刻蚀边界。
7.如权利要求1所述的半导体器件结构，其特征在于，所述第一金属环路至少包括第一互连金属，所述第一互连金属位于所述无源区焊盘和所述半导体器件边缘之间、靠近所述半导体器件边缘的第一介质层刻蚀边界与所述半导体器件边缘之间。
8.如权利要求1所述的半导体器件结构，其特征在于，所述第一金属环路至少包括第一互连金属，所述第一互连金属局部位于所述无源区焊盘和所述半导体器件边缘之间、靠近所述半导体器件边缘的第一介质层刻蚀边界的下方。
9.如权利要求1至 8任意一项所述的半导体器件结构，其特征在于：
所述第一金属环路的材料类型是Au、Pt、Ti/Au、Ti/Pt、Ti/Pt/Au、Ti/Pd/Au、Ti/Al/Au、Ti/Al/Ti、Ti/Al/Ni/Au、Ti/Au/Ti、Ta、Ti/Ta、TaN中的一种或几种的组合或合金形式。
10.一种半导体器件结构的制造方法，其特征在于，用于制作如权利要求1至9任意一项所述的 半导体器件结构，步骤包括：
去除所述半导体器件无源区外围划片道区域内的介质层；
在所述半导体器件的无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件边缘一侧制作所述第一金属环路，并使所述第一金属环路与所述源极焊盘电学连接；
在所述半导体器件的无源区焊盘和所述半导体器件边缘之间，且靠近所述半导体器件的无源区焊盘一侧制作所述第二金属环路，并使所述第二金属环路存在若干断点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111008141.4A CN113809051B (zh) | 2021-08-31 | 2021-08-31 | 一种半导体器件结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111008141.4A CN113809051B (zh) | 2021-08-31 | 2021-08-31 | 一种半导体器件结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113809051A CN113809051A (zh) | 2021-12-17 |
| CN113809051B true CN113809051B (zh) | 2022-02-18 |
Family
ID=78941969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111008141.4A Active CN113809051B (zh) | 2021-08-31 | 2021-08-31 | 一种半导体器件结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113809051B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114141737B (zh) * | 2022-02-08 | 2022-04-12 | 深圳市时代速信科技有限公司 | 半导体器件和半导体器件的制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752348A (zh) * | 2008-11-03 | 2010-06-23 | 盛群半导体股份有限公司 | 静电放电防护装置及其防护方法 |
| US8006216B1 (en) * | 2008-06-06 | 2011-08-23 | Magma Design Automation, Inc. | Dynamic push for topological routing of semiconductor packages |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW586124B (en) * | 2002-09-18 | 2004-05-01 | Macronix Int Co Ltd | ESD protection apparatus and method for a high-voltage input pad |
| JP4820683B2 (ja) * | 2006-04-28 | 2011-11-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の絶縁破壊防止方法 |
| US20140131710A1 (en) * | 2012-11-15 | 2014-05-15 | Shine C. Chung | Structures and techniques for electro-static discharge (esd) protection using ring structured diodes |
| KR101923763B1 (ko) * | 2015-03-13 | 2018-11-30 | 매그나칩 반도체 유한회사 | 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자 |
-
2021
- 2021-08-31 CN CN202111008141.4A patent/CN113809051B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006216B1 (en) * | 2008-06-06 | 2011-08-23 | Magma Design Automation, Inc. | Dynamic push for topological routing of semiconductor packages |
| CN101752348A (zh) * | 2008-11-03 | 2010-06-23 | 盛群半导体股份有限公司 | 静电放电防护装置及其防护方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113809051A (zh) | 2021-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3272242B2 (ja) | 半導体装置 | |
| US7019361B2 (en) | Semiconductor device and method of fabricating the same | |
| US20090315175A1 (en) | Electrode structure and semiconductor device | |
| CN107195628B (zh) | 半导体器件 | |
| JP2004055812A (ja) | 半導体装置 | |
| JP2003197754A (ja) | 高周波半導体装置 | |
| CN113809051B (zh) | 一种半导体器件结构及其制造方法 | |
| US20210327827A1 (en) | Field effect transistor and semiconductor device | |
| JP6393587B2 (ja) | 双方向ツェナーダイオード | |
| JP3369391B2 (ja) | 誘電体分離型半導体装置 | |
| US20230361056A1 (en) | Semiconductor device and method of making the same and seal ring structure | |
| US20210257274A1 (en) | Semiconductor element and semiconductor device | |
| KR101298425B1 (ko) | 고성능 션트 커패시터를 구비하는 ｒｆ 전력 트랜지스터 디바이스 및 그 방법 | |
| JP2023112212A (ja) | 半導体装置 | |
| JPH07254699A (ja) | 絶縁ゲート型半導体装置及びそれを用いた電力変換装置 | |
| US11043557B2 (en) | Semiconductor device | |
| JP5715281B2 (ja) | 半導体装置 | |
| CN113410214B (zh) | 一种半导体器件结构及其制造方法 | |
| JP7167639B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4514389B2 (ja) | 半導体装置 | |
| CN117096153B (zh) | 集成esd的mosfet器件及其制备方法 | |
| CN113437051B (zh) | 一种半导体器件 | |
| JP2001267569A (ja) | Ｍｏｓゲートデバイスの能動電極用の薄いバリア金属 | |
| US20230101429A1 (en) | Chip parts | |
| CN109841670B (zh) | 半导体器件结构和制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |