CN113809014A - 半导体器件及其形成方法 - Google Patents

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杨松鑫
郑宗期
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Abstract

提供了半导体器件及其形成方法。示例性方法包括提供工件，工件包括：位于该工件的第一区域中的第一伪栅极堆叠件和第二伪栅极堆叠件；位于该工件的第二区域中的第三伪栅极堆叠件和第四伪栅极堆叠件；位于第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方的硬掩模层。方法还包括：在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在第三伪栅极堆叠件上方形成穿过第二PR层部分的第一开口，并且在第四伪栅极堆叠件上方形成穿过第二PR层部分的第二开口。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。在IC发展的过程中，功能密度(即，每个芯片区互连器件的数量)已普遍增加，而几何尺寸(即，可使用制造工艺创建的最小组件(或线路))则已减小。该按比例缩小工艺一般通过提高生产效率和降低相关成本带来效益。然而，此类按比例缩小还伴随着在设计和制造包含这些IC的器件方面复杂性的提高，并且为了实现这些进步，需要在器件制造方面取得类似发展。
诸如输入/输出(I/O)器件或模数转换器(ADC)等高压器件的发展并不总是跟上诸如逻辑器件或存储器件等核心器件的发展。例如，许多高电压器件仍然是平面器件，而核心器件已被广泛地实现为多栅极器件，诸如鳍式场效应晶体管(FinFET)或全环绕栅极(GAA)晶体管。用多栅极对应器件替换平面高压器件可能并不直观。例如，可能需要多栅极高压器件之间的隔离结构以可靠地形成源极/漏极凹槽，并在源极/漏极凹槽中外延生长源极/漏极部件。由于隔离结构可能占据空间，因此用尺寸相当的多栅极高压器件直接替换平面高压器件可能是不合适的。此外，与核心器件相比，高电压器件由于工作电压较高而具有不同的部件尺寸和绝缘要求。当核心器件和高压器件在相同的工件上或在相同的鳍结构上方制造时，这些不同的部件尺寸可能不适于在相同的工艺中形成。因此，尽管现有的高压器件及其形成工艺对于其预期目的而言通常是足够的，但可能不会在所有方面都令人满意。
发明内容
根据本发明实施例的一个方面，提供了一种形成半导体器件的方法，包括：提供工件，包含：第一伪栅极堆叠件和第二伪栅极堆叠件，设置在工件的第一区域中，第一源极/漏极部件，设置在第一伪栅极堆叠件与第二伪栅极堆叠件之间，第三伪栅极堆叠件和第四伪栅极堆叠件，设置在工件的第二区域中，第二源极/漏极部件，设置在第三伪栅极堆叠件与第四伪栅极堆叠件之间，硬掩模层，设置在第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方；在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在第三伪栅极堆叠件上方形成穿过第二PR层部分的第一开口，并且在第四伪栅极堆叠件上方形成穿过第二PR层部分的第二开口，其中，第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件包括多晶硅。
根据本发明实施例的另一个方面，提供了一种形成半导体器件的方法，包括：提供工件，工件包括：多个鳍结构，在工件的第一区域和第二区上方沿第一方向延伸，多个第一伪栅极堆叠件和多个第二伪栅极堆叠件，设置在第一区域中，多个第三伪栅极堆叠件和多个第四伪栅极堆叠件，设置在第二区域中，硬掩模层，设置在多个第一伪栅极堆叠件、多个第二伪栅极堆叠件、多个第三伪栅极堆叠件和多个第四伪栅极堆叠件中的每一个的上方；在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在多个第三伪栅极堆叠件上方形成穿过第二PR层部分的多个第一开口，并且在多个第四伪栅极堆叠件上方形成穿过第二PR层部分的多个第二开口，而第一PR层部分保持完好。
根据本发明实施例的又一个方面，提供了一种形成半导体器件的方法，包括：提供工件，包括具有第一伪栅极堆叠件密度的第一区域和具有大于第一伪栅极堆叠件密度的第二伪栅极堆叠件密度的第二区域；在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；形成穿过第二PR层部分的多个开口，而第一PR层部分保持完好；以及在形成多个开口之后，回蚀刻PR层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面制造半导体器件的方法的流程图；
图2是根据本发明的各个方面在诸如与图1中的方法关联的一个制造阶段等的制造阶段期间的工件的局部俯视图；
图3至图10是根据本发明的各个方面在诸如与图1中的方法关联的那些制造阶段等的各个制造阶段期间的工件的局部截面图。
具体实施方式
应该理解的是，以下公开内容提供了许多用于实现各实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，在本发明随后的内容中，一部件形成于另一部件上、连接到和/或耦合到所述另一部件可以包括部件直接接触形成的实施例，并且也可以包括在部件之间形成额外的部件，从而使得部件可以不直接接触的实施例。而且，为了便于描述本发明中一个部件与另一个部件的关系，使用了例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等及其同义词(例如，“水平地”、“向下地”、“向上地”等)之等空间相对术语。空间相对术语旨在涵盖包括部件在内的器件的不同方位。
此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在涵盖在合理范围内的数字，包括所描述的数字，例如在所描述的数字的+/-10％内或如本领域技术人员所理解的其它值。例如，术语“约5nm”涵盖从4.5nm到5.5nm的尺寸范围。
除了在核心器件与外部电路之间接合的I/O器件之外，高电压器件也被用于ADC中。例如，在大多数互补金属氧化物半导体(CMOS)图像传感器中，采用高性能ADC将来自CMOS像素阵列的放大模拟信号转换为数字输出，用于进一步的数字成像处理。制造用于CMOS图像传感器的ADC具有很多挑战，诸如噪声、增益误差和偏移误差。在晶体管中的现场应用期间，在源极与漏极之间的沟道中流动的电荷载流子(电子或空穴)受到影响，因为电荷载流子在与栅极介电层的界面处被捕获和去捕获。当栅极介电层具有更多缺陷时，电荷载流子的捕获和去捕获变得更加显著，导致载流子迁移率波动。载流子迁移率波动倾向于产生或增加电子噪声，诸如闪烁噪声和随机电报信号(RTS)噪声。闪烁噪声(有时称为1/f噪声或粉红噪声)是低频噪声，其可以呈现出逆频率功率密度曲线。RTS噪声(有时称为突发噪声、跳跃噪声、脉冲噪声、双稳态噪声)可能在随机和不可预测的时间引起沟道电流的突然变化。尽管某些诸如减薄栅极电介质厚度等的措施可减少噪声，但较薄的栅极介电层可降低晶体管的性能，例如在高压应用中。此外，当ADC包括高电压晶体管阵列时，这些高电压晶体管可能不具有统一的阈值电压。虽然在数字应用中阵列内的该阈值电压失配是可接受的，但是它可能在ADC的传递函数中导致增益误差和偏移误差。这些误差可能导致难以校正的固定模式噪声。
减少ADC中的噪声和误差的解决方案之一是增加ADC中的晶体管的栅极长度。已经观察到，当栅极长度(沿着诸如鳍结构等有源区的长度方向测量)增加到介于约0.24μm(240nm)与约12μm(12000nm)之间时，噪声和误差都可能会大大减小。考虑到大尺寸不合需要，对于噪声/误差减小和器件尺寸的平衡性能，栅极长度可以介于0.24μm(240nm)与和约6μm(6000nm)之间。通常，ADC中的晶体管是平面器件，其中栅极结构沿着有源区的一个表面设置。由于平面器件和多栅极器件是使用不同的工艺制造的，因此在相同的衬底上制造平面器件和多栅极器件可能是复杂且昂贵的。为了提高器件性能并简化制造工艺，可以用多栅极对应器件替换平面高压器件。为了可靠地形成源极/漏极凹槽并在源极/漏极凹槽中外延生长源极/漏极部件，可能需要多栅极高压器件之间的隔离结构。由于隔离结构可能占据空间，因此用尺寸相当的多栅极高压器件直接替换平面高压器件可能是不合适的。此外，与核心器件相比，高电压器件由于工作电压较高而具有不同的部件尺寸和绝缘要求。即使当使用类似的制造工艺在相同的工件上形成高压器件和核心器件时，尺寸差异也可能导致复杂性。
例如，当采用栅极替换工艺时，首先在工件上方形成伪栅极堆叠件，以进行部分制造工艺，然后移除伪栅极堆叠件，并用功能栅极结构替换伪栅极堆叠件。为了形成伪栅极堆叠件，在工件上方沉积半导体材料层，且在半导体材料层上方沉积栅极顶部硬掩模层。然后使用光刻和蚀刻工艺在工件上图案化各种尺寸的伪栅极堆叠件。此时，每个伪栅极堆叠件由栅极顶部硬掩模部件覆盖，其将在后续工艺中移除。由于高电压器件区域包括长栅极器件，因此核心器件区域中的伪栅极堆叠件密度可能会小于高电压器件区域中的伪栅极堆叠件密度。已经观察到，此类伪栅极堆叠件密度差在不同的工艺中会导致不同的负载。关于沉积工艺，已经观察到，工件上的旋涂光刻胶层在核心器件区域中的厚度可能较小，而在高压器件区域中的厚度可能较大。工件上的这种不均匀的光刻胶层分布可能会导致光刻胶层在不同器件区域中的蚀刻不均匀。关于平坦化工艺，诸如化学机械抛光(CMP)工艺，用于长栅极器件的伪栅极堆叠件(也称为长伪栅极堆叠件)上可能会存在凹陷(即，局部低区域)。长伪栅极堆叠件上的凹陷可能会导致有源区移除或损坏不均匀。
本发明提供了用于形成半导体器件的方法，半导体器件包括核心器件区域和高压器件区域，由于在高压器件区域中采用长栅极器件而具有不同的栅极结构密度。在一些实施例中，接收包括核心器件区域和高压器件区域的工件。多个鳍结构在核心器件区域和高压器件区域上方延伸。在核心器件区域中，第一伪栅极堆叠件和第二伪栅极堆叠件设置在多个鳍结构中的至少一个的上方。在高压器件区域中，第三伪栅极堆叠件和第四伪栅极堆叠件设置在多个鳍结构上方。第一伪栅极堆叠件和第三伪栅极堆叠件将用功能栅极结构替换。特别地，第三伪栅极堆叠件的栅极长度介于约240nm到约1800nm之间。形成时，每个伪栅极堆叠件由栅极顶部硬掩模部件覆盖。为了均匀地移除栅极顶部硬掩模部件，在工件上方沉积光刻胶层。由于伪栅极密度增加，与核心器件区域中的光刻胶层的部分相比，高电压器件区域中的光刻胶层的部分较厚。为了平衡两个器件区域之间的蚀刻负载，在高压器件区域上方的光刻胶层的部分中，而不是在核心器件区域上方的光刻胶层的部分中选择性地形成开口。根据本发明，此类开口在第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方形成。为了容纳开口较小的第四伪栅极堆叠件，本发明的第四伪栅极堆叠件中的每一个具有对应于用于形成开口的光刻辐射源的波长的宽度。
现在将参考附图更详细地描述本发明的各个方面。图1是根据本发明的各个方面制造半导体器件的方法100的流程图。方法100仅仅是示例，而不旨在将本发明限制到方法100中明确示出的内容。在方法100之前、期间及之后可提供额外步骤，且可为方法100的额外实施例移动、替换或消除一些所述步骤。为了简单起见，本文未详细描述所有步骤。下面将结合图2-图10所示的工件200的局部俯视图和截面图来描述方法100。由于半导体器件将由工件200形成，因此工件200可视情况而称为半导体器件200。如下面将更详细地描述的，工件200包括第一器件区域10和第二器件区域20。在图2-图10中的每一个图中，工件200的第一器件区域10如部分(A)所示，而工件200的第二器件区域20如部分(B)所示。
在一些实施方式中，半导体器件200是包括第一器件区域10中的低压数字功能和第二器件区域20中的高压功能的一种半导体器件。半导体器件200的一示例是ADC，其被配置成将来自诸如CMOS像素阵列等模拟信号源极的模拟信号转换为数字输出，用于进一步的数字信号处理。在该示例中，半导体器件200的第一器件区域10是数字区域或核心器件区域，而半导体器件200的第二器件区域20是模拟区域或高压器件区域。就栅极长度而言，本发明的半导体器件200包括位于第二器件区域20中的长栅极器件，而第一器件区域10不含长栅极器件。
参考图1、图2和图3，方法100包括其中接收工件200的框102。如图2所示，工件200包括由衬底202产生并在工件200的第一器件区域10和第二器件区域20上方展开的多个鳍结构203。在第一器件区域10中，在多个鳍结构203上方形成第一伪栅极堆叠件204-1和第二伪栅极堆叠件204-2。在第二器件区域20中，在多个鳍结构203上方形成第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4。参照图3，源极/漏极部件208沿着X方向邻近第一伪栅极堆叠件204-1和第三伪栅极堆叠件204-3的两端设置。应当注意，为了简单起见，在图2中省略了源极/漏极部件208。
衬底202可以包括：元素(单个元件)半导体，诸如硅、锗和/或其它合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其它合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其它合适的材料。衬底202可以是具有均匀组分的单层材料。可选地，衬底202可以包括具有适于IC器件制造的类似或不同成分的多个材料层。在一个示例中，衬底202可以是具有在氧化硅层上形成的硅层的绝缘体上硅(SOI)衬底。在另一示例中，衬底202可以包括导电层、半导体层、介电层、其它层或其组合。在一些实施例中，其中，衬底202包括FET，诸如源极/漏极区域等各种掺杂区设置在衬底202中或上。掺杂区可以掺杂有诸如磷或砷等p型掺杂剂，和/或诸如硼或BF2等n型掺杂剂，具体取决于设计要求。掺杂区可以以p型阱结构、n型阱结构、双阱结构或使用凸起的结构直接在衬底202上形成。掺杂区可以通过注入掺杂剂原子、原位掺杂外延生长和/或其它合适的技术来形成。
使用合适的工艺，包括光刻和蚀刻工艺，以制造多个鳍结构203。光刻工艺可以包括：形成覆盖在衬底202上的光刻胶层(抗蚀剂)；将抗蚀剂曝光于图案；执行曝光后烘烤工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件(未示出)。然后，掩蔽元件用于在衬底202中蚀刻凹槽，在衬底202上留下多个鳍结构203。蚀刻工艺可以包括干法蚀刻、湿法蚀刻、反应性离子蚀刻(RIE)和/或其它合适的工艺。用于形成多个鳍结构203的方法的许多其它实施例可能是合适的。例如，可以使用双重图案化或多重图案化工艺图案化多个鳍结构203。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，使得形成的图案具有，例如间距小于使用单一、直接光刻工艺可获得的间距。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后，移除牺牲层，并使用其余的间隔件或芯轴来图案化多个鳍结构203。在一些实施例中，用于形成多个鳍结构203的光刻辐射源可以是极紫外(EUV)辐射源，或具有193nm波长的氟化氩准分子激光辐射源。在一些实施方式中，可以使用浸没式光刻技术来形成多个鳍结构203。多个鳍结构203可以包括N个鳍结构，其中N介于2到80之间。
虽然图2和图3中未明确示出，但是可以通过可以包括氧化硅、氮化硅、氮氧化硅、掺杂有氟化物的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的材料的隔离部件将多个鳍结构203彼此隔开。隔离部件可以包括浅槽隔离(STI)部件。在一个实施例中，可以通过在多个鳍结构203形成期间在衬底202中蚀刻沟槽来形成隔离部件。然后，可以先后通过沉积工艺和化学机械抛光(CMP)工艺用上述隔离材料填充沟槽。诸如场氧化物、硅的局部氧化(LOCOS)和/或其它合适的结构等其它隔离结构也可以实现为隔离部件。可选地，隔离部件可以包括例如具有一个或多个热氧化物衬垫层的多层结构。隔离部件可以通过任何合适的方法沉积，诸如化学气相沉积(CVD)、可流动CVD(FCVD)、旋涂玻璃(SOG)、其它合适的方法或其组合。
本发明的方法中结合了后栅极或栅极替换工艺。在后栅极工艺中，在制造工艺中较早地形成伪栅极堆叠件以充当占位控件，以承受某些栅极损坏工艺步骤，且稍后用功能栅极结构替换。形成伪栅极堆叠件包括在工件200上方沉积半导体材料层，并且在半导体材料层上方沉积栅极顶部硬掩模层206。在一些实例中，半导体材料层可以包括多晶硅。栅极顶部硬掩模层206可以是单层或多层。在一示例中，栅极顶部硬掩模层206可以包括位于半导体材料层上方的第一硬掩模层和位于第一硬掩模层上方的第二硬掩模层。第一硬掩模层可以包括氮化硅或碳氮化硅。第二硬掩模层可以包括氧化硅。光刻和蚀刻工艺用于图案化栅极顶部硬掩模层。例如，光刻胶层沉积在栅极顶部硬掩模层206上方、曝光于透过掩模或从掩模反射的辐射、在曝光后烘焙工艺中烘焙并在显影剂溶液中显影，以形成图案化光刻胶层。将图案化光刻胶层用作蚀刻掩模以图案化栅极顶部硬掩模层。然后，将图案化栅极顶部硬掩模层206用作蚀刻掩模，以将半导体材料层图案化到第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4中。仍然参考图3，栅极顶部硬掩模部件保留在每个伪栅极堆叠件的顶部。为了便于参考，这些栅极顶部硬掩模部件也称为栅极顶部硬掩模部件206。
第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4沿着X方向具有不同的栅极长度。伪栅极堆叠件的栅极长度通常对应于栅极结构的栅极长度。为了进行说明，简要参考图10。在图10中，用第一栅极结构220-1替换第一伪栅极堆叠件204-1，用第一隔离栅极结构222-1替换第二伪栅极堆叠件204-2，用第二栅极结构220-2替换第三伪栅极堆叠件204-3，并且用第二隔离栅极结构222-2替换第四伪栅极堆叠件204-4。如图2和图3所示，第一伪栅极堆叠件204-1中的每一个都具有第一栅极长度L1，第二伪栅极堆叠件204-2中的每一个都具有第二栅极长度L2，第三伪栅极堆叠件204-3中的每一个都具有第三栅极长度L3，且第四伪栅极堆叠件204-4中的每一个都具有第四栅极长度L4。替换相应伪栅极堆叠件的栅极结构和隔离栅极结构具有对应的栅极长度。例如，第一栅极结构220-1可假定第一栅极长度L1，第二栅极结构220-2可假定第三栅极长度L3，第一隔离栅极结构222-1可假定第二栅极长度L2，且第二隔离栅极结构222-2可假定第四栅极长度L4。在一些实施方式中，第一栅极长度L1介于约8nm到33nm之间，第二栅极长度L2介于约10nm到约45nm之间，第三栅极长度L3介于约240nm到约6000nm之间，且第四栅极长度L4介于约100nm到约320nm之间。为了避免产生疑问，第一栅极结构220-1和第二栅极结构220-2是功能栅极结构。第一隔离栅极结构222-1和第二隔离栅极结构222-2是隔离栅极结构，用于限定和限制源极/漏极部件208。
参考图1和图3，方法100包括框104，其中光刻胶(PR)层210(也称为PR层210)沉积在工件200上方。如图3所示，PR层210包括位于第一器件区域10上方的第一部分210-1(也称为第一PR部分210-1)和位于第二器件区域20上方的第二部分210-2(也称为第二PR部分210-2)。在一些实施例中，第二器件区域20中的第三伪栅极堆叠件204-3的长栅极长度导致第二器件区域20中的伪栅极密度提高。类似地，第一器件区域10中缺少长栅极器件降低了伪栅极密度。已经观察到，伪栅极密度或伪栅极间沟槽的存在与PR层210的第一部分210-1和PR层210中的第二部分210-2的厚度有关。在图3所示的实施例中，第一部分210-1具有介于约
Figure BDA0003047680780000101
到约
Figure BDA0003047680780000102
之间的第一厚度(T1)，且第二部分210-2具有介于约
Figure BDA0003047680780000103
到约
Figure BDA0003047680780000104
之间的第二厚度(T2)。第二厚度(T2)大于第一厚度(T1)。在一些实例中，第一厚度(T1)与第二厚度(T2)之间的差异介于约
Figure BDA0003047680780000105
到约
Figure BDA0003047680780000106
之间。在没有任何干预工艺步骤的情况下，诸如框106处的那些步骤，该厚度差可以导致在第二器件区域20中的一些栅极顶部硬掩模部件206上方残留光刻胶层。残留光刻胶层可进一步导致栅极顶部硬掩模部件206的不完全移除、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4的不完全移除，以及栅极结构的不完全或缺陷形成。直接采用平坦化工艺可能不是理想的解决方案，因为长的第三伪栅极堆叠件204-3可能会在CMP期间引起凹陷，然而这可能会导致栅极结构存在缺陷。
参考图1和图4，方法100包括框106，其中选择性地在第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4上方的PR层210中形成第一开口212和第二开口214。为了平衡第一部分210-1的第一厚度(T1)与第二部分210-2的第二厚度(T2)之间的差异，在第二部分210-2中形成开口，而第一部分210-1保持完好。换言之，仅在PR层210的第二部分210-2中形成第一开口212和第二开口214。实验结果表明，为了确保均匀地回蚀刻第一器件区域10和第二器件区域20中的栅极顶部硬掩模部件206，第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4中的每一个可对应于开口。在图4所示的实施例中，一个第一开口212设置在第三伪栅极堆叠件204-3中的每一个的上方，且一个第二开口214设置在第四伪栅极堆叠件204-4中的每一个的上方。第一开口212的X方向尺寸小于第三栅极长度L3，第二开口214的X方向尺寸小于第四栅极长度L4。在一些实施方式中，第一开口212的X方向尺寸介于第三栅极长度L3的约50％到约90％之间；第二开口214的X方向尺寸介于第四栅极长度L4的约50％到约90％之间。
在一些实施例中，可以使用光刻工艺300来图案化第二部分210-2以形成第一开口212和第二开口214。在该阶段，由于已执行鳍结构203和伪栅极堆叠件的光刻，因此光刻工艺300可以是分辨率降低的不同类型的光刻工艺。换言之，光刻工艺300可以包括使用波长大于用于形成鳍结构203和伪栅极堆叠件的辐射源的波长的辐射源。例如，用于光刻工艺300的辐射源可以是氟化氪(KrF)准分子激光辐射源，其波长约248nm。与EUV辐射源、ArF辐射源或采用浸没技术的ArF辐射源相比，具有KrF辐射源的光刻工艺300经济得多。
为了确保第二开口214的X方向尺寸小于第四伪栅极堆叠件204-4的第四栅极长度L4，第四栅极长度L4应基本上等于或大于用于光刻工艺300的辐射源的波长。在用于光刻工艺300的辐射源的波长为248nm的实施例中，第四栅极长度L4应该约248nm或更大。然而，这并不意味着第四栅极长度L4应该远大于248nm。如上所述，将用第二隔离栅极结构222-2(如图10所示)替换第四伪栅极堆叠件204-4。换言之，当仅用作隔离函数的第四栅极长度L4过大时，可能会浪费宝贵的空间。实验和模拟结果表明，当第四栅极长度L4介于约100nm到约150nm之间时，所得到的第二隔离栅极结构222-2将适当地发挥必要的隔离功能。考虑到光刻工艺300的分辨率限制、对高器件密度的偏好以及隔离的充分性，第四栅极长度L4可能会基本上等于248nm，诸如介于约240nm到约260nm之间。
参考图1和图5，方法100包括框108，其中回蚀刻PR层210。在一些实施例中，可以在框108处执行回蚀刻工艺400。回蚀刻工艺400对PR层210可能有选择性，使得回蚀刻工艺400基本上不会蚀刻栅极顶部硬掩模部件206。在一些实施例中，蚀刻工艺400可能是干法蚀刻工艺、湿法蚀刻工艺和/或合适的刻蚀工艺。在一些实施方式中，回蚀刻工艺400受时间控制，使得在框108结束时，PR层210的顶面与工件200上的伪栅极堆叠件的顶面大致齐平。在框110处的操作期间，残留PR层210可以保护鳍结构和源极/漏极部件208。
参考图1和图6，方法100包括框110，其中移除位于第一器件区域10和第二器件区域20上方的栅极顶部硬掩模部件206。在一些实施例中，在框110处执行对栅极顶部硬掩模部件206有选择性的蚀刻工艺。蚀刻工艺可能是干法蚀刻工艺、湿法蚀刻工艺或合适的蚀刻工艺。如图6所示，从工件200的第一器件区域10和第二器件区域20完全移除栅极顶部硬掩模部件206。
参考图1和图7，方法100包括框112，其中在工件200上方沉积介电层216。介电层216可能包括诸如四乙基原硅酸盐(TEOS)等的介电材料、未掺杂硅酸盐玻璃或诸如硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)等的掺杂氧化硅、其它合适的介电材料或其组合。在所描绘的实施例中，介电层216包括含氧化物的介电材料。介电层216可通过沉积工艺沉积，诸如，例如CVD、FCVD、SOG、其它合适的方法或其组合。介电层216可以称为层间介电(ILD)层216。
参考图1和图8，方法100包括框114，其中平坦化介电层216以暴露第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4的顶面。在框114处，可以执行诸如CMP工艺等的平坦化工艺，以移除位于第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4上方的ILD层216的部分，从而暴露其顶面。如图8所示，在框114结束时，第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3、第四伪栅极堆叠件204-4和ILD层216的顶面共面或基本共面。
参考图1、图9和图10，方法100包括框116，其中用第一栅极结构220-1、第一隔离栅极结构222-1、第二栅极结构220-2和第二隔离栅极结构222-2替换第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4。参考图9，在一些实施例中，伪栅极堆叠件204(包括第一伪栅极堆叠件204-1、第二伪栅极堆叠件204-2、第三伪栅极堆叠件204-3和第四伪栅极堆叠件204-4)用作功能栅极结构220(包括第一栅极结构220-1和第二栅极结构220-2)和隔离栅极结构222(包括第一隔离栅极结构222-1和第二隔离栅极结构222-2)的占位控件，且在框116处被选择性地蚀刻掉。在伪栅极堆叠件204包括多晶硅的实例中，可以使用对多晶硅有选择性的蚀刻工艺来移除伪栅极堆叠件204，以形成其中暴露多个鳍结构203中的沟道区的栅极沟槽。
虽然未明确示出，但栅极结构220和隔离栅极结构222中的每一个可以包括栅极介电层和栅电极。栅极介电层可以包括位于鳍结构203的沟道区上的界面层和位于界面层上方的一个或多个高k介电层(即，具有大于氧化硅的约3.9的介电常数的介电常数)。在一些实施方式中，界面层可以包括氧化硅，且高k介电层可以包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪等或其组合。界面层的作用是增强高k介电层对鳍结构203的沟道区的粘附。栅电极可以包括至少一个功函数金属层和设置在其上方的金属填充层。根据半导体器件200的导电类型，功函数金属层可以是p型或n型功函数金属层。示例性功函数材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的功函数材料或其组合。金属填充层可以包括铜(Cu)、钨(W)、铝(Al)、钴(Co)、其它合适的材料或其组合，并且可以使用物理气相沉积(PVD)、CVD、ALD或其它合适的工艺来沉积。如图10所示，可以对工件200执行平坦化工艺以形成平坦的顶面。
现参考图10。半导体器件200可以包括第一器件区域10中的第一晶体管230和第二器件区域20中的第二晶体管240。第一晶体管230中的每一个通过第一隔离栅极结构222-1中的至少一个沿着X方向与相邻的第一晶体管230隔开。在一些实施例中，第一晶体管230中的每一个通过第一隔离栅极结构222-1中的两个沿着X方向与相邻的第一晶体管230隔开。第二晶体管240中的每一个通过第二隔离栅极结构222-2中的至少一个沿着X方向与相邻的第二晶体管240隔开。在一些实施例中，第二晶体管240中的每一个通过第二隔离栅极结构222-2中的两个沿着X方向与相邻的第二晶体管240隔开。如上所述，在半导体器件200是ADC的实施例中，第一器件区域10是数字区域，第二器件区域20是模拟区域。在这些实施例中，第一晶体管230具有介于约0.5V到约0.8V之间的工作电压，且第二晶体管240具有诸如介于约2.5V到约3.3V之间等的介于约1.8V到约4V之间的工作电压。在一些实施方式中，第一晶体管230的第一栅极长度L1介于约8nm到33nm之间，且第二晶体管240的第三栅极长度L3介于约240nm到约6000nm之间。第一器件区域10中的第二晶体管240是长栅极器件。第二隔离栅极结构222-2的第四栅极长度L4可以介于约100nm到约320nm之间。在框106处形成的开口涉及使用波长为248nm的KrF辐射源的实施例中，第四栅极长度L4可以介于约240nm到约260nm之间。
本发明的方法提供益处。在高压或ADC应用中，可以在具有第一器件区域和第二器件区域的工件上制造单个器件，其中在第二器件区域中设置用于高压应用的长栅极器件。根据本发明的一些实施例，在伪栅极堆叠件上方沉积光刻胶层，所述伪栅极堆叠件中的每一个由栅极顶部硬掩模部件覆盖。由于第一器件区域和第二器件区域中的伪栅极堆叠密度不同，光刻胶层在第二器件区域中可能较厚，在第一器件区域中可能较薄。为了平衡不均匀的光刻胶层厚度，在第二器件区域中的每个伪栅极堆叠件上方有选择性地形成光刻胶层中的开口。这些开口允许在工件上均匀回蚀刻光刻胶层，这进而导致均匀移除栅极顶部硬掩模部件。在使用辐射源形成开口的实施方式中，第二器件区域中的伪栅极堆叠件可具有与该辐射源的波长存在关系的尺寸。本发明的方法允许用于制造不同栅极长度的器件的改进工艺窗口。
本公开提供了许多不同的实施例。在一个实施例中，提供了方法。所述方法包括：提供工件，包括：第一伪栅极堆叠件和第二伪栅极堆叠件，设置在所述工件的第一区域中；第一源极/漏极部件，设置在所述第一伪栅极堆叠件与所述第二伪栅极堆叠件之间；第三伪栅极堆叠件和第四伪栅极堆叠件，设置在所述工件的第二区域中；第二源极/漏极部件，设置在所述第三伪栅极堆叠件与所述第四伪栅极堆叠件之间；硬掩模层，设置在所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件中的每一个的上方。所述方法还包括：在所述工件上方沉积光刻胶(PR)层，以在所述第一区域上方形成第一PR层部分，并且在所述第二区域上方形成第二PR层部分；以及选择性地在所述第三伪栅极堆叠件上方形成穿过所述第二PR层部分的第一开口，并且在所述第四伪栅极堆叠件上方形成穿过所述第二PR层部分的第二开口。所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件包括多晶硅。
在一些实施例中，所述第一PR层部分包含第一厚度，且所述第二PR层部分包含大于所述第一厚度的第二厚度。在一些实施方式中，所述第一PR层部分的厚度与所述第二PR层部分的厚度之间的差异介于约
Figure BDA0003047680780000153
到约
Figure BDA0003047680780000152
之间。在一些实施例中，所述第一伪栅极堆叠件的第一宽度基本上等于所述第二伪栅极堆叠件的第二宽度，并且所述第三伪栅极堆叠件的第三宽度介于约240nm到1800nm之间。在一些实例中，所述选择性地形成所述第一开口和所述第二开口包括使用光刻辐射源，并且所述第四伪栅极堆叠件的第四宽度基本上等于所述光刻辐射源的波长。在一些实施例中，所述波长约248nm。在一些实施方式中，所述方法还包括：回蚀刻所述第一PR层部分和所述第二PR层部分；移除硬掩模层；在所述工件上方沉积介电层；平坦化所述工件，使得所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件的顶面与所述介电层共面；以及分别用第一栅极结构、第一隔离栅极结构、第二栅极结构和第二隔离栅极结构替换所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件。
在另一实施例中，提供了方法。所述方法包括：提供工件，包括：多个鳍结构，在所述工件的第一区域和第二区上方沿第一方向延伸；多个第一伪栅极堆叠件和多个第二伪栅极堆叠件，设置在所述第一区域中；多个第三伪栅极堆叠件和多个第四伪栅极堆叠件，设置在所述第二区域中；硬掩模层，设置在所述多个第一伪栅极堆叠件、所述多个第二伪栅极堆叠件、所述多个第三伪栅极堆叠件和所述多个第四伪栅极堆叠件中的每一个的上方。所述方法还包括：在所述工件上方沉积PR层，以在所述第一区域上方形成第一PR层部分，并且在所述第二区域上方形成第二PR层部分；以及选择性地在所述多个第三伪栅极堆叠件上方形成穿过所述第二PR层部分的多个第一开口，并且在所述多个第四伪栅极堆叠件上方形成穿过所述第二PR层部分的多个第二开口，而所述第一PR层部分保持完好。在一些实例中，所述多个第一伪栅极堆叠件和所述多个第二伪栅极堆叠件包括第一伪栅极堆叠件密度，且所述多个第三伪栅极堆叠件和所述多个第四伪栅极堆叠件包括大于所述第一伪栅极堆叠件密度的第二伪栅极堆叠件密度。在一些实施方式中，所述第一PR层部分包含第一厚度，且所述第二PR层部分包含大于所述第一厚度的第二厚度。在一些实例中，所述第一厚度与所述厚度之间的差异介于约
Figure BDA0003047680780000163
到约
Figure BDA0003047680780000164
之间。在一些实施例中，所述多个第一伪栅极堆叠件通过所述多个第二伪栅极堆叠件中的至少一个隔开，且所述多个第三伪栅极堆叠件通过所述多个第四伪栅极堆叠件中的至少一个隔开。在一些实施方式中，所述多个第三伪栅极堆叠件中的每一个的第一宽度介于约240nm到1800nm之间，所述选择性地形成所述多个第一开口和所述多个第二开口包括使用光刻辐射源，并且所述多个第四伪栅极堆叠件中的每一个的第二宽度基本上等于所述光刻辐射源的波长。在一些实施例中，所述波长约248nm。在一些实施方式中，所述方法还包括：回蚀刻所述第一PR层部分和所述第二PR层部分；移除所述工件上方的所述硬掩模层；在所述工件上方沉积介电层；平坦化所述工件，使得所述多个第一伪栅极堆叠件、所述多个第二伪栅极堆叠件、所述多个第三伪栅极堆叠件和所述多个第四伪栅极堆叠件的顶面与所述介电层共面；以及分别用多个第一栅极结构、多个第一隔离栅极结构、多个第二栅极结构和多个第二隔离栅极结构替换所述多个第一伪栅极堆叠件、所述多个第二伪栅极堆叠件、所述多个第三伪栅极堆叠件和所述多个第四伪栅极堆叠件。
在又一实施例中，提供了方法。所述方法包括：提供工件，包括具有第一伪栅极堆叠件密度的第一区域和具有大于所述第一伪栅极堆叠件密度的第二伪栅极堆叠件密度的第二区域。所述方法还包括：在所述工件上方沉积PR层，以在所述第一区域上方形成第一PR层部分，并且在所述第二区域上方形成第二PR层部分；形成穿过所述第二PR层部分的多个开口，而所述第一PR层部分保持完好；以及在所述形成所述多个开口之后，回蚀刻所述PR层。
在一些实施例中，所述工件包括所述第二区域中的多个第一伪栅极堆叠件和多个第二伪栅极堆叠件，并且所述多个开口暴露所述多个第一伪栅极堆叠件中的每一个和所述多个第二伪栅极堆叠件中的每一个的一部分。在一些实施方式中，所述形成所述多个开口包括使用光刻辐射源，所述多个第一伪栅极堆叠件中的每一个的宽度大于所述光刻辐射源的波长，并且所述多个第二伪栅极堆叠件中的每一个的宽度基本上等于所述光刻辐射源的波长。在一些实施例中，所述第一PR层部分包含第一厚度，且所述第二PR层部分包含大于所述第一厚度的第二厚度。在一些实例中，所述第一厚度与所述厚度之间的差异介于约
Figure BDA0003047680780000173
到约
Figure BDA0003047680780000174
之间。
上面概述了若干实施例的特征。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
提供工件，包含：
第一伪栅极堆叠件和第二伪栅极堆叠件，设置在所述工件的第一区域中，
第一源极/漏极部件，设置在所述第一伪栅极堆叠件与所述第二伪栅极堆叠件之间，
第三伪栅极堆叠件和第四伪栅极堆叠件，设置在所述工件的第二区域中，
第二源极/漏极部件，设置在所述第三伪栅极堆叠件与所述第四伪栅极堆叠件之间，
硬掩模层，设置在所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件中的每一个的上方；
在所述工件上方沉积光刻胶(PR)层，以在所述第一区域上方形成第一PR层部分，并且在所述第二区域上方形成第二PR层部分；以及
选择性地在所述第三伪栅极堆叠件上方形成穿过所述第二PR层部分的第一开口，并且在所述第四伪栅极堆叠件上方形成穿过所述第二PR层部分的第二开口，
其中，所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件包括多晶硅。
2.根据权利要求1所述的方法，其中，所述第一PR层部分包含第一厚度，且所述第二PR层部分包含大于所述第一厚度的第二厚度。
3.根据权利要求1所述的方法，其中，所述第一PR层部分的厚度与所述第二PR层部分的厚度之间的差异介于约
Figure FDA0003047680770000011
到约
Figure FDA0003047680770000012
之间。
4.根据权利要求1所述的方法，
其中，所述第一伪栅极堆叠件的第一宽度基本上等于所述第二伪栅极堆叠件的第二宽度，
其中，所述第三伪栅极堆叠件的第三宽度介于约240nm到1800nm之间。
5.根据权利要求4所述的方法，
其中，所述选择性地形成所述第一开口和所述第二开口包括使用光刻辐射源，
其中，所述第四伪栅极堆叠件的第四宽度基本上等于所述光刻辐射源的波长。
6.根据权利要求5所述的方法，其中，所述波长约248nm。
7.根据权利要求1所述的方法，还包括：
回蚀刻所述第一PR层部分和所述第二PR层部分；
移除所述硬掩模层；
在所述工件上方沉积介电层；
平坦化所述工件，使得所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件的顶面与所述介电层共面；以及
分别用第一栅极结构、第一隔离栅极结构、第二栅极结构和第二隔离栅极结构替换所述第一伪栅极堆叠件、所述第二伪栅极堆叠件、所述第三伪栅极堆叠件和所述第四伪栅极堆叠件。
8.一种形成半导体器件的方法，包括：
提供工件，所述工件包括：
多个鳍结构，在所述工件的第一区域和第二区上方沿第一方向延伸，
多个第一伪栅极堆叠件和多个第二伪栅极堆叠件，设置在所述第一区域中，
多个第三伪栅极堆叠件和多个第四伪栅极堆叠件，设置在所述第二区域中，
硬掩模层，设置在所述多个第一伪栅极堆叠件、所述多个第二伪栅极堆叠件、所述多个第三伪栅极堆叠件和所述多个第四伪栅极堆叠件中的每一个的上方；
在所述工件上方沉积光刻胶(PR)层，以在所述第一区域上方形成第一PR层部分，并且在所述第二区域上方形成第二PR层部分；以及
选择性地在所述多个第三伪栅极堆叠件上方形成穿过所述第二PR层部分的多个第一开口，并且在所述多个第四伪栅极堆叠件上方形成穿过所述第二PR层部分的多个第二开口，而所述第一PR层部分保持完好。
9.根据权利要求8所述的方法，
其中，所述多个第一伪栅极堆叠件和所述多个第二伪栅极堆叠件包括第一伪栅极堆叠件密度；
其中，所述多个第三伪栅极堆叠件和所述多个第四伪栅极堆叠件包括大于所述第一伪栅极堆叠件密度的第二伪栅极堆叠件密度。
10.一种形成半导体器件的方法，包括：
提供工件，包括具有第一伪栅极堆叠件密度的第一区域和具有大于所述第一伪栅极堆叠件密度的第二伪栅极堆叠件密度的第二区域；
在所述工件上方沉积光刻胶(PR)层，以在所述第一区域上方形成第一PR层部分，并且在所述第二区域上方形成第二PR层部分；
形成穿过所述第二PR层部分的多个开口，而所述第一PR层部分保持完好；以及
在所述形成所述多个开口之后，回蚀刻所述PR层。
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