CN113783542B - 差分放大电路、功率器件和电器设备 - Google Patents

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Abstract

本申请公开一种差分放大电路、功率器件和电器设备。该差分放大电路包括尾电流单元、第一差分放大单元、第二差分放大单元、负载单元和钳位单元；第一差分放大单元包括第一晶体管和第二晶体管，第一晶体管的输入端和第二晶体管的输入端连接形成第一节点，第一节点连接尾电流单元；第二差分放大单元包括第三晶体管和第四晶体管，第三晶体管的控制端和第四晶体管的控制端连接形成第二节点；负载单元连接第二差分放大单元，并输出差分输出信号；钳位单元连接第一节点和第二节点，用于维持第一节点和第二节点之间的电压差恒定。本申请可以在增加差分放大电路增益的同时，使得差分放大电路具有较大的共模范围。

Description

差分放大电路、功率器件和电器设备
技术领域
本申请涉及集成电路技术领域，特别是涉及一种差分放大电路、功率器件和电器设备。
背景技术
常规的差分放大电路具有小的电压增益及较宽的共模范围。目前可通过一些设计增加差分放大电路的增益，但是可能会导致差分放大电路的共模范围减小。
发明内容
本申请主要的目的是提供一种差分放大电路、功率器件和电器设备，以在增加差分放大电路增益的同时，保证差分放大电路具有较大的共模范围。
为解决上述问题，本申请采用的一个技术方案是：提供一种差分放大电路，该差分放大电路包括尾电流单元、第一差分放大单元、第二差分放大单元、负载单元和钳位单元：
第一差分放大单元包括第一晶体管和第二晶体管，第一晶体管的输入端和第二晶体管的输入端连接形成第一节点，第一节点连接尾电流单元，第一晶体管和第二晶体管的控制端分别用于输入差分输入信号；
第二差分放大单元包括第三晶体管和第四晶体管，第三晶体管的控制端和第四晶体管的控制端连接形成第二节点，第三晶体管的输入端连接第一晶体管的输出端，第四晶体管的输入端连接第二晶体管的输出端；
负载单元连接第二差分放大单元，并输出差分输出信号；
钳位单元连接第一节点和第二节点，用于维持第一节点和第二节点之间的电压差恒定。
其中，钳位单元包括恒流单元和第五晶体管，第五晶体管的输出端连接第二节点和恒流单元的输出端，第五晶体管的输入端和第一节点连接，以通过恒流单元和第五晶体管配合使得第一节点与第二节点之间的电压差恒定。
其中，第五晶体管为场效应管，场效应管的控制端与第二节点连接。
其中，第五晶体管为齐纳二极管。
其中，恒流单元包括偏置单元和第六晶体管，第六晶体管连接于供电电压输入端和第五晶体管的输出端之间，偏置单元用于向第六晶体管的控制端提供恒定的电压。
其中，偏置单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和电阻；
第七晶体管和第八晶体管的输出端连接供电电压输入端，第八晶体管的输入端连接第七晶体管的控制端和第八晶体管的控制端；
第九晶体管的输出端连接第七晶体管的输入端，第十晶体管的输出端连接第八晶体管的输入端，第十晶体管的输入端连接第九晶体管的控制端和第十晶体管的控制端；
第十一晶体管的输出端连接第九晶体管的输入端、第十一晶体管的控制端和第十二晶体管的控制端，第十二晶体管的输出端连接第十晶体管的输入端；
第十三晶体管的输出端连接第十一晶体管的输入端、第十三晶体管的控制端和第十四晶体管的控制端，第十三晶体管的输入端接入接地电压，第十四晶体管的输出端连接第十二晶体管的输入端，电阻连接于第十四晶体管的输入端和接地电压之间；
其中，第十四晶体管的增益因子是第十三晶体管的增益因子的N倍，N为大于1的整数；
第八晶体管的输入端还连接于第六晶体管的控制端。
其中，尾电流单元包括尾电流管，尾电流管的输入端接入接地电压，尾电流管的输出端连接第一节点，其中第十三晶体管的输出端还连接于尾电流管的控制端。
其中，负载单元包括至少一组负载管对；
每一组负载管对包括控制端相互连接的第一负载管和第二负载管，第一负载管和第二负载管的输出端均与供电电压输入端电性连接，第一负载管的输入端还连接于第一负载管的控制端，第一负载管的输入端与第三晶体管的输出端电性连接，第二负载管的输入端与第四晶体管的输出端的电性连接。
为解决上述问题，本申请采用的另一个技术方案是：提供一种功率器件，该功率器件包括上述的差分放大电路。
为解决上述问题，本申请采用的又一个技术方案是：提供一种电器设备，该电器设备包括如上述的功率器件。
本申请的差分放大电路中，钳位单元连接第一节点和第二节点，使得第一节点的电压增加时，第二节点的电压同步增加；第一节点的电压降低时，第二节点的电压同步降低，避免第三晶体管和第四晶体管进入线性区，保证高增益，并且本申请的差分放大电路的共模范围为Vth+2Δ～VCC，从而在增加差分放大电路增益的同时，使得差分放大电路具有较大的共模范围，其中Vth为器件的阈值电压，Δ为器件的过驱动电压，VCC为电源电压。
附图说明
图1是一种差分放大电路的结构示意图；
图2是另一种差分放大电路的结构示意图；
图3是本申请差分放大电路一实施方式的结构示意图；
图4是本申请差分放大电路另一实施方式的结构示意图；
图5是本申请差分放大电路一实施例的结构示意图；
图6是本申请差分放大电路另一实施例的结构示意图；
图7是本申请功率器件一实施方式的结构示意图；
图8是本申请电器设备一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅是本申请的一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
需要说明，若本申请实施方式中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本申请实施方式中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。另外，各个实施方式之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
常见的差分放大电路的结构示意图如图1所示。图1的差分放大电路的增益Av＝gmRout，共模范围为Vth+2Δ～VCC，其中，gm为N型差分管的跨导，Rout为输出阻抗，Vth为N型差分管阈值电压，Δ为过驱动电压。其中，过驱动电压Δ＝Vgs-Vth，过驱动电压可以理解为：超过驱动门限(Vth)的剩余电压大小。因此，常规的差分放大电路具有小的电压增益及较宽的共模范围。
为了提高差分放大电路的增益，可采用如图2所示的结构。图2所示的差分放大电路内设置有镜像(Cascode)结构，图2所示的差分放大电路对输入信号进行二级差分放大，显著提高了电压增益，但共模范围减小为Vth+2Δ～Vbi-Δ。
基于此，本申请提供一种差分放大电路，在增加差分放大电路增益的同时，保证差分放大电路具有较大的共模范围。
具体地，如图3所示，图3是本申请差分放大电路一实施方式的结构示意图，本实施方式差分放大电路包括尾电流单元ISS、第一差分放大单元、第二差分放大单元、负载单元和钳位单元，以通过钳位单元使第一差分放大单元和尾电流单元之间的电位差保持恒定，避免第四晶体管M4和第三晶体管M3进入线性区，保证差分放大电路对输入信号进行两次差分放大，以保证差分放大电路具有高的电压增益，并且使得差分放大电路的共模范围为Vth+2Δ～VCC，从而在增加差分放大电路增益的同时，可以保证差分放大电路具有较大的共模范围。
其中，第一差分放大单元包括第一晶体管M1。第一晶体管M1可具有控制端、输入端以及输出端。如图3所示，第一晶体管M1为N通道增强型MOSFET时，控制端为栅极端，输入端为源极端，输出端为漏极端。下文将描述的第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、尾电流管M15、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14亦以N通道增强型MOSFET为例，实务上可替换为其他型态的晶体管或具类似功能的电路组件，并对应调整与其他组件间的配置关系。
第一差分放大单元还包括第二晶体管M2。第二晶体管M2的源极端和第一晶体管M1的源极端连接形成第一节点b。第一节点b连接尾电流单元ISS。第一晶体管M1的栅极端和第二晶体管M2的栅极端分别用于接入差分输入信号。
其中，本申请的差分放大电路可以为双端输入。具体地，第二晶体管M2的栅极端和第一晶体管M1的栅极端可分别为差分放大电路的第一信号输入端IN+和第二信号输入端IN-。差分放大电路工作时，可通过第一信号输入端IN+和第二信号输入端IN-给差分放大电路输入共模信号或差模信号，以通过差分放大电路对输入的共模信号或差模信号进行处理。在其他实施例中，差分放大电路可为单端输入，具体可将第一晶体管M1的栅极端或第二晶体管M2的栅极端作为差分放大电路的信号输入端。
第二差分放大单元包括第三晶体管M3和第四晶体管M4。第三晶体管M3的栅极端和第四晶体管M4的栅极端连接形成第二节点c，第三晶体管M3的源极端和第一晶体管M1的漏极端相连接。第四晶体管M4的源极端和第二晶体管M2的漏极端相连接。
负载单元连接第二差分放大单元。负载单元可用于输出差分输出信号。
可选地，负载单元可包括至少一组负载管对。每一组负载管对包括第一负载管和第二负载管。第一负载管的栅极端和第二负载管的栅极端相互连接。
其中，第一负载管可具有控制端、输入端以及输出端。如图3所示，第一负载管为P通道增强型MOSFET时，控制端为栅极端，输出端为源极端，输入端为漏极端。下文将描述的第六晶体管M6、第七晶体管M7、第二负载管、第八晶体管M8、第九晶体管M9、第十晶体管M10亦以P通道增强型MOSFET为例，实务上可替换为其他型态的晶体管或具类似功能的电路组件，并对应调整与其他组件间的配置关系。
第二负载管和第一负载管的源极端均与供电电压输入端VCC电性连接。第一负载管的漏极端还和自身的栅极端相连接。第一负载管的漏极端与第三晶体管M3的漏极端电性连接。第二负载管的漏极端与第四晶体管M4的漏极端电性连接。
具体地，如图3所示，负载单元包括两组负载管对。第一组的第一负载管MP1的漏极端和第三晶体管M3的漏极端相连接。第一组的第一负载管MP1的源极端和第二组的第一负载管MP3的漏极端相连接。第二组的第一负载管MP3的源极端连接于供电电压输入端VCC。第一组的第二负载管MP2的漏极端和第四晶体管M4的漏极端相连接。第一组的第二负载管MP2的源极端和第二组的第二负载管MP4的漏极端相连接。第二组的第二负载管MP4的源极端连接于供电电压输入端VCC。
可选地，本申请的差分放大电路可为单端输出电路。如图3所示，第一组的第二负载管MP2的漏极端用于输出差分放大电路处理后的信号。在其他实施例中，差分放大电路可为双端输出电路，例如可将图3所示的第一组的第一负载管MP1的漏极端和第二负载管MP2的漏极端分别作为差分放大电路的第一信号输出端和第二信号输出端。
可选地，钳位单元连接第一节点b和第二节点c，用于维持第一节点b和第二节点c之间的电压差恒定。
在本实施方式中，钳位单元将第一节点b和第二节点c相连接，其中，第一节点b是第一差分放大单元中第一晶体管M1的源极端和第二晶体管M2源极端相连而形成的，第二节点c是第二差分放大单元中第三晶体管M3的栅极端和第四晶体管M4的栅极端相连而形成的，使得第一节点b的电压增加时，第二节点c的电压同步增加；第一节点b的电压降低时，第二节点c的电压同步降低，避免第四晶体管M4和第三晶体管M3进入线性区，保证差分放大电路对输入信号进行两次差分放大，以保证差分放大电路具有高的电压增益，并且本申请的差分放大电路的共模范围为Vth+2Δ～VCC，从而在增加差分放大电路增益的同时，可以保证差分放大电路具有较大的共模范围。
其中，钳位单元可以为任意形式的恒压单元。
可选地，如图4所示，钳位单元可以包括第五晶体管M5和恒流单元I0。
其中，恒流单元I0的输出端和第五晶体管M5的漏极端相连接，并且还和第二节点c相连接。第五晶体管M5的源极端和第一节点b相连，这样可以通过恒流单元I0使第五晶体管M5的源漏极之间的电流恒定，使得第五晶体管M5的源极端和漏极端的电位差恒定，从而使得与第五晶体管M5两端分别相连的第二节点c和第一节点b的电位差恒定，让第二节点c的电压与第一节点b的电压同步变化，避免第四晶体管M4和第三晶体管M3进入线性区，保证高增益，并且使得差分放大电路具有较大的共模范围。
进一步地，如图5所示，第五晶体管M5可以是场效应管。恒流单元I0输出的电流恒定时，第五晶体管M5的源极端和漏极端之间的电位差Vgs恒定，从而第二节点c和第一节点b的电位差恒定。另外，第五晶体管M5的栅极端和第五晶体管M5的漏极端相连。
在其他实施方式中，如图6所示，第五晶体管可以为齐纳二极管dz，通过齐纳二极管dz维持第二节点c和第一节点b的电压差恒定。
可选地，第二节点c和第一节点b之间的电位差可以恒定设置为Vgs+Δ，这样可以保证第一晶体管M1和第三晶体管M3工作在饱和恒流源区，进一步提高了差分放大电路的电压增益。
以第五晶体管为场效应管为例，为使第二节点c和第一节点b之间的电压差恒定为Vgs+Δ，可以设计合适的恒流单元I0，使得通过第五晶体管M5的电流Ids为Ids＝k/2*(Vgs-Vth)^2，以使第二节点c和第一节点b之间的电位差可以恒定为Vgs+Δ；
其中，k为增益因子，与器件的设计相关；Vgs为第五晶体管M5的栅-源电压，Vth为第五晶体管M5的阈值电压。
请继续参阅图5，恒流单元I0可包括第六晶体管M6和偏置单元。第六晶体管M6的源极端和供电电压输入端VCC相连。第六晶体管M6的漏极端连接于第五晶体管M5的漏极端。恒压单元I0的偏置单元用于向第六晶体管M6的栅极端提供恒定的电压。
可选地，偏置单元包括第七晶体管M7、第九晶体管M9、第十一晶体管M11、第十三晶体管M13、第八晶体管M8、第十晶体管M10、第十二晶体管M12、第十四晶体管M14和电阻R。
第七晶体管M7的源极端以及第八晶体管M8的源极端均和供电电压输入端VCC相连。第七晶体管M7的栅极端连接于第八晶体管M8的栅极端。第八晶体管M8的漏极端还和第八晶体管M8的栅极端相连接。
第九晶体管M9的源极端和第七晶体管M7的漏极端相连接。第九晶体管M9的栅极端连接于第十晶体管M10的栅极端。第十晶体管M10的源极端和第八晶体管M8的漏极端相连接。第十晶体管M10的漏极端连接于第十晶体管M10的栅极端。
第十一晶体管M11的漏极端和第九晶体管M9的漏极端相连接，并且连接于第十一晶体管M11的栅极端。第十一晶体管M11的栅极端连接于第十二晶体管M12的栅极端。第十二晶体管M12的漏极端和第十晶体管M10的漏极端相连。
第十三晶体管M13的漏极端和第十一晶体管M11的源极端相连接，并且连接于第十三晶体管M13的栅极端。第十三晶体管M13的栅极端还连接于第十四晶体管M14的栅极端。第十三晶体管M13的源极端和接地电压GND相连接。第十四晶体管M14的漏极端和第十二晶体管M12的源极端相连。第十四晶体管M14的源极端连接于电阻R的一端，电阻R的另一端连接于接地电压GND。
其中，第十四晶体管M14的增益因子是第十三晶体管M13的增益因子的N倍。其中，N为大于1的整数，例如，N可为2或4等。
第八晶体管M8的漏极端还与第六晶体管M6的栅极端相连接。
另外，如图5所示，尾电流单元ISS可包括尾电流管M15。
尾电流管M15的源极端和接地电压GND相连接。尾电流管M15的漏极端和第一节点b相连接。尾电流管M15的栅极端连接于偏置单元中的第十三晶体管M13的漏极端，以通过偏置单元给尾电流管M15的栅极端提供偏置电压。
为直观说明本申请差分放大电路，本申请提供下述实施例。
实施例1
如图5所示，差分放大电路包括尾电流单元ISS、第一差分放大单元、第二差分放大单元、负载单元和钳位单元。
第一差分放大单元包括源极端相互连接的第二晶体管M2和第一晶体管M1。且第一晶体管M1的源极端和第二晶体管M2的源极端连接形成与尾电流单元ISS连接的第一节点b。第一晶体管M1的栅极端和第二晶体管M2的栅极端分别作为差分放大电路的第一信号输入端IN+和第二信号输入端IN-。
第二差分放大单元包括栅极端相互连接的第四晶体管M4和第三晶体管M3。且第三晶体管M3的源极端连接于第一晶体管M1的漏极端。第三晶体管M3的栅极端和第四晶体管M4的栅极端连接形成第二节点c。第四晶体管M4的源极端和第二晶体管M2的漏极端相连接。
负载单元包括两组负载管对。每一组负载管对包括栅极端相互连接的第二负载管和第一负载管。
第一组的第一负载管MP1的漏极端和第三晶体管M3的漏极端相连，且还连接于第一组的第一负载管MP1的栅极端。
第一组的第二负载管MP2的漏极端和第四晶体管M4的漏极端相连接。且第一组的第二负载管MP2的漏极端为信号输出端。
第二组的第一负载管MP3的漏极端和第一组的第一负载管MP1的源极端相连接，且还和第二组的第一负载管MP3的栅极端相连。第二组的第一负载管MP3的源极端和供电电压输入端VCC相连接。
第二组的第二负载管MP4的漏极端和第一组的第二负载管MP2的源极端相连接。第二组的第二负载管MP4的源极端和供电电压输入端VCC相连接。
钳位单元包括第五晶体管M5和恒流单元I0，用于连接第二节点c和第一节点b，用于使第二节点c和第一节点b之间的电压差恒定。
恒流单元I0的第一端和供电电压输入端VCC相连，恒流单元I0的第二端连接于第五晶体管M5的漏极端。第五晶体管M5的源极端连接于第一节点b，第五晶体管M5的漏极端和第五晶体管M5的栅极端相连接。
恒流单元I0包括第六晶体管M6和偏置单元。偏置单元连接于第六晶体管M6的栅极端。第六晶体管M6的源极端和供电电压输入端VCC相连，第六晶体管M6的漏极端连接于第二节点c。
偏置单元包括第七晶体管M7、第九晶体管M9、第十一晶体管M11、第十三晶体管M13、第八晶体管M8、第十晶体管M10、第十二晶体管M12、第十四晶体管M14和电阻R。
第七晶体管M7的源极端和供电电压输入端VCC相连。第七晶体管M7的栅极端连接于第八晶体管M8的栅极端。第八晶体管M8的源极端也与供电电压输入端VCC相连。第八晶体管M8的漏极端还和第八晶体管M8的栅极端相连接。
第九晶体管M9的源极端连接第七晶体管M7的漏极端。第九晶体管M9的栅极端连接于第十晶体管M10的栅极端。第十晶体管M10的源极端连接第八晶体管M8的漏极端，第十晶体管M10的漏极端连接第十晶体管M10的栅极端。
第十一晶体管M11的漏极端连接第九晶体管M9的漏极端，并且连接于第十一晶体管M11的栅极端。第十一晶体管M11的栅极端还连接于第十二晶体管M12的栅极端。第十二晶体管M12的漏极端连接第十晶体管M10的漏极端。
第十三晶体管M13的漏极端和第十一晶体管M11的源极端相连接，并且连接于第十三晶体管M13的栅极端。第十三晶体管M13的栅极端还连接于第十四晶体管M14的栅极端。第十三晶体管M13的源极端用于连接接地电压GND。
第十四晶体管M14的漏极端和第十二晶体管M12的源极端相连。第十四晶体管M14的源极端连接于电阻R的一端，电阻R的另一端连接于接地电压GND。
其中，第十四晶体管M14的增益因子是第十三晶体管M13的增益因子的N倍。
第八晶体管M8的漏极端还和第六晶体管M6的栅极端相连接。
尾电流单元ISS包括尾电流管M15。
尾电流管M15的源极端和接地电压GND相连。尾电流管M15的漏极端和第一节点b相连。尾电流管M15的栅极端连接于偏置单元中的第十三晶体管M13的漏极端。
实施例2
如图6所示，差分放大电路包括尾电流单元ISS、第一差分放大单元、第二差分放大单元、负载单元和钳位单元。
第一差分放大单元包括源极端相互连接的第二晶体管M2和第一晶体管M1。且第一晶体管M1的源极端和第二晶体管M2的源极端连接形成与尾电流单元ISS连接的第一节点b。第一晶体管M1的栅极端和第二晶体管M2的栅极端分别作为差分放大电路的第一信号输入端IN+和第二信号输入端IN-。
第二差分放大单元包括栅极端相互连接的第四晶体管M4和第三晶体管M3。且第三晶体管M3的源极端连接于第一晶体管M1的漏极端。第三晶体管M3的栅极端和第四晶体管M4的栅极端连接形成第二节点c。第四晶体管M4的源极端和第二晶体管M2的漏极端相连接。
负载单元包括两组负载管对。每一组负载管对包括栅极端相互连接的第二负载管和第一负载管。
第一组的第一负载管MP1的漏极端和第三晶体管M3的漏极端相连，且还连接于第一组的第一负载管MP1的栅极端。
第一组的第二负载管MP2的漏极端和第四晶体管M4的漏极端相连接。且第一组的第二负载管MP2的漏极端为信号输出端。
第二组的第一负载管MP3的漏极端和第一组的第一负载管MP1的源极端相连接，且还和第二组的第一负载管MP3的栅极端相连。第二组的第一负载管MP3的源极端和供电电压输入端VCC相连接。
第二组的第二负载管MP4的漏极端和第一组的第二负载管MP2的源极端相连接。第二组的第二负载管MP4的源极端和供电电压输入端VCC相连接。
钳位单元包括齐纳二极管dz和恒流单元I0，用于连接所述第二节点c和所述第一节点b，用于使所述第二节点c和所述第一节点b之间的电压差保持恒定。
恒流单元I0的第一端和供电电压输入端VCC相连接，恒流单元I0的第二端连接于齐纳二极管dz的一端，并且还连接于第二节点c。齐纳二极管dz的另一端连接于第一节点b。
恒流单元I0包括第六晶体管M6和偏置单元。偏置单元连接于第六晶体管M6的栅极端。第六晶体管M6的源极端和供电电压输入端VCC相连，第六晶体管M6的漏极端连接于第二节点c。
偏置单元包括第七晶体管M7、第九晶体管M9、第十一晶体管M11、第十三晶体管M13、第八晶体管M8、第十晶体管M10、第十二晶体管M12、第十四晶体管M14和电阻R。
第七晶体管M7的源极端和供电电压输入端VCC相连。第七晶体管M7的栅极端连接于第八晶体管M8的栅极端。第八晶体管M8的源极端也与供电电压输入端VCC相连。第八晶体管M8的漏极端还和第八晶体管M8的栅极端相连接。
第九晶体管M9的源极端连接第七晶体管M7的漏极端。第九晶体管M9的栅极端连接于第十晶体管M10的栅极端。第十晶体管M10的源极端连接第八晶体管M8的漏极端，第十晶体管M10的漏极端连接第十晶体管M10的栅极端。
第十一晶体管M11的漏极端连接第九晶体管M9的漏极端，并且连接于第十一晶体管M11的栅极端。第十一晶体管M11的栅极端还连接于第十二晶体管M12的栅极端。第十二晶体管M12的漏极端连接第十晶体管M10的漏极端。
第十三晶体管M13的漏极端和第十一晶体管M11的源极端相连接，并且连接于第十三晶体管M13的栅极端。第十三晶体管M13的栅极端还连接于第十四晶体管M14的栅极端。第十三晶体管M13的源极端用于连接接地电压GND。
第十四晶体管M14的漏极端和第十二晶体管M12的源极端相连。第十四晶体管M14的源极端连接于电阻R的一端，电阻R的另一端连接于接地电压GND。
其中，第十四晶体管M14的增益因子是第十三晶体管M13的增益因子的N倍。
第八晶体管M8的漏极端还和第六晶体管M6的栅极端相连接。
尾电流单元ISS包括尾电流管M15。
尾电流管M15的源极端和接地电压GND相连。尾电流管M15的漏极端和第一节点b相连。其中，第十三晶体管M13的漏极端还连接于尾电流管M15的栅极端。
请参阅图7，图7为本申请功率器件10一实施方式的结构示意图。该功率器件10包括上述的差分放大电路11。该功率器件可以为IPM模块等。
请参阅图8，图8为本申请电器设备20一实施方式的结构示意图。该电器设备20包括上述的功率器件21。电器设备20可以是家用电器，例如洗衣机、洗碗机、电饭煲、电压力锅、电炖锅或烤箱。
总而言之，本申请差分放大电路中的钳位单元连接第一节点b和第二节点c，其中，第一节点b是第一差分放大单元中第一晶体管M1的源极端和第二晶体管M2的源极端相连而形成的，第二节点c是第二差分放大单元中第三晶体管M3的栅极端和第四晶体管M4的栅极端相连而形成的，使得第一节点b的电压增加时，第二节点c的电压同步增加；第一节点b的电压降低时，第二节点c的电压同步降低，避免第三晶体管M3和第四晶体管M4进入线性区，保证差分放大电路对输入信号进行两次差分放大，以保证差分放大电路具有高的电压增益，并且本申请的差分放大电路的共模范围为Vth+2Δ～VCC，从而在增加差分放大电路增益的同时，可以保证差分放大电路具有较大的共模范围。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种差分放大电路，其特征在于，所述差分放大电路包括：
尾电流单元；
第一差分放大单元，包括第一晶体管和第二晶体管，所述第一晶体管的输入端和所述第二晶体管的输入端连接形成第一节点，所述第一节点连接所述尾电流单元，所述第一晶体管和所述第二晶体管的控制端分别用于输入差分输入信号；
第二差分放大单元，包括第三晶体管和第四晶体管，所述第三晶体管的控制端和所述第四晶体管的控制端连接形成第二节点，所述第三晶体管的输入端连接所述第一晶体管的输出端，所述第四晶体管的输入端连接所述第二晶体管的输出端；
负载单元，连接所述第二差分放大单元，并输出差分输出信号；
钳位单元，连接所述第一节点和所述第二节点，用于维持所述第一节点和所述第二节点之间的电压差恒定；
其中，所述钳位单元包括恒流单元和第五晶体管，所述第五晶体管的输出端连接所述第二节点和所述恒流单元的输出端，所述第五晶体管的输入端和所述第一节点连接，以通过所述恒流单元和所述第五晶体管配合使得所述第一节点与所述第二节点之间的电压差恒定；
所述恒流单元包括偏置单元和第六晶体管，所述第六晶体管连接于供电电压输入端和所述第五晶体管的输出端之间，所述偏置单元用于向所述第六晶体管的控制端提供恒定的电压。
2.根据权利要求1所述的差分放大电路，其特征在于，
所述第五晶体管为场效应管，所述场效应管的控制端与所述第二节点连接。
3.根据权利要求1所述的差分放大电路，其特征在于，
所述第五晶体管为齐纳二极管。
4.根据权利要求1所述的差分放大电路，其特征在于，
所述偏置单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和电阻；
所述第七晶体管和所述第八晶体管的输出端连接所述供电电压输入端，所述第八晶体管的输入端连接所述第七晶体管的控制端和所述第八晶体管的控制端；
所述第九晶体管的输出端连接所述第七晶体管的输入端，所述第十晶体管的输出端连接所述第八晶体管的输入端，所述第十晶体管的输入端连接所述第九晶体管的控制端和所述第十晶体管的控制端；
所述第十一晶体管的输出端连接所述第九晶体管的输入端、所述第十一晶体管的控制端和所述第十二晶体管的控制端，所述第十二晶体管的输出端连接所述第十晶体管的输入端；
所述第十三晶体管的输出端连接所述第十一晶体管的输入端、所述第十三晶体管的控制端和所述第十四晶体管的控制端，所述第十三晶体管的输入端接入接地电压，所述第十四晶体管的输出端连接所述第十二晶体管的输入端，所述电阻连接于所述第十四晶体管的输入端和所述接地电压之间；
其中，所述第十四晶体管的增益因子是所述第十三晶体管的增益因子的N倍，N为大于1的整数；
所述第八晶体管的输入端连接于所述第六晶体管的控制端。
5.根据权利要求4所述的差分放大电路，其特征在于，
所述尾电流单元包括尾电流管，所述尾电流管的输入端接入所述接地电压，所述尾电流管的输出端连接所述第一节点，其中所述第十三晶体管的输出端连接于所述尾电流管的控制端。
6.根据权利要求1所述的差分放大电路，其特征在于，
所述负载单元包括至少一组负载管对；
每一组负载管对包括控制端相互连接的第一负载管和第二负载管，所述第一负载管和所述第二负载管的输出端与供电电压输入端电性连接，所述第一负载管的输入端连接于所述第一负载管的控制端，所述第一负载管的输入端与所述第三晶体管的输出端电性连接，所述第二负载管的输入端与所述第四晶体管的输出端的电性连接。
7.一种功率器件，其特征在于，所述功率器件包括如权利要求1至6任一项所述的差分放大电路。
8.一种电器设备，其特征在于，所述电器设备包括如权利要求7所述的功率器件。
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