CN113764503A - 半导体结构及其形成方法 - Google Patents

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Abstract

本申请提供半导体结构及其形成方法，所述半导体的结构包括：半导体衬底，所述半导体衬底上形成有若干鳍；沟槽，位于所述半导体衬底中，分隔相邻的有源区；隔离结构，位于所述半导体衬底上并环绕所述鳍底部，其中，所述隔离结构不填充所述沟槽并且封闭所述沟槽的顶部。本申请所述的半导体结构及其形成方法，在相邻的有源区之间形成被空气填充的沟槽，利用所述沟槽隔离相邻的有源区，可以减少相邻有源区之间的漏电。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业继续按比例缩小半导体器件的尺寸，鳍式场效应晶体管(FinFET)等三维结构的设计成为半导体领域关注的热点。
然而现在的FinFET中仍然存在相邻有源区之间漏电等问题，需要提供更有效、更可靠的技术方案。
发明内容
本申请提供一种半导体结构及其形成方法，可以减少FinFET器件相邻有源区之间的漏电问题。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有若干鳍结构，在所述半导体衬底中形成有沟槽，所述沟槽分隔相邻的有源区；在所述沟槽顶部的表面生长封闭层，所述封闭层封闭所述沟槽顶部。
在本申请的一些实施例中，所述半导体衬底和所述鳍结构上形成有第一介质层，所述第一介质层暴露所述鳍结构的部分底部表面，所述半导体结构的形成方法还包括：形成第二介质层，所述第二介质层覆盖所述沟槽侧壁和所述第一介质层暴露的鳍结构表面；去除所述沟槽顶部侧壁的部分第二介质层、与所述沟槽顶部邻接的半导体衬底表面的部分第一介质层，以及所述第一介质层暴露的鳍结构表面覆盖的第二介质层。
在本申请的一些实施例中，去除所述沟槽顶部侧壁的部分第二介质层、与所述沟槽顶部邻接的半导体衬底表面的部分第一介质层，以及所述第一介质层暴露的鳍结构表面覆盖的第二介质层的方法包括：在所述第一介质层上和所述沟槽中形成硬掩膜层，所述硬掩膜层填满所述沟槽；回刻蚀所述硬掩膜层使所述硬掩膜层顶面低于所述沟槽顶面；刻蚀去除高于所述硬掩膜层顶面的部分所述第二介质层以及与所述沟槽邻接的半导体衬底表面的部分第一介质层；去除所述硬掩膜层。
在本申请的一些实施例中，回刻蚀所述硬掩膜层使所述硬掩膜层顶面低于所述沟槽顶面后，所述硬掩膜层低于所述沟槽的部分的深度占所述沟槽深度的10％至20％。
在本申请的一些实施例中，刻蚀去除高于所述硬掩膜层顶面的部分所述第二介质层以及与所述沟槽邻接的半导体衬底表面的部分第一介质层的方法为各向同性刻蚀。
在本申请的一些实施例中，在所述沟槽顶部侧壁、与所述沟槽顶部邻接的半导体衬底表面以及所述第一介质层暴露的鳍结构表面形成封闭层，所述封闭层封闭所述沟槽顶部的方法包括：在所述沟槽顶部侧壁、与所述沟槽顶部邻接的半导体衬底表面以及所述第一介质层暴露的鳍结构表面外延生长外延层，至所述外延层封闭所述沟槽顶部；减薄所述外延层形成所述封闭层。
在本申请的一些实施例中，减薄所述外延层形成所述封闭层的方法包括：采用各向异性的干法刻蚀工艺减薄所述外延层；采用灰化以及湿法刻蚀工艺进一步减薄所述外延层。
在本申请的一些实施例中，所述封闭层的厚度为1纳米至5纳米。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：采用FCVD工艺在所述第一介质层上以及封闭层上形成隔离材料层，所述隔离材料层填满所述若干鳍结构之间的空间并且顶部表面高于所述第一介质层的顶部表面；固化所述隔离材料层并氧化所述封闭层。
在本申请的一些实施例中，固化所述隔离材料层并氧化所述外延层的方法包括：采用蒸汽退火工艺处理所述隔离材料层并氧化所述外延层；采用干法退火工艺处理所述隔离材料层。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：平坦化所述隔离材料层以及第一介质层至暴露所述鳍结构的顶部，其中，所述鳍结构包括位于半导体衬底上的鳍以及位于所述鳍上的掩膜层；分别在不同有源区进行掺杂离子注入；去除所述掩膜层；刻蚀所述隔离材料层和第一介质层的一部分，形成环绕所述鳍底部的隔离结构。
在本申请的一些实施例中，所述半导体衬底中形成所述沟槽的方法包括：在所述第一介质层表面依次形成牺牲层、抗反射层和图案化的光阻层，所述图案化的光阻层定义所述沟槽的位置；以所述图案化的光阻层为掩膜刻蚀所述抗反射层、所述牺牲层和所述第一介质层，在所述第一介质层中形成开口；以所述第一介质层为掩膜刻蚀所述半导体衬底形成所述沟槽；去除所述牺牲层、抗反射层和图案化的光阻层。
在本申请的一些实施例中，采用原位蒸汽生成工艺形成所述第二介质层。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底上形成有若干鳍；沟槽，位于所述半导体衬底中，分隔相邻的有源区；隔离结构，位于所述半导体衬底上并环绕所述鳍底部，其中，所述隔离结构不填充所述沟槽并且封闭所述沟槽的顶部。
本申请所述的半导体结构及其形成方法，在相邻的有源区之间形成被空气填充的沟槽，利用所述沟槽隔离相邻的有源区，可以减少相邻有源区之间的漏电。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的平面分布图；
图2至图5为一种半导体结构的结构示意图；
图6至图7为一些半导体结构的结构示意图；
图8至图45为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体结构的平面分布图。参考图1所示，所述半导体结构包括半导体衬底100，所述半导体衬底100包括若干有源区110，所述若干有源区110上形成有若干鳍结构120。需要说明的是，图1仅仅是示意性地说明半导体结构的平面分布，其目的是便于理解本申请实施例所述的不同有源区以及有源区上的鳍结构的分布情况，因此图1中只是简略地示出有源区和鳍结构的分布，其他结构并未示出，图中的所述有源区和鳍结构的数量和尺寸关系等也并不代表实际结构中的数量和尺寸关系。此外，图1中还定义了X方向和Y方向，其目的是在后文中提供X方向和Y方向的截面图时方便理解。
图2至图5为一种半导体结构的结构示意图。其中，图2为X方向的截面图，图3为Y方向的截面图。在后文中，附图上方的X说明该附图为X方向的截面图，附图上方的Y说明该附图为Y方向的截面图。
参考图2和图3所示，所述半导体结构包括半导体衬底200，所述半导体衬底200上形成有若干鳍结构210。所述半导体衬底200上还形成有隔离结构220，用于隔离所述若干鳍结构210。所述鳍结构210表面形成有外延掺杂区230。所述隔离结构220上和鳍结构210上形成有层间介质层240，所述层间介质层240中形成有贯穿所述层间介质层240并电连接所述外延掺杂区230的接触结构250。
随着FinFET器件尺寸的缩小，电子可以沿着路径20在相邻有源区之间迁移，导致相邻有源区之间的漏电越来越严重。
此外，参考图4所示，当相邻有源区为不同的掺杂类型时，所述半导体衬底200中以及鳍结构210顶部由于PN结的存在会产生耗尽区201。然而，参考图5所示，所述半导体衬底200中的耗尽区201可能会偏移向所述相邻有源区中的一个有源区并与鳍结构顶部的耗尽区发生融合，例如图4中的耗尽区201偏移向图中靠左侧的有源区(所述耗尽区也可能偏移向另一侧的有源区)。所述耗尽区201的偏移和融合是导致相邻有源区之间漏电的一个重要因素。
为了避免耗尽区的偏移和融合，可以增加有源区的掺杂浓度以减小半导体衬底中耗尽区的宽度(所述宽度是指所述耗尽区在水平方向的尺寸)。然而过高的掺杂浓度可能会降低载流子的移动性，影响器件性能。此外也可以增加鳍结构的高度以及鳍结构之间的间距或者提高鳍结构侧壁与半导体衬底的夹角来解决上述问题，然而这对形成鳍结构的光刻工艺要求较高，不易于实行。
图6至图7为一些半导体结构的结构示意图。为了解决相邻有源区之间漏电的问题，还提出了一些解决方法。
参考图6所示，半导体衬底300上形成有鳍结构310以及环绕所述鳍结构310底部的隔离结构320。在一些半导体结构中，会刻蚀去除一部分高度D的鳍结构310以增加在鳍结构310顶面形成的外延掺杂区的尺寸。降低被去除的一部分鳍结构的高度D可以降低相邻有源区之间的漏电，然而这样同样会降低FinFET器件性能。
参考图7所示，在另一些半导体结构中，隔离结构420不仅环绕鳍结构410，所述隔离结构420还延伸至半导体衬底400的相邻有源区之间来隔离相邻有源区。然而在这种结构中，所述隔离结构420有流体化学气相沉积工艺以及湿退火工艺形成，在形成过程中所述延伸至半导体衬底400中的部分隔离结构会导致鳍结构侧壁的应力不平衡进而导致鳍结构侧壁的半导体材料堆叠错位。
综上所述，目前仍然需要更有效、更可靠的技术方案来减少相邻有源区之间的漏电。本申请针对上述问题提供一种半导体结构及其形成方法，使用被空气填充的沟槽来隔离相邻的有源区，可以更好地降低相邻有源区之间的漏电。
图8至图45为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
参考图8和图9，提供半导体衬底500，所述半导体衬底500上形成有若干鳍结构510，所述鳍结构510包括位于半导体衬底500上的鳍511以及位于所述鳍511上的掩膜层512。
在本申请的一些实施例中，所述半导体衬底500的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底500可以被掺杂(例如，P型衬底或N型衬底)。在本申请的一些实施例中，所述半导体衬底500可以掺杂有P型掺杂剂(例如，硼、铟、铝或镓)或N型掺杂剂(例如，磷或砷)。
在本申请的一些实施例中，形成所述鳍511的方法可以包括：在所述半导体衬底500上生长外延层；在所述外延层上形成图案化的掩模层512；以所述图案化的掩模层512作为掩膜来刻蚀所述外延层和半导体衬底500形成所述鳍511。例如，可以使用干法蚀刻工艺、湿法蚀刻工艺或上述的组合来实施蚀刻。在本申请的一些实施例中，所述掩模层512可以是使用热氧化工艺形成的包括氧化硅的薄膜。在本申请的另一些实施例中，所述掩模层512可以是使用低压化学气相沉积工艺(LPCVD)或等离子体增强CVD(PECVD)来形成的包括氮化硅的薄膜。
参考图10和图11，在所述半导体衬底500和所述鳍结构510上形成第一介质层520。所述第一介质层520填充同一个有源区上的鳍结构之间的间隙。
在本申请的一些实施例中，所述第一介质层520的材料包括氧化硅。
在本申请的一些实施例中，形成所述第一介质层520的方法包括化学气相沉积工艺或原子层沉积工艺等。
参考图12至图17，在所述半导体衬底500中形成有沟槽530，所述沟槽530分隔相邻的有源区。在一些半导体结构中，会在所述沟槽中填充低介电常数材料(例如氧化硅等)来隔离相邻有源区，然而所述低介电常数材料填充过程中可能导致鳍结构侧壁发生堆叠层错。因此在本申请实施例中，后续会利用封闭层来封闭所述沟槽，所述沟槽被空气填充，空气可以隔离相邻有源区，而且不会导致鳍结构侧壁发生堆叠层错。
在本申请的一些实施例中，所述半导体衬底500中形成所述沟槽530的方法包括：参考图12和图13，在所述第一介质层520表面依次形成牺牲层501、抗反射层502和图案化的光阻层503，所述图案化的光阻层503定义所述沟槽530的位置。
在本申请的一些实施例中，形成所述牺牲层501的方法包括流体化学气相沉积工艺(FCVD)，形成所述抗反射层502和图案化的光阻层503的方法包括旋涂工艺。
在本申请的一些实施例中，所述半导体衬底500中形成所述沟槽530的方法还包括：参考图14和图15，以所述图案化的光阻层503为掩膜刻蚀所述抗反射层502、所述牺牲层501和所述第一介质层520，在所述第一介质层520中形成开口504，在图15中，所述第一介质层520还暴露所述鳍结构510的部分底部表面，所述底部指的是鳍结构靠近半导体衬底的一端，暴露出部分鳍结构底部是为了能够在暴露出的位置生长外延层。
在本申请的一些实施例中，形成所述开口504的方法包括各向异性干法刻蚀。
在本申请的一些实施例中，所述半导体衬底500中形成所述沟槽530的方法还包括：参考图16和图17，以所述第一介质层520为掩膜刻蚀所述半导体衬底500形成所述沟槽530，去除所述牺牲层501、抗反射层502和图案化的光阻层503。
在本申请的一些实施例中，形成所述沟槽530的方法包括各向异性湿法刻蚀或各向异性干法刻蚀。
在本申请的一些实施例中，去除所述牺牲层501、抗反射层502和图案化的光阻层503的方法包括湿法刻蚀。
在这种方法中，先形成所述开口504，利用所述开口504进一步定义所述沟槽530的位置，然后在沿所述开口504进行刻蚀，可以提高所述沟槽530的位置精度。例如，在形成所述开口504后，若发现所述开口504的位置不符合设计中的位置，还可以重新调整所述开口504的位置避免后续刻蚀形成的沟槽430的位置不符合设计的位置。
在本申请的另一些实施例中，也可以以所述图案化的光阻层503为掩膜一次刻蚀形成所述沟槽530，可以节约工艺步骤，但对光刻精度要求较高。
参考图18和图19，形成第二介质层521，所述第二介质层521覆盖所述沟槽530侧壁和底部和所述第一介质层520暴露的鳍结构表面。所述第二介质层521可以起到隔离相邻有源区的作用。
在本申请的一些实施例中，所述第二介质层521的材料包括氧化硅。形成所述第二介质层521的方法包括原位蒸汽生成工艺(In-situ steam generation，ISSG)。所述ISSG工艺是一种通过向反应腔中通入高温蒸汽，利用所述高温蒸汽氧化半导体衬底表面的半导体材料形成氧化物的工艺。
参考图20至图27，去除所述沟槽530顶部侧壁的部分第二介质层521、与所述沟槽530顶部邻接的半导体衬底500表面的部分第一介质层520，以及所述第一介质层520暴露的鳍结构表面覆盖的第二介质层521。暴露所述沟槽530顶部侧壁以及与所述沟槽530顶部邻接的半导体衬底500表面的一部分以及所述第一介质层250暴露的鳍结构表面，以便外延生长外延层。
在本申请的一些实施例中，去除所述沟槽530顶部侧壁的部分第二介质层521、与所述沟槽530顶部邻接的半导体衬底500表面的部分第一介质层520，以及所述第一介质层520暴露的鳍结构表面覆盖的第二介质层521的方法包括：参考图20和图21，在所述第一介质层520上和所述沟槽530中形成硬掩膜层540，所述硬掩膜层540填满所述沟槽530。
在本申请的一些实施例中，所述硬掩膜层540的材料包括硅基有机物。
在本申请的一些实施例中，形成所述硬掩膜层540的方法包括旋涂。
在本申请的一些实施例中，去除所述沟槽530顶部侧壁的部分第二介质层521、与所述沟槽530顶部邻接的半导体衬底500表面的部分第一介质层520，以及所述第一介质层520暴露的鳍结构表面覆盖的第二介质层521的方法还包括：参考图22和图23，回刻蚀所述硬掩膜层540使所述硬掩膜层540顶面低于所述沟槽530顶面。
在本申请的一些实施例中，回刻蚀所述硬掩膜层540使所述硬掩膜层540顶面低于所述沟槽530顶面后，所述硬掩膜层540低于所述沟槽530的部分的深度占所述沟槽深度的10％至20％。所述硬掩膜层540低于所述沟槽530的部分的深度不能太深，否则后续暴露出的沟槽530侧壁太多，外延形成的外延层厚度会太厚；所述硬掩膜层540低于所述沟槽530的部分的深度不能太浅，否则后续暴露出的沟槽530侧壁太少，形成的外延层太薄。
在本申请的一些实施例中，回刻蚀所述硬掩膜层540的方法包括湿法刻蚀或干法刻蚀。
在本申请的一些实施例中，去除所述沟槽530顶部侧壁的部分第二介质层521、与所述沟槽530顶部邻接的半导体衬底500表面的部分第一介质层520，以及所述第一介质层520暴露的鳍结构表面覆盖的第二介质层521的方法还包括：参考图24和图25，刻蚀去除高于所述硬掩膜层540顶面的部分所述第二介质层521以及与所述沟槽530邻接的半导体衬底500表面的部分第一介质层520。暴露所述沟槽530顶部侧壁以及与所述沟槽530顶部邻接的半导体衬底500表面的一部分以及所述第一介质层250暴露的鳍结构表面，以便外延生长外延层。
在本申请的一些实施例中，刻蚀去除高于所述硬掩膜层540顶面的部分所述第二介质层521以及与所述沟槽530邻接的半导体衬底500表面的部分第一介质层520的方法为各向同性刻蚀。所述各向同性刻蚀可以是干法刻蚀或湿法刻蚀。
在本申请的一些实施例中，去除所述沟槽530顶部侧壁的部分第二介质层521、与所述沟槽530顶部邻接的半导体衬底500表面的部分第一介质层520，以及所述第一介质层520暴露的鳍结构表面覆盖的第二介质层521的方法还包括：参考图26和图27，去除所述硬掩膜层540。所述沟槽530需要填充空气来隔离有源区，不能有其他的填充物。
在本申请的一些实施例中，去除所述硬掩膜层540的方法包括湿法刻蚀。
参考图28至图33，在所述沟槽530顶部侧壁、与所述沟槽530顶部邻接的半导体衬底500表面以及所述第一介质层520暴露的鳍结构510表面生长封闭层550，所述封闭层550封闭所述沟槽530顶部。利用所述封闭层550封闭所述沟槽530，保证所述沟槽530中填充的是空气，不会在后续工艺中被其他物质填充。
在本申请的一些实施例中，在所述沟槽530顶部侧壁、与所述沟槽530顶部邻接的半导体衬底500表面以及所述第一介质层520暴露的鳍结构510表面生长封闭层550，所述封闭层550封闭所述沟槽530顶部的方法包括：参考图28和图29，在所述沟槽530顶部侧壁、与所述沟槽530顶部邻接的半导体衬底500表面以及所述第一介质层520暴露的鳍结构510表面外延生长外延层551，至所述外延层551封闭所述沟槽530顶部；参考图30和图33，减薄所述外延层551形成所述封闭层550。
所述外延层551的材料无法隔离相邻有源区，因此所述外延层551需要减薄以便能够将所述外延层551在后续工艺中完全氧化来隔离相邻有源区。
在本申请的一些实施例中，减薄所述外延层551形成所述封闭层550的方法包括：参考图30和图31，采用各向异性的干法刻蚀工艺减薄所述外延层551至所述外延层551顶面与半导体衬底顶面共面；参考图32和图33，采用灰化以及湿法刻蚀工艺进一步减薄所述外延层551。所述封闭层550的厚度是所述封闭层能否完全氧化的重要因素，由于湿法刻蚀比干法刻蚀更容易控制刻蚀精度，因此采用上述干法刻蚀加湿法刻蚀两步减薄可以提高减薄的精度。
其中，参考图32和图33，采用灰化以及湿法刻蚀工艺进一步减薄所述外延层551中，先灰化去除一部分与所述外延层551相连的半导体衬底500以便对所述外延层551使用湿法刻蚀进一步减薄，再使用氢氟酸作为刻蚀溶液刻蚀所述外延层551，同时所述氢氟酸还可以洗去灰化产生的残渣。
在本申请的一些实施例中，所述封闭层550的厚度为1纳米至5纳米，例如为2纳米、3纳米或4纳米等。
所述封闭层550封闭所述沟槽530顶部后，所述沟槽530被空气填充，所述沟槽530可以隔离相邻的有源区，减少相邻有源区之间的漏电，并且沟槽530中的空气不会影响鳍结构侧壁。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：参考图34和图35，采用FCVD工艺在所述第一介质层520上以及封闭层550上形成隔离材料层561，所述隔离材料层561填满所述若干鳍结构510之间的空间并且顶部表面高于所述第一介质层520的顶部表面；参考图36和图37，固化所述隔离材料层561并完全氧化所述封闭层550。完全氧化所述封闭层550后，所述封闭层550可以隔离相邻有源区。
在本申请的一些实施例中，固化所述隔离材料层561并氧化所述外延层550的方法包括：采用蒸汽退火工艺处理所述隔离材料层561固化所述隔离材料层561并完全氧化所述外延层550；采用干法退火工艺处理所述隔离材料层561进一步固化所述隔离材料层561。其中，所述蒸汽退火工艺的温度为600摄氏度至700摄氏度所述干法退火工艺的温度为900摄氏度至1200摄氏度。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：参考图38和图39，平坦化所述隔离材料层561以及第一介质层520至暴露所述鳍结构510顶部的掩膜层512；参考图40和图41，分别在不同有源区进行掺杂离子注入，在半导体衬底500中以及鳍结构510底部形成阱区570和阱区571，根据掺杂离子的不同，所述阱区570可以是P型阱区或N型阱区，所述阱区571可以是P型阱区或N型阱区，所述阱区570和所述阱区571的类型不同；参考图42和图43，去除所述掩膜层512，去除所述掩膜层512的方法包括湿法刻蚀或干法刻蚀；参考图44和图45，刻蚀所述隔离材料层561和第一介质层520的一部分，形成环绕所述鳍511底部(所述底部指的是鳍511靠近半导体衬底500的一端)的隔离结构560(所述隔离结构560包括所述被氧化的封闭层550)，刻蚀所述隔离材料层561和第一介质层520的方法包括湿法刻蚀或干法刻蚀。
本申请所述的半导体结构的形成方法，在相邻的有源区之间形成被空气填充的沟槽530，利用所述沟槽530隔离相邻的有源区，可以减少相邻有源区之间的漏电，不会对鳍511的侧壁产生影响。
本申请的实施例还提供一种半导体结构，参考图44和图45，所述半导体结构包括：半导体衬底500，所述半导体衬底500上形成有若干鳍511；沟槽530，位于所述半导体衬底500中，分隔相邻的有源区；隔离结构560，位于所述半导体衬底500上并环绕所述鳍511底部，其中，所述隔离结构560不填充所述沟槽530并且封闭所述沟槽530的顶部。
在本申请的一些实施例中，所述半导体衬底500的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底500可以被掺杂(例如，P型衬底或N型衬底)。在本申请的一些实施例中，所述半导体衬底500可以掺杂有P型掺杂剂(例如，硼、铟、铝或镓)或N型掺杂剂(例如，磷或砷)。
继续参考图44和图45，所述半导体衬底500和所述鳍511的底部形成有阱区570和阱区571。根据掺杂离子的不同，所述阱区570可以是P型阱区或N型阱区，所述阱区571可以是P型阱区或N型阱区，所述阱区570和所述阱区571的类型不同。
继续参考图44和图45，在所述半导体衬底500和所述鳍511底部表面形成有第一介质层520。所述第一介质层520可以起到隔离相邻的鳍511的作用。
在本申请的一些实施例中，所述第一介质层520的材料包括氧化硅。
继续参考图44至图45，在所述半导体衬底500中形成有沟槽530，所述沟槽530分隔相邻的有源区。在一些半导体结构中，会在所述沟槽中填充低介电常数材料(例如氧化硅等)来隔离相邻有源区，然而所述低介电常数材料填充过程中可能导致鳍结构侧壁发生堆叠层错。因此在本申请实施例中，后续会利用封闭层来封闭所述沟槽，所述沟槽被空气填充，空气可以隔离相邻有源区，而且不会导致鳍511侧壁发生堆叠层错。
继续参考图44和图45，所述半导体结构中还形成有第二介质层521，所述第二介质层521覆盖所述沟槽530侧壁和底部。所述第二介质层521可以起到隔离相邻有源区的作用。
在本申请的一些实施例中，所述第二介质层521的材料包括氧化硅。
继续参考图44和图45，在本申请的一些实施例中，所述隔离结构560的材料包括氧化硅。所述隔离结构560用于隔离所述鳍511。
本申请所述的半导体结构，在相邻的有源区之间形成被空气填充的沟槽，利用所述沟槽隔离相邻的有源区，可以减少相邻有源区之间的漏电，不会对鳍511的侧壁产生影响。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有若干鳍结构，在所述半导体衬底中形成有沟槽，所述沟槽分隔相邻的有源区；
在所述沟槽顶部的表面生长封闭层，所述封闭层封闭所述沟槽顶部。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述半导体衬底和所述鳍结构上形成有第一介质层，所述第一介质层暴露所述鳍结构的部分底部表面，所述半导体结构的形成方法还包括：形成第二介质层，所述第二介质层覆盖所述沟槽侧壁和所述第一介质层暴露的鳍结构表面；去除所述沟槽顶部侧壁的部分第二介质层、与所述沟槽顶部邻接的半导体衬底表面的部分第一介质层，以及所述第一介质层暴露的鳍结构表面覆盖的第二介质层。
3.如权利要求2所述半导体结构的形成方法，其特征在于，去除所述沟槽顶部侧壁的部分第二介质层、与所述沟槽顶部邻接的半导体衬底表面的部分第一介质层，以及所述第一介质层暴露的鳍结构表面覆盖的第二介质层的方法包括：
在所述第一介质层上和所述沟槽中形成硬掩膜层，所述硬掩膜层填满所述沟槽；
回刻蚀所述硬掩膜层使所述硬掩膜层顶面低于所述沟槽顶面；
刻蚀去除高于所述硬掩膜层顶面的部分所述第二介质层以及与所述沟槽邻接的半导体衬底表面的部分第一介质层；
去除所述硬掩膜层。
4.如权利要求3所述半导体结构的形成方法，其特征在于，回刻蚀所述硬掩膜层使所述硬掩膜层顶面低于所述沟槽顶面后，所述硬掩膜层低于所述沟槽的部分的深度占所述沟槽深度的10％至20％。
5.如权利要求3所述半导体结构的形成方法，其特征在于，刻蚀去除高于所述硬掩膜层顶面的部分所述第二介质层以及与所述沟槽邻接的半导体衬底表面的部分第一介质层的方法为各向同性刻蚀。
6.如权利要求2所述半导体结构的形成方法，其特征在于，在所述沟槽顶部侧壁、与所述沟槽顶部邻接的半导体衬底表面以及所述第一介质层暴露的鳍结构表面形成封闭层，所述封闭层封闭所述沟槽顶部的方法包括：
在所述沟槽顶部侧壁、与所述沟槽顶部邻接的半导体衬底表面以及所述第一介质层暴露的鳍结构表面外延生长外延层，至所述外延层封闭所述沟槽顶部；
减薄所述外延层形成所述封闭层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，减薄所述外延层形成所述封闭层的方法包括：
采用各向异性的干法刻蚀工艺减薄所述外延层；
采用灰化以及湿法刻蚀工艺进一步减薄所述外延层。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述封闭层的厚度为1纳米至5纳米。
9.如权利要求2所述半导体结构的形成方法，其特征在于，还包括：
采用FCVD工艺在所述第一介质层上以及封闭层上形成隔离材料层，所述隔离材料层填满所述若干鳍结构之间的空间并且顶部表面高于所述第一介质层的顶部表面；
固化所述隔离材料层并氧化所述封闭层。
10.如权利要求9所述半导体结构的形成方法，其特征在于，固化所述隔离材料层并氧化所述外延层的方法包括：
采用蒸汽退火工艺处理所述隔离材料层并氧化所述外延层；
采用干法退火工艺处理所述隔离材料层。
11.如权利要求9所述半导体结构的形成方法，其特征在于，所述方法还包括：
平坦化所述隔离材料层以及第一介质层至暴露所述鳍结构的顶部，其中，所述鳍结构包括位于半导体衬底上的鳍以及位于所述鳍上的掩膜层；
分别在不同有源区进行掺杂离子注入；
去除所述掩膜层；
刻蚀所述隔离材料层和第一介质层的一部分，形成环绕所述鳍底部的隔离结构。
12.如权利要求2所述半导体结构的形成方法，其特征在于，所述半导体衬底中形成所述沟槽的方法包括：
在所述第一介质层表面依次形成牺牲层、抗反射层和图案化的光阻层，所述图案化的光阻层定义所述沟槽的位置；
以所述图案化的光阻层为掩膜刻蚀所述抗反射层、所述牺牲层和所述第一介质层，在所述第一介质层中形成开口；
以所述第一介质层为掩膜刻蚀所述半导体衬底形成所述沟槽；
去除所述牺牲层、抗反射层和图案化的光阻层。
13.如权利要求2所述半导体结构的形成方法，其特征在于，采用原位蒸汽生成工艺形成所述第二介质层。
14.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有若干鳍；
沟槽，位于所述半导体衬底中，分隔相邻的有源区；
隔离结构，位于所述半导体衬底上并环绕所述鳍底部，其中，所述隔离结构不填充所述沟槽并且封闭所述沟槽的顶部。
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