CN113745234A - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN113745234A CN113745234A CN202110176962.2A CN202110176962A CN113745234A CN 113745234 A CN113745234 A CN 113745234A CN 202110176962 A CN202110176962 A CN 202110176962A CN 113745234 A CN113745234 A CN 113745234A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- columnar body
- single crystal
- columnar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 239000013078 crystal Substances 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000009825 accumulation Methods 0.000 claims abstract description 20
- 230000002093 peripheral effect Effects 0.000 claims description 32
- 239000010410 layer Substances 0.000 description 140
- 238000005530 etching Methods 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
实施方式提供能够抑制短路所引起的动作不良的半导体存储装置。实施方式的半导体存储装置具有基板、层叠体、柱状体、以及单晶体。层叠体层叠于基板上。柱状体在层叠体内沿与基板交叉的第一方向延伸。单晶体从基板向柱状体内突出，位于柱状体与基板之间。层叠体包含交替地层叠第一绝缘层与导电层而成的单元阵列区域。柱状体具有第一柱状体。第一柱状体位于单元阵列区域内，包含半导体主体和设于多个导电层与所述半导体主体之间的电荷累积膜。将导电层中的包围单晶体的外周且最靠近基板的层设为第一层，将导电层中的包围第一柱状体的外周且最靠近基板的层设为第二层。第二层以第一柱状体为基准地位于比第一层靠第一柱状体的径向的外侧。
Description
相关申请
本申请享受以日本专利申请2020－94728号(申请日：2020年5月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
已知有三维地层叠有存储器单元的NAND型闪存。
发明内容
本发明的实施方式提供能够抑制短路所引起的动作不良的半导体存储装置。
实施方式的半导体存储装置具有基板、层叠体、柱状体、以及单晶体。层叠体层叠于基板上。柱状体在层叠体内沿与基板交叉的第一方向延伸。单晶体从基板向柱状体内突出，位于柱状体与基板之间。层叠体包含交替地层叠第一绝缘层与导电层而成的单元阵列区域。柱状体具有第一柱状体。第一柱状体位于单元阵列区域内，包含半导体主体和设于多个导电层中的至少一个导电层与所述半导体主体之间的电荷累积膜。将导电层中的包围单晶体的外周且最靠近基板的层设为第一层，将导电层中的包围第一柱状体的外周且最靠近基板的层设为第二层。第二层以第一柱状体为基准地位于比第一层靠第一柱状体的径向的外侧。
附图说明
图1是表示第一实施方式的半导体存储装置的电路构成的框图。
图2是第一实施方式的半导体存储装置的存储器单元阵列的电路图。
图3是第一实施方式的半导体存储装置的俯视图。
图4是第一实施方式的半导体存储装置的剖面图。
图5是将第一实施方式的半导体存储装置的单元阵列区域中的柱状体的附近放大了的剖面图。
图6是第一实施方式的半导体存储装置的单元阵列区域的俯视图。
图7是将第一实施方式的半导体存储装置的柱状体的附近放大并沿导电层切断的剖面图。
图8是将第一实施方式的半导体存储装置的单元阵列区域中的单晶体的附近放大了的剖面图。
图9是将第一实施方式的半导体存储装置的阶梯区域中的柱状体的附近放大了的剖面图。
图10是将第一实施方式的半导体存储装置的阶梯区域中的单晶体的附近放大了的剖面图。
图11～图16是用于说明第一实施方式的半导体存储装置的制造方法的一个例子的半导体存储装置的特征部分的剖面图。
图17是用于说明比较例的半导体存储装置的制造方法的一个例子的半导体存储装置的特征部分的剖面图。
图18是用于说明比较例的半导体存储装置的制造方法的一个例子的半导体存储装置的特征部分的剖面图。
附图标记说明
1…半导体存储器，2…存储控制器，10…存储器单元阵列，11…行解码器，12…读出放大器，13…定序器，20…基板，30、31、32…层叠体，33、35、36…绝缘层，34…导电层，34a…阻挡(block)绝缘膜，34b…屏障(barrier)膜，34c…导电部，35a、36a…内周面，40、41、42…柱状体，41s、42s、50s…外侧面，45…芯，46…半导体主体，47…存储器膜，48…隧道绝缘膜，49…电荷累积膜，50…单晶体，51…凸部，CA…单元阵列区域，Ct1、Ct2…接触件，cv1、cv2…凹部，H、H2…孔，L1…第一层，L2…第二层，L3…第三层，L4…第四层，L1a、L2a、L3a、L4a…内周面，MH…存储器孔，p1、p2…突出部，PE…周边区域，ST…阶梯区域，SLT…狭缝，Vp、Vp1、Vp2…虚拟面
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。在以下的说明中，对具有同一或者类似的功能的构成标注相同的附图标记。而且，有时省略这些构成的重复说明。附图为示意性或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与现实相同。在本说明书中，“连接”并不限定于物理连接的情况，也包含电连接的情况。在本说明书中，“沿A方向延伸”的意思是例如A方向的尺寸比后述的X方向、Y方向以及Z方向的各尺寸中的最小尺寸大。“A方向”是任意的方向。
此外，首先对X方向、Y方向、Z方向进行定义。X方向以及Y方向是与后述的基板20的表面大致平行的方向(参照图4)。Y方向是后述的狭缝SLT延伸的方向。X方向是与Y方向交叉(例如大致正交)的方向。Z方向是与X方向以及Y方向交叉(例如大致正交)并离开基板20的方向。但是，这些表现是为了方便，并非规定重力方向。在本实施方式中，Z方向是“第一方向”的一个例子。
(第一实施方式)
图1是表示半导体存储器1的系统构成的框图。半导体存储器1是非易失性的半导体存储装置，例如是NAND型闪存。半导体存储器1例如具备存储器单元阵列10、行解码器11、读出放大器12、以及定序器13。
存储器单元阵列10包含多个块BLK0～BLKn(n是1以上的整数)。块BLK是非易失性的存储器单元晶体管MT(参照图2)的集合。在存储器单元阵列10设有多个位线以及多个字线。各存储器单元晶体管MT连接于1条位线与1条字线。关于存储器单元阵列10的详细构成，之后进行叙述。
行解码器11基于从外部的存储控制器2接收到的地址信息ADD，选择一个块BLK。行解码器11向多个字线的每一个施加希望的电压，从而控制数据相对于存储器单元阵列10的写入动作以及读出动作。
读出放大器12根据从存储控制器2接收到的写入数据DAT，向各位线施加希望的电压。读出放大器12基于位线的电压，判定存储于存储器单元晶体管MT的数据，将判定出的读出数据DAT向存储控制器2发送。
定序器13基于从存储控制器2接收到的指令CMD，控制半导体存储器1整体的动作。
以上说明的半导体存储器1以及存储控制器2也可以通过它们的组合而构成一个半导体装置。半导体装置例如可列举SD(注册商标)卡那样的存储卡、SSD(Solid StateDrive)等。
接下来，对存储器单元阵列10的电气构成进行说明。
图2是表示存储器单元阵列10的等效电路的图，提取并示出了一个块BLK。块BLK包含多个(例如四个)串STR0～STR3。
各串STR0～STR3是多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL0～BLm(m是1以上的整数)中的某一个。NAND串NS的另一端连接于源极线SL。各NAND串NS包含多个存储器单元晶体管MT0～MTn(n是1以上的整数)、第一选择晶体管S1、以及第二选择晶体管S2。
多个存储器单元晶体管MT0～MTn相互以串联的方式电连接。存储器单元晶体管MT包含控制栅极以及电荷累积膜，非易失性地存储数据。存储器单元晶体管MT根据施加到控制栅极的电压在电荷累积膜上累积电荷。存储器单元晶体管MT的控制栅极连接于对应的字线WL0～WLn中的某一个。存储器单元晶体管MT经由字线WL而与行解码器11电连接。
各NAND串NS中的第一选择晶体管S1连接于多个存储器单元晶体管MT0～MTn和某一位线BL0～BLm之间。第一选择晶体管S1的漏极连接于某一位线BL0～BLm。第一选择晶体管S1的源极连接于存储器单元晶体管MTn。各NAND串NS中的第一选择晶体管S1的控制栅极连接于某一个选择栅极线SGD0～SGD3。第一选择晶体管S1经由选择栅极线SGD而与行解码器11电连接。第一选择晶体管S1在规定的电压施加到选择栅极线SGD0～SGD3中的某一个的情况下，将NAND串NS与位线BL连接。
各NAND串NS中的第二选择晶体管S2连接于多个存储器单元晶体管MT0～MTn和源极线SL之间。第二选择晶体管S2的漏极连接于存储器单元晶体管MT0。第二选择晶体管S2的源极连接于源极线SL。第二选择晶体管S2的控制栅极连接于选择栅极线SGS。第二选择晶体管S2经由选择栅极线SGS而与行解码器11电连接。第二选择晶体管S2在规定的电压施加到选择栅极线SGS的情况下，将NAND串NS与源极线SL连接。
接下来，对存储器单元阵列10的构造进行说明。图3是第一实施方式的半导体存储器1的俯视图。图4是第一实施方式的半导体存储器1的剖面图。半导体存储器1具有基板20、层叠体30、多个柱状体41、42、以及多个单晶体50。半导体存储器1被区分为单元阵列区域CA、阶梯区域ST、以及周边区域PE。
单元阵列区域CA是存储数据的存储器单元晶体管MT(参照图2)以三维的方式排列的区域。单元阵列区域CA具有基板20、层叠体30、多个柱状体41、多个狭缝SLT、与多个单晶体50。柱状体41是“第一柱状体”的一个例子。单元阵列区域CA中的多个柱状体41分别与上述的NAND串NS(参照图2)对应。
阶梯区域ST位于单元阵列区域CA的周围。阶梯区域ST例如位于单元阵列区域CA的X方向或者Y方向的外侧。阶梯区域ST具有基板20、层叠体30、多个柱状体42、与多个单晶体50。柱状体42是“第二柱状体”的一个例子。层叠体30在阶梯区域ST中具有多个平台(terrace)与台阶(step)。在多个平台的各个中，字线WL0～WLn的各个露出。在多个平台的各个连接有接触件Ct1。接触件Ct1将各个字线WL0～WLn(参照图2)与布线(省略图示)连接。阶梯区域ST是层叠体30的z方向的高度从单元阵列区域CA阶段性地变低的区域。阶梯区域ST中的多个柱状体42的各个是在制造过程中支承层叠体30的支承体。
周边区域PE例如位于单元阵列区域CA以及阶梯区域ST的周围。周边区域PE是设有用于控制单元阵列区域CA的存储器单元晶体管MT的周边电路的区域。周边区域PE包含控制单元阵列区域CA的多个晶体管Tr。晶体管Tr经由接触件Ct2而与控制晶体管Tr的布线连接。周边区域PE也可以设于基板20的z方向的下方。
图5是放大了第一实施方式的半导体存储器1的单元阵列区域CA中的柱状体41的附近的剖面图。单元阵列区域CA具有基板20、层叠体31、多个柱状体41、多个狭缝SLT、与多个单晶体50。层叠体31是层叠体30中的属于单元阵列区域CA的部分。
基板20例如是硅基板。基板20例如遍及单元阵列区域CA、阶梯区域ST，周边区域PE地沿x方向以及y方向扩展。在基板20上层叠有层叠体30。
层叠体31在Z方向上具有多个绝缘层33与多个导电层34。绝缘层33与导电层34交替地层叠。绝缘层33是“第一绝缘层”的一个例子。
多个绝缘层33分别沿X方向以及Y方向扩展。绝缘层33例如包含硅氧化物。绝缘层33位于导电层34与基板20之间以及在Z方向上相邻的导电层34之间。绝缘层33使邻接的导电层34之间绝缘。绝缘层33的数量由导电层34的数量决定。
多个导电层34分别沿X方向以及Y方向扩展。导电层34例如是钨、掺杂有杂质的多晶硅。导电层34的数量是任意的。
导电层34例如按功能分为三个。导电层34作为选择栅极线SGS、存储器单元晶体管MT的栅极电极、选择栅极线SGD中的任一个发挥功能。
导电层34中的包围单晶体50的外周的导电层34例如作为与第二选择晶体管S2相连的选择栅极线SGS发挥功能。作为选择栅极线SGS发挥功能的导电层34可以是单层也可以是多层。
导电层34中的从层叠体31的上方起的数层的导电层34例如作为与第一选择晶体管S1相连的选择栅极线SGD发挥功能。作为选择栅极线SGD发挥功能的导电层34可以是单层也可以是多层。
导电层34中的选择栅极线SGS、SGD以外的导电层34作为存储器单元晶体管MT的栅极电极发挥功能。栅极电极分别连接于字线WL。这些导电层34例如包围柱状体41的外周。
柱状体41在层叠体31中有多个。柱状体41分别沿Z方向延伸。柱状体41例如分别沿Z方向贯通层叠体31。
图6是放大了第一实施方式的半导体存储器1的单元阵列区域CA的一部分的俯视图。单元阵列区域CA利用狭缝SLT区分为多个块BLK。柱状体41分散在单元阵列区域CA内。多个柱状体41例如在从Z方向俯视时沿X方向排列成锯齿状。柱状体41在从Z方向俯视时例如为圆或者椭圆。
图7是放大了第一实施方式的半导体存储装置的柱状体41的附近并沿导电层34切断的剖面图。柱状体41分别具有芯45、半导体主体46、存储器膜47。柱状体41形成于存储器孔MH内，从内侧起依次为芯45、半导体主体46、存储器膜47。
芯45沿Z方向延伸，为柱状。芯45例如包含硅氧化物。芯45位于半导体主体46的内侧。
半导体主体46沿Z方向延伸。半导体主体46在柱状体41的底部连接于单晶体50。半导体主体46覆盖芯45的外侧面。半导体主体46例如包含硅。硅例如是使非晶体硅结晶化而成的多晶硅。半导体主体46是第一选择晶体管S1、存储器单元晶体管MT以及第二选择晶体管S2各自的沟道。沟道是位于源极侧与漏极侧之间的载流子的流路。
存储器膜47沿Z方向延伸。存储器膜47覆盖半导体主体46的外侧面。存储器膜47位于存储器孔MH的内表面与半导体主体46的外侧面之间。存储器膜47例如包含隧道绝缘膜48与电荷累积膜49。按照隧道绝缘膜48、电荷累积膜49的顺序位于半导体主体46的附近。
隧道绝缘膜48位于电荷累积膜49与半导体主体46之间。隧道绝缘膜48例如包含硅氧化物、或者硅氧化物与硅氮化物。隧道绝缘膜48是半导体主体46与电荷累积膜49之间的电位势垒。
电荷累积膜49位于各个绝缘层33以及导电层34与隧道绝缘膜48之间。电荷累积膜49例如包含硅氮化物。电荷累积膜49与多个导电层34的各个导电层34交叉的部分分别作为晶体管发挥功能。存储器单元晶体管MT根据电荷累积膜49与多个导电层34交叉的部分(电荷累积部)内有无电荷或者所累积的电荷量来保持数据。电荷累积部位于各个导电层34与半导体主体46之间，周围用绝缘材料包围。
此外，也可以在各个绝缘层33与导电层34之间以及各个导电层34与存储器膜47之间具有阻挡绝缘膜34a、屏障膜34b。
阻挡绝缘膜34a抑制反向隧道效应。反向隧道效应是从导电层34向存储器膜47的电荷返回的现象。阻挡绝缘膜34a例如是层叠有硅氧化膜、金属氧化物膜、多个绝缘膜而成的层叠构造膜。金属氧化物的一个例子是铝氧化物。
屏障膜34b使导电部34c与阻挡绝缘膜34a之间的紧贴性提高。屏障膜34b例如在导电部34c是钨的情况下，作为一个例子，是氮化钛、氮化钛与钛的层叠构造膜。
此外，也可以在各个绝缘层33与电荷累积膜49之间具有罩绝缘膜。罩绝缘膜例如包含硅氧化物。罩绝缘膜在加工时保护电荷累积膜49不被蚀刻。罩绝缘膜也可以没有，也可以在导电层34与电荷累积膜49之间残留一部分而用作阻挡绝缘膜。
图8是放大了第一实施方式的半导体存储器1的单元阵列区域CA中的单晶体50的附近的剖面图。单晶体50从基板20向层叠体31内的存储器孔MH内突出。单晶体50在存储器孔MH内位于柱状体41与基板20之间。单晶体50例如是硅的单晶。
柱状体41与单晶体50位于相同的存储器孔MH内。柱状体41的外侧面41s与单晶体50的外侧面50s连续。将沿柱状体41的外侧面41s以及单晶体50的外侧面50s的主要部分延伸的面称作虚拟面Vp1。虚拟面Vp1是“第一虚拟面”的一个例子。柱状体41在与导电层34对置的位置具有从虚拟面Vp朝向导电层34突出的突出部p1。单晶体50在与导电层34对置的位置具有从虚拟面Vp1向离开导电层34的方向凹陷的凹部cv1。突出部p1以及凹部cv1在加工时形成。
单晶体50的一部分由导电层34包围。导电层34例如具有阻挡绝缘膜34a、屏障膜34b、导电部34c。以下，将导电层34中的包围单晶体50的外周且最靠近基板20的层称作第一层L1。此外，以下，将导电层34中的包围柱状体41的外周且最靠近基板20的层称作第二层L2。
第二层L2以柱状体41为基准位于比第一层L1靠柱状体41的径向的外侧。此外，包围柱状体41的外周的导电层34也可以都以柱状体41为基准位于比第一层L1靠柱状体41的径向的外侧。
虚拟面Vp1与第二层L2的内周面L2a的距离X2比虚拟面Vp1与第一层L1的内周面L1a的距离X1远。内周面L1a是第一层L1的柱状体41侧的面。内周面L1a包围单晶体50的外侧面50s的一部分。内周面L2a是第二层L2的柱状体41侧的面。内周面L2a包围柱状体41的外侧面41s的一部分。距离X1、X2是距虚拟面Vp1的径向的最短距离。内周面L2a的周长比内周面L1a的周长更长。
距离X2与距离X1之差例如为11nm以下。若将距离X2与距离X1之差设为11nm以下，则能够在邻接狭缝SLT之间配置较多的柱状体40，能够提高单元阵列区域CA的集成密度。此外，距离X2与距离X1之差例如也可以是5nm以下。若将距离X2与距离X1之差设为5nm以下，则能够确保第二层L2的体积，能够抑制导电层34的布线电阻变大。此外，距离X2与距离X1之差例如为1nm以上。
图9是放大了第一实施方式的半导体存储器1的阶梯区域ST中的柱状体42的附近的剖面图。阶梯区域ST具有基板20、层叠体32、多个柱状体42、与多个单晶体50。层叠体32是层叠体30的属于阶梯区域ST的部分。柱状体42是“第二柱状体”的一个例子。
层叠体32在Z方向上具有多个绝缘层33与多个绝缘层36。绝缘层33与绝缘层36交替地层叠。绝缘层33遍及单元阵列区域CA与阶梯区域ST地扩展。绝缘层36是“第二绝缘层”的一个例子。绝缘层33在层叠体32中位于绝缘层36与基板20之间以及在Z方向上相邻的绝缘层36之间。
多个绝缘层36分别沿X方向以及Y方向扩展。绝缘层36的z方向的高度位置例如与层叠体31中的导电层34各自的z方向的高度位置一致。绝缘层36例如是氮化硅。绝缘层36的层数根据阶梯区域ST的位置而不同。绝缘层36的层数随着离开单元阵列区域CA而变少。
柱状体42在层叠体32内具有多个。柱状体42分别沿Z方向延伸。柱状体42例如分别沿Z方向贯通层叠体32。柱状体42是在加工时支承层叠体30的支承体。柱状体42可以是绝缘体，也可以是导电体。柱状体42例如为与柱状体41相同的构造。
图10是放大了第一实施方式的半导体存储器1的阶梯区域ST中的单晶体50的附近的剖面图。单晶体50从基板20向层叠体32内的孔HR内突出。单晶体50在孔HR内位于柱状体42与基板20之间。
柱状体42与单晶体50位于相同的孔HR内。柱状体42的外侧面42s与单晶体50的外侧面50s连续。将沿柱状体42的外侧面42s以及单晶体50的外侧面50s的主要部分延伸的面称作虚拟面Vp2。柱状体42在与绝缘层36对置的位置具有从虚拟面Vp2朝向绝缘层36突出的突出部p2。单晶体50在与绝缘层36对置的位置具有从虚拟面Vp2向离开绝缘层36的方向凹陷的凹部cv2。突出部p2以及凹部cv2在加工时形成。
单晶体50的一部分由绝缘层36包围。以下，将绝缘层36中的包围单晶体50的外周且最靠近基板20的层称作第三层L3。此外，以下，将绝缘层36中的包围柱状体42的外周且最靠近基板20的层称作第四层L4。
第四层L4以柱状体42为基准位于比第三层L3靠柱状体42的径向的外侧。此外，包围柱状体42的外周的绝缘层36也可以都以柱状体42为基准而位于比第三层L3靠柱状体42的径向的外侧。
虚拟面Vp2与第四层L4的内周面L4a的距离X4比虚拟面Vp2与第三层L3的内周面L3a的距离X3远。内周面L3a是第三层L3的柱状体42侧的面。内周面L3a包围单晶体50的外侧面50s的一部分。内周面L4a是第四层L4的柱状体42侧的面。内周面L4a包围柱状体42的外侧面42s的一部分。距离X3、X4是自虚拟面Vp起的径向的最短距离。内周面L4a的周长比内周面L3a的周长更长。
距离X4与距离X3之差例如为11nm以下。此外，距离X4与距离X3之差例如也可以是5nm以下。此外，距离X4与距离X3之差例如也可以是是1nm以上。
接着，对第一实施方式的半导体存储器1的单元阵列区域CA以及阶梯区域ST的制造方法进行说明。图11～图16是用于说明半导体存储器1的制造方法的一个例子的剖面图。图11～图16是放大了单晶体50的附近的图。
首先，在基板20上，交替地层叠绝缘层33与绝缘层36，制作层叠体。接着，在层叠体的上表面形成抗蚀剂膜。接着，通过重复抗蚀剂膜的各向同性蚀刻和经由抗蚀剂膜的层叠体的各向异性蚀刻，可获得层叠体30。抗蚀剂膜所覆盖的部分成为单元阵列区域CA，通过蚀刻去除了抗蚀剂膜的部分成为阶梯区域ST。
接着，如图11所示，在层叠体30形成孔H。孔H通过蚀刻而制作。例如从层叠体30的上表面到基板20进行各向异性蚀刻，从而形成孔H。各向异性蚀刻例如是反应性离子刻蚀(RIE)。孔H在单元阵列区域CA中成为存储器孔MH，在阶梯区域ST中成为孔HR。
接下来，如图12所示，在孔H内使硅单晶外延生长。由此，在孔H的下端部形成单晶体50。
接着，如图13所示，对在孔H内露出的绝缘层36进行凹陷蚀刻。凹陷蚀刻使用与硅氧化物相比能够更快地将硅氮化物蚀刻的蚀刻剂来进行。通过凹陷蚀刻，绝缘层36的内周面36a比孔H内的绝缘层33的内周面33a凹陷。在形成单晶体50之后进行凹陷蚀刻，使得第四层L4位于比第三层L3靠孔H的径向的外侧。
接着，在孔H内形成存储器膜47。存储器膜47沿孔H的内表面形成。接着，通过各向异性蚀刻在存储器膜47的底部形成开口。之后，在存储器膜47的内表面形成半导体主体46与芯45。半导体主体46也在存储器膜47的底部的开口内形成，半导体主体46与单晶体50连接。然后，如图14所示，在层叠体30内形成柱状体40。
接着，如图15所示，在单元阵列区域CA形成成为狭缝SLT的孔H2。接着，经由孔H2对单元阵列区域CA中的绝缘层36进行各向同性蚀刻。单元阵列区域CA中的绝缘层36通过各向同性蚀刻去除。在阶梯区域ST未形成狭缝SLT的情况下，阶梯区域ST中的绝缘层36残留。即，阶梯区域ST中的层叠体32维持图14的状态。
接着，在去除了绝缘层36的区域依次形成阻挡绝缘膜34a、屏障膜34b、导电部34c。其结果，在单元阵列区域CA中，绝缘层36被置换为导电层34。接着，例如用绝缘体填埋孔H2内，从而形成狭缝SLT。
通过以上的工序，制作出单元阵列区域CA以及阶梯区域ST。这里所示的制造工序是一个例子，也可以在各工序之间插入其他工序。
根据第一实施方式的半导体存储器1，能够防止第一层L1与单晶体50的短路，抑制半导体存储器1的动作不良。
例如如图17所示，在层叠体30形成孔H之后，在进行单晶体50的晶体生长之前进行凹陷蚀刻的话，则靠近最基板20的绝缘层36的内周面36a也比孔H内的绝缘层33的内周面33a凹陷。如图18所示，之后形成单晶体50时，在单晶体50形成凸部51。凸部51在晶体生长时在XY面内方向上生长。单晶体50的凸部51以外的部分原则上沿Z方向晶体生长，相对于此，仅凸部51沿XY方向晶体生长。其结果，容易在凸部51的(111)面产生层叠缺陷。在将绝缘层36置换为导电层34之后也会残留该层叠缺陷的影响。其结果，若对包围单晶体50的周围的导电层34施加电压，则有时受到层叠缺陷的影响的位置被局部地施加较大的电场，出现短路。
与此相对，第一实施方式的半导体存储器1如图12以及图13所示，在使单晶体50生长之后进行凹陷蚀刻。因此，单晶体50原则上在Z方向上晶体生长，未形成凸部51。因此，第一实施方式的半导体存储器可抑制层叠缺陷的产生。如上述那样，层叠缺陷是第一层L1与单晶体50之间的短路的原因之一。因而，通过抑制该层叠缺陷的产生，能够减少第一层L1与单晶体50之间的短路。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，同样包含在权利要求书所记载的发明与其等效的范围中。
Claims (6)
1.一种半导体存储装置，具备：
基板；
层叠体，层叠在所述基板上；
柱状体，在所述层叠体内沿与所述基板交叉的第一方向延伸；以及
单晶体，从所述基板向所述柱状体内突出，位于所述柱状体与所述基板之间，
所述层叠体包含交替地层叠第一绝缘层与导电层而成的单元阵列区域，
所述柱状体包含半导体主体和电荷累积膜，并具有位于所述单元阵列区域内的第一柱状体，所述电荷累积膜设于多个所述导电层中的至少一个所述导电层与所述半导体主体之间，
将所述导电层中的包围所述单晶体的外周且最靠近所述基板的层设为第一层、将所述导电层中的包围所述第一柱状体的外周且最靠近所述基板的层设为第二层时，所述第二层以所述第一柱状体为基准地位于比所述第一层靠所述第一柱状体的径向的外侧。
2.根据权利要求1所述的半导体存储装置，
沿所述第一柱状体的外侧面延伸的第一虚拟面与所述第二层的内周面的距离和所述第一虚拟面与所述第一层的内周面的距离之差为11nm以下。
3.根据权利要求2所述的半导体存储装置，
所述第一虚拟面与所述第二层的内周面的距离和所述第一虚拟面与所述第一层的内周面的距离之差为5nm以下。
4.根据权利要求1至3中任一项所述的半导体存储装置，
所述层叠体具有从所述第一方向俯视时位于所述单元阵列区域的外侧的阶梯区域，
所述阶梯区域交替地层叠有所述第一绝缘层与第二绝缘层，
所述柱状体具有位于所述阶梯区域内的第二柱状体，
将所述第二绝缘层中的包围所述单晶体的外周且最靠近所述基板的层设为第三层、将所述第二绝缘层中的包围所述第二柱状体的外周且最靠近所述基板的层设为第四层时，所述第四层以所述第二柱状体为基准地位于比所述第三层靠所述第一柱状体的径向的外侧。
5.根据权利要求4所述的半导体存储装置，
沿所述第二柱状体的外侧面延伸的第二虚拟面与所述第四层的内周面的距离和所述第二虚拟面与所述第三层的内周面的距离之差为11nm以下。
6.根据权利要求5所述的半导体存储装置，
所述第二虚拟面与所述第四层的内周面的距离和所述第二虚拟面与所述第三层的内周面的距离之差为5nm以下。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020094728A JP2021190566A (ja) | 2020-05-29 | 2020-05-29 | 半導体記憶装置 |
| JP2020-094728 | 2020-05-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113745234A true CN113745234A (zh) | 2021-12-03 |
| CN113745234B CN113745234B (zh) | 2024-03-12 |
Family
ID=78705290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110176962.2A Active CN113745234B (zh) | 2020-05-29 | 2021-02-07 | 半导体存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11869838B2 (zh) |
| JP (1) | JP2021190566A (zh) |
| CN (1) | CN113745234B (zh) |
| TW (1) | TWI760060B (zh) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170110472A1 (en) * | 2015-10-19 | 2017-04-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20170179150A1 (en) * | 2015-12-16 | 2017-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9716105B1 (en) * | 2016-08-02 | 2017-07-25 | Sandisk Technologies Llc | Three-dimensional memory device with different thickness insulating layers and method of making thereof |
| US20170263558A1 (en) * | 2016-03-10 | 2017-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US20170278859A1 (en) * | 2016-03-25 | 2017-09-28 | Sandisk Technologies Llc | Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof |
| US9960180B1 (en) * | 2017-03-27 | 2018-05-01 | Sandisk Technologies Llc | Three-dimensional memory device with partially discrete charge storage regions and method of making thereof |
| US20190348435A1 (en) * | 2018-05-11 | 2019-11-14 | Sandisk Technologies Llc | Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same |
| US20190371812A1 (en) * | 2018-05-31 | 2019-12-05 | Toshiba Memory Corporation | Semiconductor memory |
| US20200075100A1 (en) * | 2018-09-04 | 2020-03-05 | Toshiba Memory Corporation | Semiconductor memory device |
| US20200075623A1 (en) * | 2018-08-30 | 2020-03-05 | Toshiba Memory Corporation | Semiconductor storage device |
| US20200127005A1 (en) * | 2018-10-17 | 2020-04-23 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101825539B1 (ko) | 2010-10-05 | 2018-03-22 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR102269422B1 (ko) * | 2014-05-30 | 2021-06-28 | 삼성전자주식회사 | 반도체 장치 |
| US9524979B2 (en) * | 2014-09-08 | 2016-12-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| US10020364B2 (en) * | 2015-03-12 | 2018-07-10 | Toshiba Memory Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| US9659958B2 (en) * | 2015-10-13 | 2017-05-23 | Samsung Elctronics Co., Ltd. | Three-dimensional semiconductor memory device |
| US10475515B2 (en) | 2017-12-21 | 2019-11-12 | Micron Technology, Inc. | Multi-decks memory device including inter-deck switches |
| JP2020047754A (ja) * | 2018-09-19 | 2020-03-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
| EP3711091A4 (en) * | 2018-12-17 | 2021-11-24 | SanDisk Technologies LLC | THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION |
-
2020
- 2020-05-29 JP JP2020094728A patent/JP2021190566A/ja active Pending
-
2021
- 2021-01-12 TW TW110101047A patent/TWI760060B/zh active
- 2021-02-07 CN CN202110176962.2A patent/CN113745234B/zh active Active
- 2021-03-03 US US17/190,886 patent/US11869838B2/en active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170110472A1 (en) * | 2015-10-19 | 2017-04-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20170179150A1 (en) * | 2015-12-16 | 2017-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20170263558A1 (en) * | 2016-03-10 | 2017-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US20170278859A1 (en) * | 2016-03-25 | 2017-09-28 | Sandisk Technologies Llc | Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof |
| US9716105B1 (en) * | 2016-08-02 | 2017-07-25 | Sandisk Technologies Llc | Three-dimensional memory device with different thickness insulating layers and method of making thereof |
| US9960180B1 (en) * | 2017-03-27 | 2018-05-01 | Sandisk Technologies Llc | Three-dimensional memory device with partially discrete charge storage regions and method of making thereof |
| US20190348435A1 (en) * | 2018-05-11 | 2019-11-14 | Sandisk Technologies Llc | Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same |
| US20190371812A1 (en) * | 2018-05-31 | 2019-12-05 | Toshiba Memory Corporation | Semiconductor memory |
| US20200075623A1 (en) * | 2018-08-30 | 2020-03-05 | Toshiba Memory Corporation | Semiconductor storage device |
| US20200075100A1 (en) * | 2018-09-04 | 2020-03-05 | Toshiba Memory Corporation | Semiconductor memory device |
| US20200127005A1 (en) * | 2018-10-17 | 2020-04-23 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210375752A1 (en) | 2021-12-02 |
| TW202145209A (zh) | 2021-12-01 |
| CN113745234B (zh) | 2024-03-12 |
| JP2021190566A (ja) | 2021-12-13 |
| US11869838B2 (en) | 2024-01-09 |
| TWI760060B (zh) | 2022-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI718588B (zh) | 半導體記憶裝置及其製造方法 | |
| CN111370425A (zh) | 半导体存储器装置及制造半导体存储器装置的方法 | |
| CN110707094B (zh) | 半导体存储器及其制造方法 | |
| US11289505B2 (en) | Semiconductor memory device | |
| CN112420726B (zh) | 半导体存储装置 | |
| CN112951836B (zh) | 半导体存储装置 | |
| CN113270417A (zh) | 半导体存储装置 | |
| TWI714211B (zh) | 半導體記憶裝置 | |
| CN113380808B (zh) | 半导体存储装置 | |
| CN112310090B (zh) | 半导体存储装置及其制造方法 | |
| CN113745234B (zh) | 半导体存储装置 | |
| CN118248196A (zh) | 半导体装置 | |
| TWI813101B (zh) | 半導體記憶裝置及其製造方法 | |
| US20240099001A1 (en) | Semiconductor memory device and manufacturing method | |
| TWI855679B (zh) | 記憶裝置 | |
| US11910605B2 (en) | Semiconductor storage device and method of manufacturing semiconductor storage device | |
| CN217955859U (zh) | 半导体存储装置 | |
| US12041772B2 (en) | Semiconductor storage device | |
| US20230413567A1 (en) | Semiconductor memory device and method for manufacturing semiconductor memory device | |
| US20240040785A1 (en) | Memory device | |
| US20230276629A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2024106263A (ja) | 半導体記憶装置 | |
| CN116801630A (zh) | 半导体存储装置 | |
| CN118354607A (zh) | 存储器器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |