CN113724649A - 显示驱动器ic和包括显示驱动器ic的显示装置 - Google Patents

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Abstract

公开了一种显示驱动器集成电路(IC)和包括显示驱动器IC的显示装置。该显示驱动器IC包括：逻辑模块，其顺序地发出读命令，读命令包括第一读命令、第一读命令之后的第二读命令和第二读命令之后的第三读命令；以及彼此串联连接的多个存储器模块。第一存储器模块连接至逻辑模块，并且是最靠近逻辑模块的存储器模块。第一存储器模块接收读命令；将第一读命令提供至第一存储器模块的第一存储器；响应于第一读命令从第一存储器读出第一图像数据；并且将第一图像数据和读命令中的第一剩余的读命令提供至连接至第一存储器模块并且比第一存储器模块距离逻辑模块更远的第二存储器模块。

Description

显示驱动器IC和包括显示驱动器IC的显示装置
相关申请的交叉引用
本申请要求于2020年5月25日提交的韩国专利申请No.10-2020-0062415的权益，该申请的公开内容以引用方式全文并入本文中。
技术领域
本公开涉及一种显示驱动器集成电路(IC)和包括显示驱动器IC的显示装置，并且更具体地，涉及一种包括存储器模块的显示驱动器IC。
背景技术
在诸如电视、笔记本电脑、监视器和移动装置的显示图像的电子装置中使用的显示装置包括液晶显示器(LCD)或者有机发光二极管(OLED)显示器。显示装置可包括具有多个像素的显示面板和用于将电信号发送至像素的显示驱动集成电路(IC)。可以通过从显示驱动IC(即，显示驱动器IC)提供至像素的电信号来实现图像。对于应用于移动电话等而言，希望移动显示驱动IC更轻和更小。
移动显示驱动IC不是方形的，而是具有长边的矩形结构。因此，设置在移动显示驱动IC中的存储器存在发送信号的距离长的问题。此外，当诸如产品工艺和产品尺寸等的因素发生变化时，必须考虑各种因素对存储器进行重新设计。
发明内容
本公开的一些方面提供了一种包括带宽损耗降低的存储器模块的显示驱动集成电路(IC)。
本公开的一些方面还提供了一种能够减少设计存储器模块所需时间的显示驱动IC。
本公开的一些方面还提供了一种具有包括带宽损耗降低的存储器模块的显示驱动IC的显示装置。
本公开的一些方面还提供了一种包括能够减少设计存储器模块所需时间的显示驱动IC的显示装置。
然而，本公开的一些方面不限于本文阐述的方面。通过参考下面提供的本公开的详细说明，本公开的以上和其它方面将对于本公开所属领域的普通技术人员之一变得清楚。
根据本发明的示例性实施例，一种显示驱动器集成电路(IC)包括：逻辑模块，其顺序地发出多个读命令，多个读命令包括第一读命令、第一读命令之后的第二读命令和第二读命令之后的第三读命令；以及彼此串联连接的多个存储器模块。第一存储器模块连接至逻辑模块，并且是最靠近逻辑模块的存储器模块。第一存储器模块接收多个读命令；将第一读命令提供至第一存储器模块的第一存储器；响应于第一读命令从第一存储器读出第一图像数据；并且将第一图像数据和多个读命令中的多个第一剩余的读命令提供至连接至第一存储器模块并且比第一存储器模块距离逻辑模块更远的第二存储器模块。
根据本发明的示例性实施例，一种显示驱动IC包括：逻辑模块，其被配置为针对第一通道顺序地发出多个读命令，多个读命令包括第一读命令、第一读命令之后的第二读命令和第二读命令之后的第三读命令；多个第一通道存储器模块，它们在第一通道中彼此串联连接，并且包括第一存储器模块、第二存储器模块和第三存储器模块，第一存储器模块设置在逻辑模块的第一侧上并且连接至逻辑模块，第一存储器模块是多个第一通道存储器模块中的最靠近逻辑模块的存储器模块；以及终端模块，其连接至多个第一通道存储器模块中的最后一个存储器模块，最后一个存储器模块在多个第一通道存储器模块中距离逻辑模块最远。第一存储器模块包括第一解码器、第一存储器、第一发送器、第一下游锁存器和第一上游锁存器。第一解码器接收多个读命令，将第一读命令提供至第一存储器模块的第一存储器，并且将多个读命令中的多个第一剩余的读命令经第一下游锁存器提供至连接至第一存储器模块并且比第一存储器模块距离逻辑模块更远的第二存储器模块。第一存储器响应于第一读命令输出第一图像数据和将第一图像数据提供至第一发送器。第一发送器将第一图像数据提供至终端模块。第一存储器的第一上游锁存器从终端模块接收第一图像数据，并且将第一图像数据提供至逻辑模块。
根据本发明的示例性实施例，一种显示装置包括：显示面板，其包括像素；栅极线，其电连接至像素；栅极驱动器，其被配置为通过栅极线将栅极电压信号提供至像素；源极线，其电连接至像素；源极驱动器，其通过源极线将驱动电流提供至像素；以及显示驱动控制器，其将控制信号提供至源极驱动器和栅极驱动器。显示驱动控制器包括：逻辑模块，其发出包括第一信号和第一信号之后的第二信号的控制信号；终端模块；以及第一存储器模块、第二存储器模块和第三存储器模块，其被配置为分别存储第一图像数据、第二图像数据和第三图像数据以驱动栅极驱动器和源极驱动器，并且顺序地彼此连接。第一存储器模块连接至逻辑模块，第三存储器模块连接至终端模块，第二存储器模块设置在第一存储器模块与第三存储器模块之间。第一存储器模块、第二存储器模块和第三存储器模块中的每一个包括解码器、存储器和发送器。第一存储器模块的解码器被配置为将第一信号提供至第一存储器模块的存储器，并且将第二信号提供至第二存储器模块的解码器，而不将第二信号提供至第一存储器模块的存储器。第二存储器模块响应于对应于读命令的第二信号访问第二存储器模块的存储器。第二存储器模块的存储器通过第二存储器模块的发送器将第二图像数据提供至第三存储器模块的发送器。第三存储器模块的发送器将第二图像数据提供至终端模块。终端模块顺序通过第三存储器模块、第二存储器模块和第一存储器模块将第二图像数据提供至逻辑模块。
附图说明
从下面结合附图对实施例的描述中，这些和/或其它方面将变得清楚和更容易理解，其中：
图1是根据本公开的实施例的包括显示装置的电子装置1的框图。
图2和图3是根据本公开的实施例的包括显示驱动集成电路(IC)的显示装置的框图。
图4示出了根据本公开的实施例的显示驱动IC。
图5示出了图4的存储器模块。
图6是图4的区R1的放大图。
图7至图9是示出操作根据本公开的实施例的显示驱动IC的方法的流程图。
图10示出了根据本公开的实施例的显示驱动IC。
图11是示出驱动图10的显示驱动IC的方法的时序图。
图12示出了根据本公开的实施例的显示驱动IC。
图13是示出操作图12的显示驱动IC的方法的时序图。
图14和图15示出了根据本公开的实施例的显示驱动IC。
图16和图17示出了具有根据本公开的实施例的显示装置的电子装置。
具体实施方式
下文中，将参照附图描述根据本公开的技术精神的实施例。
现在，将参照图1至图3描述包括显示装置的电子装置1。
图1是根据本公开的实施例的包括显示装置的电子装置1的框图。图2和图3是根据本公开的实施例的包括显示驱动集成电路(IC)的显示装置的框图。
参照图1，根据实施例的电子装置1可包括显示装置10、输入/输出单元20、存储器30、端口40和处理器50。电子装置1可包括电视机、台式计算机或诸如智能电话、平板个人计算机(PC)和笔记本电脑的移动装置。显示装置10、输入/输出单元20、存储器30、端口40和处理器50可以通过总线60彼此通信。
显示装置10可包括显示驱动器和显示面板。在一些实施例中，显示驱动器可以在显示面板上显示根据操作模式由处理器50(例如，应用处理器(AP))经总线60发送的图像数据。显示驱动器可以生成与由处理器50发送的图像数据的比特数相对应的多个伽马电压，根据图像数据选择伽马电压中的至少一些，并且将选择的伽马电压输入至单元缓冲器。
在一些实施例中，可以将具有不同幅值的两个或多个伽马电压输入至单元缓冲器的输入端口，单元缓冲器输出预定范围中的灰色电压。
参照图2和图3，根据本公开的实施例的显示装置10可包括显示驱动IC 100(即，显示驱动器IC)和显示面板200。
参照图2，显示驱动IC 100可以控制显示面板200。
根据本公开的实施例的显示装置10可为诸如有机发光二极管显示器(OLED)、液晶显示器(LCD)、电致变色显示器(ECD)、数字镜装置(DMD)、致动镜装置(AMD)、光栅光值(GLV)、等离子体显示面板(PDP)和电致发光显示器(ELD)的各种显示装置中的任一个。
参照图3，显示驱动IC 100可包括显示驱动控制器150(即，显示驱动器控制器)、源极驱动器120和栅极驱动器130。
显示驱动控制器150可以从外部(例如从具有显示装置10的系统的主机(例如，处理器50))接收数据DATA和命令CMD，并且将操作所需的图像数据RGB DATA、源极驱动器控制信号SDC和栅极驱动器控制信号GDC提供至源极驱动器120和栅极驱动器130。例如，存储器300可为帧存储器。显示驱动控制器150还可包括图像处理单元、存储器控制器、命令预缓冲器、命令寄存器和命令同步控制器。
显示面板200可包括在行向上传递扫描信号的多条栅极线131、在与栅极线131交叉的方向上设置并且在列向上传递数据信号的多条源极线121以及布置在栅极线131与源极线121的交叉位置处的多个像素PX。
当顺序地选择栅极线131时，可以通过源极线121将灰度电压施加至连接至选择的栅极线131的像素PX。
像素PX中的每一个可包括开关晶体管、驱动晶体管、存储电容器和有机发光二极管。栅极线131和源极线121可以连接至像素PX。
源极驱动器120可以将图像数据RGB DATA(从显示驱动控制器150接收的数字数据)转换为灰度电压，并且通过源极线121将灰度电压施加至显示面板200。栅极驱动器130可以顺序地扫描栅极线131。栅极驱动器130可以通过将栅极导通电压施加至选择的栅极线131来激活选择的栅极线131，并且源极驱动器120可以将对应的灰度电压输出至连接至激活的栅极线131的像素PX。因此，显示面板200可以逐水平线地(也就是说，逐行地)显示图像。
显示装置10可以通过接口电路(I/F)140与主机(例如，处理器50)通信。接口电路140接收从主机并列或串行发送的数据DATA和命令CMD，并且将数据DATA和命令CMD提供至显示驱动控制器150。可从具有显示装置10的系统的主机(例如，处理器50)发送数据DATA和命令CMD。接口电路140可以根据与主机的传输方法相对应的接口方法接收数据DATA和命令CMD。例如，接口电路140使用的接口方法可为RGB接口、中央处理单元(CPU)接口、服务提供器接口(PSI)、移动显示数字接口(MDDI)和移动工业处理器接口(MIPI)中的一个。
显示驱动控制器150可包括时序控制器110和存储器300。
时序控制器110可以基于诸如数据DATA和命令CMD的信号生成用于控制源极驱动器120的操作时序的源极驱动器控制信号SDC和用于控制栅极驱动器130的操作时序的栅极驱动器控制信号GDC。
存储器300可以临时存储待显示于显示面板200上的一帧图像数据RGB DATA，并且输出该一帧图像数据RGB DATA，从而在显示面板200上显示图像数据RGB DATA。存储器300还被称作图形随机存取存储器(GRAM)，并且可以使用诸如静态随机存取存储器(SRAM)的易失性存储器。然而，根据本公开的技术精神的实施例不限于此，并且可以使用各种存储器。
显示驱动控制器150可以控制存储器300的整体操作，具体地说，控制在存储器300中执行写操作和读操作的地址和时间。
现在，将参照图4至图9描述包括存储器模块400的显示驱动IC 100的操作和存储器模块400的操作。
图4示出了根据本公开的实施例的显示驱动IC。图5示出了图4的存储器模块。图6是图4的区R1的放大图。图7至图9是示出根据本公开的实施例的操作显示驱动IC的方法的流程图。
参照图4，显示驱动IC 100可包括逻辑区101、第一区102和第二区103。如图所示，显示驱动IC 100可为其中一边比另一边更长的矩形形状。然而，根据本公开的技术精神的实施例不限于此，并且显示驱动IC 100可以具有其它形状。
矩形的第一区102可以设置在逻辑区101的一边上，以及矩形的第二区103可以设置在逻辑区101的与设置第一区102的边相对的另一边上。逻辑区101可以设置在第一区102与第二区103之间。
可以在逻辑区101中设置逻辑模块。另外，逻辑模块可包括例如显示驱动IC 100的时序控制器110。逻辑模块可以控制源极驱动器120和栅极驱动器130，并且可以控制存储器300的全部操作。在示例实施例中，显示驱动IC 100可以具备具有第一通道和第二通道的双通道存储器架构。
多个存储器模块400可包括用于第一通道并且设置在第一区102中的多个第一通道存储器模块以及用于第二通道并且设置在第二区103中的多个第二通道存储器模块。显示驱动IC 100的存储器300可包括存储器模块400，或者可与存储器模块400相同。存储器模块400可以沿着第一区102和第二区103的侧部串联设置。存储器模块400可以彼此串联连接。例如，存储器模块400可以串联地被设置并且可以彼此连接。存储器模块400中的设置为最靠近逻辑区101的存储器模块400可以连接至逻辑区101的逻辑模块。逻辑区101的逻辑模块可以控制存储器模块400的全部操作。例如，逻辑模块可以控制在存储器模块400上执行写操作或读操作的地址和时间。
参照图5，存储器模块400可包括解码器410、存储器420、第一锁存器(D1)430、第二锁存器(D2)440、发送器450和第三锁存器(D3)460。图4的存储器模块400可以具有与图5的存储器模块400相同的结构。然而，根据本公开的技术精神的实施例不限于此，并且可以省略特定元件。
解码器410可以连接至存储器420和第一锁存器430。解码器410可以从前一存储器模块400接收第一信号S1。另外，当解码器410连接至逻辑模块时，解码器410可以从逻辑模块接收第一信号S1。解码器410可以将第二信号S2提供至存储器420。在写操作情况下，第二信号S2可包括图像数据和命令，并且在读操作情况下的命令，第二信号S2可包括命令。
存储器420可以连接至解码器410和发送器450。存储器420可包括GRAM。另外，存储器420可包括SRAM。然而，根据本公开的技术精神的实施例不限于此，并且存储器420还可以包括诸如动态RAM(DRAM)或同步动态RAM(SDRAM)的易失性存储器。存储器420可以从解码器410接收第二信号S2，并且执行读操作或者写操作。在读操作或者写操作之后，存储器420可以将包括访问结果的第四信号S4提供至发送器450。
第一锁存器430、第二锁存器440和第三锁存器460中的每一个可包括D触发器。然而，根据本公开的技术精神的实施例不限于此。
第二锁存器440可以从前一存储器模块400接收第三信号S3。第二锁存器440可以接收第三信号S3并存储数据。第二锁存器440可以输出数据，并且将数据提供至发送器450。当存储器模块400连接至逻辑模块时，不将第三信号S3提供至第二锁存器440。
发送器450可以连接至存储器420和第二锁存器440。发送器450可包括多路复用器(MUX)。发送器450可以接收从第二锁存器440输出的第三信号S3和从存储器420输出的第四信号S4。发送器450可以通过控制而在不同的时间处输出第三信号S3和第四信号S4。发送器450可以将信号提供至下一存储器模块400。
第一锁存器430可以连接至解码器410。第一锁存器430可以从解码器410接收信号并且存储数据。第一锁存器430可以输出数据，并且将信号提供至下一存储器模块400。
第三锁存器460可以从另一存储器模块400接收第五信号S5，并且存储数据。第三锁存器460可以输出数据，并且将信号提供至另一存储器模块400。
存储器模块400的操作可包括第一操作A1、第二操作A2和第三操作A3。可以通过解码器410和第一锁存器430执行第一操作A1。可以通过存储器420、第二锁存器440和发送器450执行第二操作A2。可以通过第三锁存器460执行第三操作A3。在示例实施例中，第一操作A1包括：从逻辑模块沿着多个第一通道存储器模块传播信号。例如，逻辑模块的信号可以从逻辑模块沿着下游锁存器和多个第一通道存储器模块中的每一个的解码器传播出去。在读操作中，信号可包括多个读命令，例如，通过每个第一通道存储器模块的解码器，多个读命令中的每一个被递送至对应的存储器模块的存储器，并且剩余的读命令提供至下一存储器模块。第二操作A2和第三操作A3可包括将从对应的第一通道存储器模块中读取的图像数据提供至逻辑模块。例如，第二操作A2可包括将读取的图像数据递送至终端模块，稍后将参照图12描述这一点，第三操作A3可包括将读取的图像数据从终端模块返回至逻辑模块。第二操作A2和第三操作A3中的传播方向可彼此相反。第二操作A2和第三操作A3可被统称为第四操作A4。
在一些实施例中，当存储器模块400的操作为读操作时，操作可包括用于将多个读命令提供至多个存储器模块400的第一操作A1和用于接收从多个存储器模块400中读取的图像数据的第四操作A4。
第一操作A1可包括从前一存储器模块400或逻辑模块接收第一信号S1的操作。第一操作A1还可包括将第二信号S2提供至存储器420的操作或者通过第一锁存器D1将第二信号S2提供至下一存储器模块400的操作。第二信号S2可包括图像数据和写命令(在写操作的情况下)并且可包括读命令(在读操作的情况下)。
第四操作A4可包括第二操作A2和第三操作A3。第四操作A4可包括将包括从存储器模块400的存储器420中读取的数据的第四信号S4发送至稍后描述的终端模块505(见图12)，以及将来自终端模块505(见图12)的与第四信号S4基本相同的第五信号S5发送至存储器模块400的第三锁存器460。另外，第四操作A4可包括：将从前一存储器模块400接收的第三信号S3发送至终端模块505(见图12)，以及将来自终端模块505(见图12)的与第三信号S3基本相同的第五信号S5发送至存储器模块400的第三锁存器460。第五信号S5可包括第三信号S3和第四信号S4。例如，在读操作中，第四信号S4可以对应于从存储器模块400中读取的数据，第三信号S3可以对应于从前一存储器模块提供至存储器模块400的数据。在示例实施例中，发送器450可以将第三信号S3和第四信号S4按次序输出，以形成第五信号S5。在第五信号S5中，第三信号S3可先于第四信号S4。
在一些实施例中，第一操作A1和第四操作A4可为分离的操作。例如，当执行第一操作A1时，不执行第四操作A4。当执行第四操作A4时，不执行第一操作A1。就时序而言，第一操作A1和第四操作A4可为分离的操作。然而，根据本公开的技术精神的实施例不限于此，第一操作A1和第四操作A4可一起执行。
参照图6，第(N-1)存储器模块401、第N存储器模块402和第(N+1)存储器模块403可布置在图4的区R1中。这里，N可为2或更大的自然数。虽然在附图中，在第一区102中设置了三个或更多个存储器模块400，但是根据本公开的技术精神的实施例不限于此，而是可以仅设置一个存储器模块或者两个存储器模块。
第(N-1)存储器模块401、第N存储器模块402和第(N+1)存储器模块403可以与图5的存储器模块400具有相同的结构。第(N-1)存储器模块401、第N存储器模块402和第(N+1)存储器模块403中的每一个可包括解码器410、存储器420、第一锁存器(D1)430(即，下游锁存器)、第二锁存器(D2)440、发送器450和第三锁存器(D3)460(即，上游锁存器)。为了使附图简单，图6中省略了这些标号。
第(N-1)存储器模块401的发送器450可以连接至第N存储器模块402的第二锁存器440。第(N-1)存储器模块401的第一锁存器430可以连接至第N存储器模块402的解码器410。第(N-1)存储器模块401的第三锁存器460可以连接至第N存储器模块402的第三锁存器460。
第N存储器模块402的发送器450可以连接至第(N+1)存储器模块403的第二锁存器440。第N存储器模块402的第一锁存器430可以连接至第(N+1)存储器模块403的解码器410。第N存储器模块402的第三锁存器460可以连接至第(N+1)存储器模块403的第三锁存器460。
在一些实施例中，第(N-1)存储器模块401、第N存储器模块402和第(N+1)存储器模块403中的每一个的第一操作A1可包括从前一存储器模块或逻辑模块接收信号以及将信号提供至存储器420的操作或者通过第一锁存器430将信号提供至下一存储器模块的操作。
在一些实施例中，第(N-1)存储器模块401、第N存储器模块402和第(N+1)存储器模块403中的每一个的第四操作A4可包括：将包括从存储器420中读取的数据的信号通过下一存储器模块(例如，第(N-1)存储器模块401、第N存储器模块402或第(N+1)存储器模块403)发送至终端模块的操作，以及通过存储器模块(例如，第(N-1)存储器模块401、第N存储器模块402或第(N+1)存储器模块403)将信号从终端模块发送至逻辑模块的操作。另外，第四操作A4可包括将从前一存储器模块(例如，第(N-1)存储器模块401、第N存储器模块402或第(N+1)存储器模块403)接收的信号发送至终端模块以及通过存储器模块(例如，第(N-1)存储器模块401、第N存储器模块402或第(N+1)存储器模块403)将信号从终端模块发送至逻辑模块的操作。
在一些实施例中，第(N-1)存储器模块401、第N存储器模块402和第(N+1)存储器模块403中的每一个的第一操作A1和第四操作A4可为分离的操作。换句话说，第一操作A1和第四操作A4在时序方面可为分离的操作。然而，根据本公开的技术精神的实施例不限于此，并且第一操作A1和第四操作A4可以一起执行。
现在，将参照图7描述操作显示驱动IC 100的方法中的第一操作A1。
可以将信号从第(N-1)存储器模块401提供至第N存储器模块402(操作S470)。将通过第(N-1)存储器模块401的解码器410和第一锁存器430的信号提供至第N存储器模块402的解码器410。提供至第N存储器模块402的解码器410的信号可包括用于第N存储器模块402的存储器420的命令和图像数据。
第N存储器模块402的解码器410可以基于从第(N-1)存储器模块401接收的信号确定是否访问第N存储器模块402的存储器420(操作S471)。
例如，当从第(N-1)存储器模块401接收的信号需要访问第N存储器模块402的存储器420时(操作S471-是)，则第N存储器模块402的解码器410可以将信号提供至第N存储器模块402的存储器420。另外，第N存储器模块402的解码器410可以将不包括命令的信号(也就是说，包括空数据的信号)发送至第N存储器模块402的第一锁存器430(操作S472)。包括空数据并且被发送至第一锁存器430的信号不操作连接至存储器模块(例如，第N存储器模块402)的下一存储器模块(例如，第(N+1)存储器模块403)。
当从第(N-1)存储器模块401接收的信号不需要访问第N存储器模块402的存储器420时(操作S471-否)，第N存储器模块402的解码器410可以将信号提供至第N存储器模块402的第一锁存器430(操作S473)。这里，不将从第(N-1)存储器模块401接收的信号发送至第N存储器模块402的存储器420，并且不访问第N存储器模块402的存储器420。第N存储器模块402的第一锁存器430可以存储从第(N-1)存储器模块401接收到的信号的数据。
第N存储器模块402的第一锁存器430可以输出存储的数据，并且将数据提供至第(N+1)存储器模块403(操作S474)。在将数据存储在第N存储器模块402的第一锁存器430中和从第N存储器模块402的第一锁存器430中输出数据的处理中，信号可被延迟1个时钟周期。第(N+1)存储器模块403的解码器410可以接收延迟的信号。
当不需要访问存储器模块400的存储器420时，在存储器模块400之后，在一个周期中不发生另一存储器模块400的操作。因此，可以防止显示驱动IC 100的功耗。
现在，将参照图8描述操作显示驱动IC 100的方法中的第二操作A2。
逻辑模块可以确定是否将信号从第(N-1)存储器模块401的发送器450提供至第N存储器模块402(操作S480)。从第(N-1)存储器模块401的发送器450提供的信号可为从第(N-1)存储器模块401的存储器420或者第(N-1)存储器模块401的第二锁存器440提供的信号。
当将信号从第(N-1)存储器模块401的发送器450提供至第N存储器模块402时(操作S480-是)，可以通过第N存储器模块402的第二锁存器440将信号提供至第N存储器模块402的发送器450(例如，多路复用器)(操作S481)。信号可被存储在第N存储器模块402的第二锁存器440中，可被延迟1个时钟周期，然后可被输出至第N存储器模块402的发送器450。
当未将信号从第(N-1)存储器模块401的发送器450提供至第N存储器模块402时(操作S480-否)，例如，当第N存储器模块402连接至逻辑模块时，或者当第(N-1)存储器模块401的存储器420未被访问时，可确定第N存储器模块402的存储器420是否已经接收到读命令信号(操作S482)。可确定第N存储器模块402的解码器410是否已经接收到包括读命令数据的信号，以及是否已经将该信号提供至第N存储器模块402的存储器420。
当第N存储器模块402的存储器420已接收到读命令信号时(操作S482-是)，可从第N存储器模块402的存储器420输出包括图像数据的信号，然后将其提供至第N存储器模块402的发送器450(例如，多路复用器)(操作S483)。
当第N存储器模块402的存储器420未接收到读命令信号时(操作S482-否)，逻辑模块可以再次确定是否将信号从第(N-1)存储器模块401的发送器450提供至第N存储器模块402(操作S480)。
可以将从第N存储器模块402的第二锁存器440提供至第N存储器模块402的发送器450的信号或者从第N存储器模块402的存储器420提供至第N存储器模块402的发送器450的信号通过发送器450提供至第(N+1)存储器模块403(操作S484)。发送器450可以选择性地发送信号，并且可以顺序地布置和发送被延迟1个时钟周期并且从第(N-1)存储器模块401提供的信号以及从第N存储器模块402的存储器420输出的信号。例如，可以通过第(N+1)存储器模块403的第二锁存器440将信号发送至第(N+1)存储器模块403的发送器450。
现在，将参照图9描述操作显示驱动IC 100的方法中的第三操作A3。
可以将信号从第(N+1)存储器模块403提供至第N存储器模块402(操作S490)。例如，可以将从第(N+1)存储器模块403的发送器450输出的信号提供回第(N+1)存储器模块403。从第(N+1)存储器模块403的发送器450输出的信号可被发送至第(N+1)存储器模块403的第三锁存器460。第(N+1)存储器模块403的第三锁存器460可以存储该信号的数据，并且输出被延迟1个时钟周期的信号。从第(N+1)存储器模块403的第三锁存器460输出的信号可被发送至第N存储器模块402的第三锁存器460。第N存储器模块402的第三锁存器460可以存储信号的数据并且输出被延迟1个时钟周期的信号。
可以将信号从第N存储器模块402提供至第(N-1)存储器模块401(操作S491)。例如，从第N存储器模块402的第三锁存器460输出的信号可被发送至第(N-1)存储器模块401的第三锁存器460。第(N-1)存储器模块401的第三锁存器460可以存储该信号的数据，并且输出被延迟1个时钟周期的信号。从第(N-1)存储器模块401的第三锁存器460输出的信号可被发送至例如逻辑模块。
由于通过每个存储器模块400的解码器410确定存储器420是否被访问，因此可以降低功耗。另外，由于通过每个存储器模块400的第一锁存器430提供的信号被延迟，因此可顺序地使用存储器模块400。另外，通过第二锁存器440和发送器450接收的信号可被延迟并且被顺序地布置和发送。
存储器模块400具有相同的结构，例如，包括解码器410、存储器420、第一锁存器430、第二锁存器440、发送器450和第三锁存器460。因此，存储器模块400可从逻辑模块开始彼此级联(或者串联)。另外，从逻辑模块提供的信号可通过存储器模块400被顺序地发送，并且存储器420的访问结果可通过存储器模块400被输出至逻辑模块。
因此，能够通过使用多个存储器来存储和输出大带宽的数据，以及减少随机访问约束。例如，当使用四个存储器模块400并且当一个存储器模块400的存储器420存储2Mb时，当四个存储器模块400连接时存储器300可以存储8Mb。另外，利用相同的存储器模块400设计存储器300所需的时间和成本可以减少。例如，当需要大于先前使用的存储器300的存储器容量的存储器容量时，可以串联连接并使用先前设计的存储器模块400。
现在，将参照图10和图11描述当读取存储器模块的存储器时显示驱动IC 100的操作。
图10示出了根据本公开的实施例的显示驱动IC。图11是示出驱动图10的显示驱动IC的方法的时序图。
参照图10，显示驱动IC 100可包括第一存储器模块501和第二存储器模块502。第一存储器模块501可以连接至图4的逻辑区101的逻辑模块，第二存储器模块502可以连接至第一存储器模块501。
第一存储器模块501可包括解码器510、存储器511、第一锁存器512、第二锁存器513和发送器514。第二存储器模块502可包括解码器520、存储器521、第一锁存器522、第二锁存器523和发送器524。
解码器510可以接收包括第一输入时钟数据CKI 1(即，第一输入时钟信号)和第一输入命令数据CMD_IN1的信号。参照图11，第一命令数据CMD1、第二命令数据CMD2、第三命令数据CMD3和第四命令数据CMD4可在每个时钟周期中被顺序地设置。
解码器510可以将第一存储器命令数据MEM CMD1发送至存储器511。第一存储器命令数据MEM CMD1可在发送第一输入命令数据CMD_IN1的时钟周期中被发送。例如，可以将第一命令数据CMD1发送至存储器511。
存储器511可以将第一存储器输出数据MEM Q1提供至发送器514。存储器511可以基于第一存储器命令数据MEM CMD1输出第一存储器输出数据MEM Q1，并且在下一时钟周期中发送第一存储器输出数据MEM Q1。例如，可从存储器511输出第一输出数据Q1。
第一锁存器512可以从解码器510接收信号，并且输出包括第一输出时钟数据CK01和第一输出命令数据CMD_OUT1的信号。例如，可从第一锁存器512输出第二命令数据CMD2。
当将第一命令数据CMD1发送至存储器511时，第一输出命令数据CMD_OUT1可以在每个时钟周期中顺序地包括第二命令数据CMD2、第三命令数据CMD3和第四命令数据CMD4。
发送器514可以将第一存储器输出数据MEM Q1提供至第二存储器模块502，作为第一存储器模块输出数据MOD Q1。例如，发送器514可以输出第一输出数据Q1，并且将第一输出数据Q1发送至第二存储器模块502。
包括第一输出时钟数据CK01和第一输出命令数据CMD_OUT1的信号可被发送至第二存储器模块502，并且解码器520可以接收包括第二输入时钟数据CKI2和第二输入命令数据CMD_IN2的信号。第二输入命令数据CMD_IN2可以在每个时钟周期中顺序地包括第二命令数据CMD2、第三命令数据CMD3和第四命令数据CMD4。
解码器520可以接收包括第二输入时钟数据CKI2和第二输入命令数据CMD_IN2的信号。参照图11，第二命令数据CMD2、第三命令数据CMD3和第四命令数据CMD4可在连续的时钟周期中被顺序地提供至解码器520。
解码器520可以将第二存储器命令数据MEM CMD2发送至存储器521。可在发送第二输入命令数据CMD_IN2的时钟周期中发送第二存储器命令数据MEM CMD2。例如，解码器520可以将第二命令数据CMD2提供至存储器521。
参照图11，可以在第一输入时钟数据CKI 1和第二输入时钟数据CKI2中出现偏斜。可以在在第一存储器模块501和第二存储器模块502之间发送信号的同时出现时钟的偏斜。然而，时钟可以通过诸如稍后将描述的时钟缓冲器的元件与参考时钟同步。
现在，将参照图12和图13描述当读取显示驱动IC 500的存储器时的根据本公开的实施例的显示驱动IC 500的操作。虽然描述了读取存储器的情况，存储器的操作不限于读操作，并且也可以执行写操作。
图12示出根据本公开的实施例的显示驱动IC。图13是示出操作图12的显示驱动IC的方法的时序图。
参照图12，在第一区102中，显示驱动IC 500可包括第一存储器模块501至第四存储器模块504、终端模块505和先进先出(FIFO)模块540(即，FIFO缓冲器)。
第一存储器模块501至第四存储器模块504和终端模块505可以顺序地串联连接。FIFO模块540可以设置在第一存储器模块501的一侧上，并且设置在逻辑模块与第一存储器模块501之间。FIFO模块540可以从第一存储器模块501接收待发送至逻辑模块的信号，处理该信号，以及随后将处理后的信号输出和提供至逻辑模块。
第一存储器模块501可以从逻辑模块接收第一输入命令数据CMD_IN1，并且将第一存储器模块输出数据MOD Q1输出至第二存储器模块502。第二存储器模块502可以从第一存储器模块501接收第二输入命令数据CMD_IN2，和将第二存储器模块输出数据MOD Q2输出至第三存储器模块503。第三存储器模块503可以从第二存储器模块502接收第三输入命令数据CMD_IN3，并且将第三存储器模块输出数据MOD Q3输出至第四存储器模块504。第四存储器模块504可以从第三存储器模块503接收第四输入命令数据CMD_IN4，和将第四存储器模块输出数据MOD Q4输出至终端模块505。
终端模块505可以连接至串联连接的存储器模块中的作为最后一个存储器模块的第四存储器模块504。终端模块505可包括第四锁存器530。第四锁存器530可包括D触发器，但是根据本公开的技术精神的实施例不限于此。终端模块505的第四锁存器530可以从第四存储器模块504接收第四存储器模块输出数据MOD Q4，并且存储第四存储器模块输出数据MOD Q4。可以将从第四锁存器530输出的终端数据TERM Q提供回第四存储器模块504。
包括第四存储器模块输出数据MOD Q4的信号可被终端模块505的第四锁存器530延迟1个时钟周期，然后被发送。因此，即使数据返回至第四存储器模块504，也可保持静态时序特性。
从第四锁存器530输出的终端数据TERM Q可顺序地通过第四存储器模块504的锁存器、第三存储器模块503的锁存器、第二存储器模块502的锁存器和第一存储器模块501的锁存器被发送，然后作为返回数据RTRN Q被输出。
FIFO模块540可以接收从第一存储器模块501的锁存器输出的返回数据RTRN Q。在通过多个存储器模块400发送信号的同时，如图11所示，在时钟之间可能发生偏斜。例如，从逻辑模块发送至第一存储器模块501的时钟信号和从第一存储器模块501的锁存器输出的时钟信号可以在相位上彼此不同。因此，可以通过使用FIFO模块540将包括从第一存储器模块501的锁存器输出的返回数据RTRN Q的信号与参考时钟同步，然后被发送至逻辑模块。在示例中，FIFO模块540可以从第一存储器模块501接收返回数据RTRN Q，并且响应于参考时钟将返回数据RTRN Q提供至逻辑模块。
图13是示出假设未发生时钟偏斜时操作显示驱动IC 500的方法的时序图。然而，根据本公开的技术精神的实施例不限于此，并且在信号传输中可能发生时钟偏斜。
参照图13，时钟CK_IN可包括第一时钟周期t1至第十三时钟周期t13。
第一输入时钟数据CMD_IN1可包括顺序地输入的第一命令数据CMD1、第二命令数据CMD2、第三命令数据CMD3和第四命令数据CMD4。
在第一时钟周期t1中，可以将第一命令数据CMD1输入至第一存储器模块501。在第二时钟周期t2中，第一存储器模块501可以输出第一输出数据Q1，并且将输出的第一输出数据Q1发送至第二存储器模块502。在第三时钟周期t3中，第二存储器模块502可以将接收到的第一输出数据Q1延迟1个时钟周期，并且将延迟的第一输出数据Q1发送至第三存储器模块503。在第四时钟周期t4中，第三存储器模块503可以将接收到的第一输出数据Q1延迟1个时钟周期，并且将延迟的第一输出数据Q1发送至第四存储器模块504。在第五时钟周期t5中，第四存储器模块504可以将接收到的第一输出数据Q1延迟1个时钟周期，并且将延迟的第一输出数据Q1发送至终端模块505。因此，第一命令数据CMD1可以被输入至第一存储器模块501，被延迟4个时钟周期(T1)，然后被发送至终端模块505。
在第六时钟周期t6中，终端模块505可以通过使用第四锁存器530将接收到的第一输出数据Q1延迟1个时钟周期(T2)，并且将延迟的第一输出数据Q1发送至第四存储器模块504。
在第七时钟周期t7至第十时钟周期t10中，第一存储器模块501至第四存储器模块504可以将接收到的第一输出数据Q1延迟4个时钟周期(T3)并且将延迟的第一输出数据Q1发送至FIFO模块540。
在第二时钟周期t2中，可以将第二命令数据CMD2输入至第一存储器模块501。第二命令数据CMD2可以被第一存储器模块501延迟，然后被发送至第二存储器模块502。在第三时钟周期t3中，可以将第二命令数据CMD2输入至第二存储器模块502。在第四时钟周期t4中，第二存储器模块502可以输出第二输出数据Q2，并且将输出的第二输出数据Q2发送至第三存储器模块503。在第五时钟周期t5中，第三存储器模块503可以将接收到的第二输出数据Q2延迟1个时钟周期，并且将延迟的第二输出数据Q2发送至第四存储器模块504。在第六时钟周期t6中，第四存储器模块504可以将接收到的第二输出数据Q2延迟1个时钟周期，并且将延迟的第二输出数据Q2发送至终端模块505。
在第七时钟周期t7中，终端模块505可以利用第四锁存器530将接收到的第二输出数据Q2延迟1个时钟周期，并且将延迟的第二输出数据Q2发送至第四存储器模块504。
在第八时钟周期t8至第十一时钟周期t11中，第一存储器模块501至第四存储器模块504可以将接收到的第二输出数据Q2延迟4个时钟周期，并且将延迟的第二输出数据Q2发送至FIFO模块540。
在第三时钟周期t3中，可以将第三命令数据CMD3输入至第一存储器模块501。第三命令数据CMD3可以被第一存储器模块501和第二存储器模块502延迟，然后被发送至第三存储器模块503。在第五时钟周期t5中，可以将第三命令数据CMD3输入至第三存储器模块503。在第六时钟周期t6中，第三存储器模块503可以输出第三输出数据Q3，并且将输出的第三输出数据Q3发送至第四存储器模块504。在第七时钟周期t7中，第四存储器模块504可以将接收到的第三输出数据Q3延迟1个时钟周期，并且将延迟的第三输出数据Q3发送至终端模块505。
在第八时钟周期t8中，终端模块505可以利用第四锁存器530将接收到的第三输出数据Q3延迟1个时钟周期，并且将延迟的第三输出数据Q3发送至第四存储器模块504。
在第九时钟周期t9至第十二时钟周期t12中，第一存储器模块501至第四存储器模块504可以将接收到的第三输出数据Q3延迟4个时钟周期，并且将延迟的第三输出数据Q3发送至FIFO模块540。
在第四时钟周期t4中，可以将第四命令数据CMD4输入至第一存储器模块501。第四命令数据CMD4可以被第一存储器模块501、第二存储器模块502和第三存储器模块503延迟，然后被发送至第四存储器模块504。在第七时钟周期t7中，第四命令数据CMD4可以被输入至第四存储器模块504。在第八时钟周期t8中，第四存储器模块504可以输出第四输出数据Q4，并且可以将输出的第四输出数据Q4发送至终端模块505。
在第九时钟周期t9中，终端模块505可以利用第四锁存器530将接收到的第四输出数据Q4延迟1个时钟周期，并且可以将延迟的第四输出数据Q4发送至第四存储器模块504。
在第十时钟周期t10至第十三时钟周期t13中，第一存储器模块501至第四存储器模块504可以将接收到的第四输出数据Q4延迟4个时钟周期，并且可以将延迟的第四输出数据Q4发送至FIFO模块540。
可以通过利用FIFO模块540将发送至FIFO模块540的第一输出数据Q1至第四输出数据Q4与参考时钟同步。
现在，将参照图14和图15描述根据本公开的实施例的显示驱动IC。下文中，将主要描述与上述实施例的不同之处。
图14和图15示出了根据本公开的实施例的显示驱动IC。
参照图14，显示驱动IC 160可包括逻辑区101、第一区102和第二区103。可以在第一区102中设置第一存储器模块501，可以在第二区103中设置存储器模块601。第一存储器模块501和存储器模块601可以相对于逻辑区101彼此对称地设置。例如，可以从相同的位置将从逻辑区101发送的信号提供至第一存储器模块501和存储器模块601，可以将从第一存储器模块501和存储器模块601提供至逻辑区101的信号提供至逻辑区101中的相同的位置。
在一些实施例中，第一存储器模块501的存储器511和存储器模块601的存储器611可以设置为分别邻近于第一区102和第二区103的下端。
参照图15，显示驱动IC 170可包括逻辑区101、第一区102和第二区103。可以在第一区102中设置第一存储器模块501，并且可以在第二区103中设置存储器模块602。第一存储器模块501和存储器模块602可以相对于逻辑区101彼此旋转180。
在一些实施例中，第一存储器模块501的存储器511可以设置为邻近于第一区102的下端，存储器模块602的存储器611可以设置为邻近于第二区103的上端。
图16和图17示出了具有根据本公开的实施例的显示装置的电子装置。
图16示出了具有显示装置10的电子装置1。虽然附图中示出了智能电话，但是电子装置1也可为电视或者台式计算机，以及诸如智能电话、平板PC或者笔记本电脑的移动装置。
图17示出了电子装置1中的包括显示装置10和处理器50。
显示装置10可包括显示面板200、显示驱动IC 100和印刷电路板衬底PCB。显示面板200、显示驱动IC 100和处理器50可以通过印刷电路板衬底PCB彼此连接。
在一些实施例中，当电子装置1是移动装置时，印刷电路板衬底PCB可包括柔性印刷电路板衬底。柔性印刷电路板衬底可折叠，并且显示驱动IC 100和处理器50可附着于柔性印刷电路板衬底。随着柔性印刷电路板衬底被折叠，显示驱动IC 100和处理器50可位于显示面板200的背面上。如所公开技术领域中的传统方式那样，以功能块、单元和/或模块的形式在附图中描述和图示了特征和实施例。本领域技术人员将理解，这些块、单元和/或模块在物理上通过诸如逻辑电路、分立元件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学)电路实现，这些电路可以使用基于半导体的制造技术或其他制造技术被形成。在由微处理器或类似物实现的块、单元和/或模块的情况下，可以使用软件(例如，微码)对它们进行编程以执行本文讨论的各种功能，并且它们可以任选地由固件和/或软件驱动。可替换地，每个块、单元和/或模块可以由专用硬件实现，或者作为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个经编程的微处理器和相关电路)的组合来实现。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理上分离为两个或更多个相互作用和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以在物理上组合为更复杂的块、单元和/或模块。应该理解，当一元件被称作“连接至”或“结合至”另一元件或者“位于”另一元件“上”时，其可直接连接至或结合至另一元件或者位于另一元件上，或者可存在中间元件。相反，当元件被称作“直接连接至”或“直接结合至”另一元件或者“接触”另一元件、“与”另一元件“接触”时，不存在中间元件。应该按照相同的方式解释其它用于描述元件之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”等)。诸如“第一”、“第二”、“第三”等的序号可简单地用作特定元件、步骤等的标签，以将这些元件、步骤等彼此区分。在说明书中，未用“第一”、“第二”等描述的项在权利要求中仍可用“第一”或“第二”来称呼。另外，用特定序号参考的术语(例如，特定权利要求中的“第一”)可在其它位置用不同的序号来描述(例如，在说明书或另一权利要求中，用“第二”称呼)。
尽管参照本发明的示例性实施例，特别地示出和描述了本公开，但是本领域普通技术人员应理解，在不偏离以下权利要求所限定的本公开的精神和范围的情况下，可以对其进行形式和细节的各种变化。应仅按照描述性意义而不是出于限制的目的来看待示例性实施例。

Claims (20)

1.一种显示驱动器集成电路，包括：
逻辑模块，其被配置为顺序地发出多个读命令，所述多个读命令包括第一读命令、所述第一读命令之后的第二读命令和所述第二读命令之后的第三读命令；以及
彼此串联连接的多个存储器模块，
其中，所述多个存储器模块中的第一存储器模块连接至所述逻辑模块，并且所述第一存储器模块是所述多个存储器模块中最靠近所述逻辑模块的存储器模块，并且
其中，所述第一存储器模块被配置为：
接收所述多个读命令；
将所述第一读命令提供至所述第一存储器模块的第一存储器；
响应于所述第一读命令从所述第一存储器读出第一图像数据；并且
将所述第一图像数据和所述多个读命令中的多个第一剩余的读命令提供至连接至所述第一存储器模块并且比所述第一存储器模块距离所述逻辑模块更远的第二存储器模块。
2.根据权利要求1所述的显示驱动器集成电路，
其中，所述第二存储器模块被配置为：
从所述第一存储器模块接收所述多个第一剩余的读命令和所述第一图像数据；
将所述第二读命令提供至所述第二存储器模块的第二存储器；
响应于所述第二读命令从所述第二存储器读取第二图像数据；并且
将所述第一图像数据、所述第二图像数据和所述多个第一剩余的读命令中的多个第二剩余的读命令提供至连接至所述第二存储器模块并且比所述第二存储器模块距离所述逻辑模块更远的第三存储器模块，并且
其中，所述第一图像数据先于所述第二图像数据。
3.根据权利要求2所述的显示驱动器集成电路，还包括：
终端模块，其连接至彼此串联连接的所述多个存储器模块中的最后一个存储器模块，
其中，所述最后一个存储器模块是所述多个存储器模块中的距离所述逻辑模块最远的一个，并且
其中，所述终端模块被配置为：
顺序地接收从所述多个存储器模块生成的多个图像数据；并且
顺序地将所述多个图像数据经所述多个存储器模块提供至所述逻辑模块。
4.根据权利要求2所述的显示驱动器集成电路，
其中，所述第三存储器模块被配置为：
从所述第二存储器模块接收所述第一图像数据、所述第二图像数据和所述多个第二剩余的读命令；
将所述第三读命令提供至所述第三存储器模块的第三存储器；
响应于所述第三读命令从所述第三存储器读取第三图像数据；并且
将所述第一图像数据、所述第二图像数据、所述第三图像数据和所述多个第二剩余的读命令中的多个第三剩余的读命令提供至连接至所述第三存储器模块并且比所述第三存储器模块距离所述逻辑模块更远的第四存储器模块。
5.根据权利要求1所述的显示驱动器集成电路，还包括：
终端模块，其连接至彼此串联连接的所述多个存储器模块中的最后一个存储器模块，并且比所述最后一个存储器模块距离所述逻辑模块更远，
其中，所述终端模块被配置为：
从所述最后一个存储器模块顺序地接收多个图像数据，所述多个图像数据中的每一个由所述多个存储器模块中的对应的一个存储器模块生成；并且
顺序地将所述多个图像数据经所述多个存储器模块提供至所述逻辑模块。
6.根据权利要求5所述的显示驱动器集成电路，
其中，所述终端模块包括锁存器，其连接至所述最后一个存储器模块并且被配置为顺序地将从所述最后一个存储器模块接收的所述多个图像数据提供至所述逻辑模块。
7.根据权利要求5所述的显示驱动器集成电路，
其中，所述第一存储器模块包括第一锁存器，所述第二存储器模块包括第二锁存器，
其中，所述第二存储器模块的第二锁存器被配置为接收从所述第一存储器生成的第一图像数据，并且
其中，所述第一存储器模块的第一锁存器被配置为顺序地接收从终端模块提供的所述多个图像数据，并且顺序地将所述多个图像数据提供至所述逻辑模块。
8.根据权利要求1所述的显示驱动器集成电路，
其中，所述第一存储器模块还包括锁存器，并且
其中，所述第一存储器模块的锁存器被配置为：
顺序地接收所述多个读命令；
延迟所述多个第一剩余的读命令；以及
顺序地将延迟的所述多个第一剩余的读命令提供至所述第二存储器模块。
9.根据权利要求1所述的显示驱动器集成电路，
其中，所述逻辑模块被配置为还将时钟信号发出至所述第一存储器模块，并且
其中，所述多个存储器模块被配置使得所述时钟信号从所述第一存储器模块传播至所述多个存储器模块中的距离所述逻辑模块最远的最后一个存储器模块。
10.一种显示驱动器集成电路，包括：
逻辑模块，其被配置为针对第一通道顺序地发出多个读命令，所述多个读命令包括第一读命令、所述第一读命令之后的第二读命令和所述第二读命令之后的第三读命令；
多个第一通道存储器模块，所述多个第一通道存储器模块在所述第一通道中彼此串联连接，并且包括第一存储器模块、第二存储器模块和第三存储器模块，其中，所述第一存储器模块设置在所述逻辑模块的第一侧上并且连接至所述逻辑模块，并且所述第一存储器模块是所述多个第一通道存储器模块中的最靠近所述逻辑模块的存储器模块；以及
终端模块，其连接至所述多个第一通道存储器模块中的最后一个存储器模块，所述最后一个存储器模块是所述多个第一通道存储器模块中距离所述逻辑模块最远的存储器模块，
其中，所述第一存储器模块包括第一解码器、第一存储器、第一发送器、第一下游锁存器和第一上游锁存器，
其中，所述第一解码器被配置为：
接收所述多个读命令；
将所述第一读命令提供至所述第一存储器模块的第一存储器；并且
将所述多个读命令中的多个第一剩余的读命令经第一下游锁存器提供至连接至所述第一存储器模块并且比所述第一存储器模块距离所述逻辑模块更远的第二存储器模块，
其中，所述第一存储器被配置为响应于所述第一读命令输出第一图像数据，并且将所述第一图像数据提供至所述第一发送器，
其中，所述第一发送器被配置为将所述第一图像数据提供至所述终端模块，并且
其中，所述第一存储器的第一上游锁存器被配置为从所述终端模块接收所述第一图像数据，并且将所述第一图像数据提供至所述逻辑模块。
11.根据权利要求10所述的显示驱动器集成电路，
其中，所述第二存储器模块包括第二解码器、第二存储器、第二发送器、第二下游锁存器和第二上游锁存器，并且
其中，所述第二存储器模块的第二解码器被配置为：
从所述第一存储器模块接收所述多个第一剩余的读命令；
将第所述二读命令发送至所述第二存储器模块的第二存储器；并且
将所述多个第一剩余的读命令中的多个第二剩余的读命令经所述第二下游锁存器提供至连接至所述第二存储器模块并且比所述第二存储器模块距离所述逻辑模块更远的第三存储器模块。
12.根据权利要求11所述的显示驱动器集成电路，
其中，所述第二存储器被配置为响应于所述第二读命令输出第二图像数据，并且将所述第二图像数据提供至所述第二发送器，
其中，所述第二存储器模块的第二发送器被配置为将从所述第一存储器模块接收的第一图像数据和从所述第二存储器模块接收的第二图像数据顺序地输出至所述终端模块，并且
其中，所述第二存储器模块的第二上游锁存器被配置为从所述终端模块顺序地接收所述第一图像数据和所述第二图像数据，和将所述第一图像数据和所述第二图像数据顺序地提供至所述逻辑模块。
13.根据权利要求12所述的显示驱动器集成电路，
其中，所述第三存储器模块包括第三解码器、第三存储器、第三发送器、第三下游锁存器和第三上游锁存器，
其中，所述第三存储器模块的第三解码器被配置为：
从所述第二存储器模块接收所述多个第二剩余的读命令；
将所述第三读命令提供至所述第三存储器模块的第三存储器；并且
将所述多个第二剩余的读命令中的多个第三剩余的读命令提供至连接至所述第三存储器模块并且比所述第三存储器模块距离所述逻辑模块更远的第四存储器模块，并且
其中，所述第三存储器被配置为响应于所述第三读命令输出第三图像数据，并且将所述第三图像数据提供至所述第三发送器。
14.根据权利要求13所述的显示驱动器集成电路，
其中，所述第三存储器模块的第三发送器被配置为将从所述第二存储器模块接收的第一图像数据、从所述第二存储器模块接收的第二图像数据和从所述第三存储器模块接收的第三图像数据顺序地输出至所述终端模块，并且
其中，所述第三存储器模块的第三上游锁存器被配置为从所述终端模块顺序地接收所述第一图像数据、所述第二图像数据和所述第三图像数据，并且将所述第一图像数据、所述第二图像数据和所述第三图像数据顺序地提供至所述逻辑模块。
15.根据权利要求10所述的显示驱动器集成电路，
其中，所述第一上游锁存器包括D触发器。
16.根据权利要求10所述的显示驱动器集成电路，
其中，所述逻辑模块被配置为还将时钟信号发出至所述第一存储器模块，
其中，所述多个第一通道存储器模块被配置使得所述时钟信号从所述第一存储器模块传播至所述多个第一通道存储器模块中的距离所述逻辑模块最远的最后一个存储器模块，
其中，显示驱动器集成电路还包括设置在所述逻辑模块与所述第一存储器模块之间并且连接至所述第一存储器模块的第一上游锁存器的先入先出缓冲器，并且
其中，所述先入先出缓冲器被配置为响应于参考时钟接所述第一图像数据并且将所述第一图像数据提供至所述逻辑模块。
17.根据权利要求10所述的显示驱动器集成电路，
其中，所述逻辑模块针对第二通道发出多个读命令，
其中，所述显示驱动器集成电路还包括多个第二通道存储器模块，
其中，所述多个第二通道存储器模块中的第一存储器模块设置在所述逻辑模块的与所述第一侧相对的第二侧上，并且连接至所述第二侧，并且
其中，所述多个第二通道存储器模块中的每一个包括解码器、存储器、发送器、下游锁存器和上游锁存器。
18.根据权利要求17所述的显示驱动器集成电路，
其中，所述多个第一通道存储器模块中的第一存储器模块的第一存储器设置为邻近于所述第一存储器模块的下端，并且所述多个第二通道存储器模块中的第一存储器模块的存储器设置为邻近于所述多个第二通道存储器模块中的第一存储器模块的上端。
19.一种显示装置，包括：
显示面板，其包括像素；
栅极线，其电连接至所述像素；
栅极驱动器，其被配置为通过所述栅极线将栅极电压信号提供至所述像素；
源极线，其电连接至所述像素；
源极驱动器，其被配置为通过所述源极线将驱动电流提供至所述像素；以及
显示驱动器控制器，其被配置为将控制信号提供至所述源极驱动器和所述栅极驱动器，
其中，所述显示驱动器控制器包括：
逻辑模块，其被配置为发出包括第一信号和所述第一信号之后的第二信号的控制信号；
终端模块；以及
第一存储器模块、第二存储器模块和第三存储器模块，所述第一存储器模块、所述第二存储器模块和所述第三存储器模块被配置为分别存储第一图像数据、第二图像数据和第三图像数据以驱动所述栅极驱动器和所述源极驱动器，并且顺序地彼此连接，
其中，所述第一存储器模块连接至所述逻辑模块，所述第三存储器模块连接至所述终端模块，所述第二存储器模块设置在所述第一存储器模块与所述第三存储器模块之间，
其中，所述第一存储器模块、所述第二存储器模块和所述第三存储器模块中的每一个包括解码器、存储器和发送器，
其中，所述第一存储器模块的解码器被配置为将所述第一信号提供至所述第一存储器模块的存储器，并且将所述第二信号提供至所述第二存储器模块的解码器，而不将所述第二信号提供至所述第一存储器模块的存储器，
其中，所述第二存储器模块被配置为响应于对应于读命令的第二信号访问所述第二存储器模块的存储器，
其中，所述第二存储器模块的存储器被配置为通过所述第二存储器模块的发送器将所述第二图像数据提供至所述第三存储器模块的发送器，
其中，所述第三存储器模块的发送器被配置为将所述第二图像数据提供至所述终端模块，并且
其中，所述终端模块被配置为顺序地通过所述第三存储器模块、所述第二存储器模块和所述第一存储器模块将所述第二图像数据提供至所述逻辑模块。
20.根据权利要求19所述的显示装置，
其中，所述第一存储器模块、所述第二存储器模块和所述第三存储器模块中的每一个中包括的存储器包括静态随机存取存储器。
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