CN113705151B - 基于双列式封装的零件导通面积检查方法及系统 - Google Patents

基于双列式封装的零件导通面积检查方法及系统 Download PDF

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Abstract

本发明提供了基于双列式封装的零件导通面积检查方法及系统，所述方法包括获取双列式封装零件的引脚；创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；若所述实际导通面积超过预设导通面积，则基于超出面积，在导通层面上标识禁制区。本发明基于Cadence Allegro，在创建的新层面上获知与引脚重叠的参照去，利用该参照区计算实际导通面积或单层导通面积，同时基于预设导通面积，对非导通的PCB层面和/或区域标识禁制区，来阻绝导通。避免了人工目检造成的遗漏或失误，且减少检查时间，缩减研发成本。

Description

基于双列式封装的零件导通面积检查方法及系统
技术领域
本发明涉及PCB制作技术领域，尤其是基于双列式封装的零件导通面积检查方法及系统。
背景技术
PCB(Printed circuit board，印刷电路板)是电子组件的支撑体，PCB内有金属导体作为连接电子元器件的线路。PCB板的制作过程中包括SMT(Surface MountedTechnology，表面贴装技术)制程和DIP(dual in-line package，双列式封装技术)制程。
对于双列式封装DIP的导通面积，若大铜箔的导通面积过大造成吃锡不良，需要重新改版，浪费时间与成本。
因此现有在DIP封装过程中需要人为对导通面积进行目检，然而人工目检的方式常常造成遗漏，且效率低。
发明内容
本发明提供了基于双列式封装的零件导通面积检查方法及系统，用于解决现有人工对DIP封装过程中的导通面积目检的方式效率低、容易遗漏的问题。
为实现上述目的，本发明采用下述技术方案：
本发明第一方面提供了基于双列式封装的零件导通面积检查方法，所述检查方法包括以下步骤：
获取双列式封装零件的引脚；
创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；
若所述实际导通面积超过预设导通面积，则基于超出面积，在导通层面上标识禁制区。
进一步地，所述引脚重叠的参照区具体为：
以引脚的中心点为圆点，引脚的直径为直径的圆。
进一步地，所述实际导通面积为所述参照区面积与导通层数的乘积。
进一步地，所述在导通层面上标识禁制区的具体过程为：
判断所述超出面积是否小于所述参照区面积；
若是，则在其一导通层上标识与所述超出面积相同的第一扇形区，所述第一扇形区作为禁制区；
若否，将所述超出面积除以所述参照区面积，取计算结果的整数值N，在N个导通层面上均标注禁制区；
计算剩余导通层数与参照区面积的积，再减去所述参照区面积，得到中间值，在其一剩余导通层上标识与所述中间值面积相同的第二扇形区，所述第二扇形区作为禁制区。
进一步地，所述在N个导通层面上均标注禁制区具体为：
以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
本发明第二方面提供了基于双列式封装的零件导通面积检查系统，所述系统包括：
第一引脚获取单元，用于获取双列式封装零件的引脚；
第一计算单元，创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；
第一标识单元，在所述实际导通面积超过预设导通面积时，基于超出面积，在导通层面上标识禁制区。
本发明第三方面提供了基于双列式封装的零件导通面积检查方法，所述检查方法包括以下步骤：
获取双列式封装零件的引脚；
创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算单层导通面积；
根据所述单层导通面积和预设导通面积，计算导通层数及导通区域，对非导通层面和/或非导通区域标识禁制区。
进一步地，根据所述单层导通面积和预设导通面积，计算导通层数及导通区域具体为：
将所述预设导通面积除以所述单层导通面积，取整数值M，所述整数值M为导通层数；
计算M与所述单层导通面积的乘积值，预设导通面积减去所述乘积值，结果为导通区域。
进一步地，所述对非导通层面和/或非导通区域标识禁制区具体为：
对于非导通区域，在导通层上标识与所述非导通区域面积相同的第三扇形区，所述第三扇形区作为禁制区；
对于非导通层面，以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
本发明第四方面提供了基于双列式封装的零件导通面积检查系统，所述系统包括：
第二引脚获取单元，用于获取双列式封装零件的引脚；
第二计算单元，创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算单层导通面积；
第二标识单元，根据所述单层导通面积和预设导通面积，计算导通层数及导通区域，对非导通层面和/或非导通区域标识禁制区。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明基于Cadence Allegro，在创建的新层面上获知与引脚重叠的参照去，利用该参照区计算实际导通面积或单层导通面积，同时基于预设导通面积，对非导通的PCB层面和/或区域标识禁制区，来阻绝导通。避免了人工目检造成的遗漏或失误，且减少检查时间，缩减研发成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明所述方法实施例1的流程示意图；
图2是本发明所述系统实施例1的结构示意图；
图3是本发明所述方法实施例2的流程示意图；
图4是本发明所述系统实施例2的结构示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
Cadence Allegro是一套绘制PCB电路基板的软件，Cadence Allegro SKILL,是Cadence提供的可第二次开发的语言,本发明的实施例基于Cadence Allegro SKILL实现。
如图1所示，本发明基于双列式封装的零件导通面积检查方法，包括以下步骤：
S11,获取双列式封装零件的引脚；
S12,创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；
S13,若所述实际导通面积超过预设导通面积，则基于超出面积，在导通层面上标识禁制区。
步骤S11中，响应于用户勾选的DIP PIN(引脚)选项会选取PCB板内全部的DIPPIN。在PCB的制作过程中，PCB工程师会在Cadence软件里建立零件封装制程对应的属性，包括DIP制程和SMT制程。
步骤S12中，创建的新层面为独立于PCB板的层面。其上绘制的与引脚重叠的参照区具体为：以引脚的中心点为圆点，引脚的直径为直径的圆。
计算的实际导通面积为所述参照区面积与导通层数的乘积。
步骤S13中，所述将超出面积在禁制区标识的具体过程为：
判断所述超出面积是否小于所述参照区面积；若是，则在其一导通层上标识与所述超出面积相同的第一扇形区，所述第一扇形区作为禁制区；若否，将所述超出面积除以所述参照区面积，取计算结果的整数值N，在N个导通层面上均标注禁制区；计算剩余导通层数与参照区面积的积，再减去所述参照区面积，得到中间值，在其一剩余导通层上标识与所述中间值面积相同的第二扇形区，所述第二扇形区作为禁制区。其中剩余导通层数为PCB板的总导通层数与N的差值，剩余导通层为PCB板的总导通层中去掉标注了禁制区的导通层之后的导通层面。
所述在N个导通层面上均标注禁制区具体为：以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
举例说明：
当前DIP PIN的直径为30mil，PCB板的导通层数为4层，预设导通面积为2000mil；则实际导通面积为2826mil，可见实际导通面积大于预设导通面积，且超出面积为826mil，大于参照区面积(即单层导通面积)，利用超出面积除以参照区面积，其整数为1，则在PCB的第一个导通层面上标注禁制区，具体以原DIP PIN的圆点为圆点，半径大于原半径(15mil)作圆，将该圆所在的区域作为禁制区，达到绝缘的效果。在实际应用中，半径的外拓距离通常不小于12mil，本示例中禁制区所在圆的半径为27mil。在设置了第一个导通层面上的禁制区后，计算中间值为119.5mil，标注的第二扇形区，其圆点与DIP PIN的圆点重合，且半径相等，计算得到该扇形区的圆心角为60.9度。本实例计算的第二扇形区为最小的禁制区。
如图2所示，本发明基于双列式封装的零件导通面积检查系统，包括第一引脚获取单元11、第一计算单元12和第一标识单元13：
第一引脚获取单元11用于获取双列式封装零件的引脚；第一计算单元12创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；第一标识单元13在所述实际导通面积超过预设导通面积时，基于超出面积，在导通层面上标识禁制区。
本实施例中的检查系统能够实现检查方法实施例1中的各步骤，并取得相同的效果。
如图3所示，本发明基于双列式封装的零件导通面积检查方法，包括以下步骤：
S21,获取双列式封装零件的引脚；
S22,创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算单层导通面积；
S23,根据所述单层导通面积和预设导通面积，计算导通层数及导通区域，对非导通层面和/或非导通区域标识禁制区。
步骤S21中，响应于用户勾选的DIP PIN(引脚)选项，选取PCB板内全部的DIP PIN。在PCB的制作过程中，PCB工程师会在Cadence软件里建立零件封装制程对应的属性，包括DIP制程和SMT制程。
步骤S22中，创建的新层面为独立于PCB板的层面。其上绘制的与引脚重叠的参照区具体为：以引脚的中心点为圆点，引脚的直径为直径的圆。
单层导通面积为参照区的面积。
步骤S23中，根据所述单层导通面积和预设导通面积，计算导通层数及导通区域具体为：将所述预设导通面积除以所述单层导通面积，取整数值M，所述整数值M为导通层数；计算M与所述单层导通面积的乘积值，预设导通面积减去所述乘积值，结果为导通区域。
所述对非导通层面和/或非导通区域标识禁制区具体为：对于非导通区域，在导通层上标识与所述非导通区域面积相同的第三扇形区，所述第三扇形区作为禁制区；对于非导通层面，以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
举例说明：
当前DIP PIN的直径为30mil，则单层导通面积为706.5mil，PCB板的导通层数为4层，预设导通面积为2000mil。则导通层数为2，导通区域为587mil，对应的非导通层面为1层，非导通区域面积为119.5mil。
如图4所示，本发明基于双列式封装的零件导通面积检查系统，系统包括第二引脚获取单元21、第二计算单元22和第二标识单元23。
第二引脚获取单元21用于获取双列式封装零件的引脚；第二计算单元22创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算单层导通面积；第二标识单元23根据所述单层导通面积和预设导通面积，计算导通层数及导通区域，对非导通层面和/或非导通区域标识禁制区。
本实施例中的检查系统能够实现检查方法实施例2中的各步骤，并取得相同的效果。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (6)

1.基于双列式封装的零件导通面积检查方法，其特征是，所述检查方法包括以下步骤：
获取双列式封装零件的引脚；
创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；
若所述实际导通面积超过预设导通面积，则基于超出面积，在导通层面上标识禁制区；
所述实际导通面积为所述参照区面积与导通层数的乘积；
所述在导通层面上标识禁制区的具体过程为：
判断所述超出面积是否小于所述参照区面积；
若是，则在其一导通层上标识与所述超出面积相同的第一扇形区，所述第一扇形作为禁制区；
若否，将所述超出面积除以所述参照区面积，取计算结果的整数值N，在N个导通层面上均标注禁制区；
计算剩余导通层数与参照区面积的积，再减去所述参照区面积，得到中间值，在其一剩余导通层上标识与所述中间值面积相同的第二扇形区，所述第二扇形区作为禁制区。
2.根据权利要求1所述基于双列式封装的零件导通面积检查方法，其特征是，所述引脚重叠的参照区具体为：
以引脚的中心点为圆点，引脚的直径为直径的圆。
3.根据权利要求1所述基于双列式封装的零件导通面积检查方法，其特征是，所述在N个导通层面上均标注禁制区具体为：
以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
4.基于双列式封装的零件导通面积检查系统，其特征是，所述系统包括：
第一引脚获取单元，用于获取双列式封装零件的引脚；
第一计算单元，创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；
第一标识单元，在所述实际导通面积超过预设导通面积时，基于超出面积，在导通层面上标识禁制区；
所述实际导通面积为所述参照区面积与导通层数的乘积；
所述在导通层面上标识禁制区的具体过程为：
判断所述超出面积是否小于所述参照区面积；
若是，则在其一导通层上标识与所述超出面积相同的第一扇形区，所述第一扇形作为禁制区；
若否，将所述超出面积除以所述参照区面积，取计算结果的整数值N，在N个导通层面上均标注禁制区；
计算剩余导通层数与参照区面积的积，再减去所述参照区面积，得到中间值，在其一剩余导通层上标识与所述中间值面积相同的第二扇形区，所述第二扇形区作为禁制区。
5.基于双列式封装的零件导通面积检查方法，其特征是，所述检查方法包括以下步骤：
获取双列式封装零件的引脚；
创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算单层导通面积；
根据所述单层导通面积和预设导通面积，计算导通层数及导通区域，对非导通层面和/或非导通区域标识禁制区；
根据所述单层导通面积和预设导通面积，计算导通层数及导通区域具体为：
将所述预设导通面积除以所述单层导通面积，取整数值M，所述整数值M为导通层数；
计算M与所述单层导通面积的乘积值，预设导通面积减去所述乘积值，结果为导通区域；
所述对非导通层面和/或非导通区域标识禁制区具体为：
对于非导通区域，在导通层上标识与所述非导通区域面积相同的第三扇形区，所述第三扇形作为禁制区；
对于非导通层面，以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
6.基于双列式封装的零件导通面积检查系统，其特征是，所述系统包括：
第二引脚获取单元，用于获取双列式封装零件的引脚；
第二计算单元，创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算单层导通面积；
第二标识单元，根据所述单层导通面积和预设导通面积，计算导通层数及导通区域，对非导通层面和/或非导通区域标识禁制区；
根据所述单层导通面积和预设导通面积，计算导通层数及导通区域具体为：
将所述预设导通面积除以所述单层导通面积，取整数值M，所述整数值M为导通层数；
计算M与所述单层导通面积的乘积值，预设导通面积减去所述乘积值，结果为导通区域；
所述对非导通层面和/或非导通区域标识禁制区具体为：
对于非导通区域，在导通层上标识与所述非导通区域面积相同的第三扇形区，所述第三扇形作为禁制区；
对于非导通层面，以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。
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