CN113646450A - 钯覆盖铜接合线、引线接合结构、半导体装置及半导体装置的制造方法 - Google Patents
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Abstract
本发明提供钯覆盖铜接合线、其接合结构、半导体装置及半导体装置的制造方法,所述钯覆盖铜接合线在第一接合时不产生缩孔,接合可靠性高,即使是在高温、高湿的环境中也能够长时间稳定地维持优异的接合可靠性。一种引线接合结构,其中,接合线是具有铜芯材和Pd层、且含有硫族元素的Pd覆盖铜接合线,相对于铜与Pd与硫族元素的合计,Pd的浓度为1.0质量%~4.0质量%,硫族元素浓度合计为50质量ppm以下,S浓度为5质量ppm~2质量ppm、或Se浓度为5质量ppm~20质量ppm或Te浓度为15质量ppm~50质量ppm以下,在半导体芯片的含有Al的电极与球接合部的接合面附近,具有Pd浓度相对于Al与铜与Pd的合计成为2.0质量%以上的Pd富集接合区域。
Description
技术领域
本发明涉及适于半导体元件的电极与外部电极的球焊的钯覆盖铜接合线、使用了其的引线接合结构及具有该引线接合结构的半导体装置、以及半导体装置的制造方法。
背景技术
一般而言,半导体元件的电极与半导体用电路布线基板上的外部电极通过引线接合来连接。在该引线接合中,通过被称为球接合的方式使半导体元件的电极与接合线的一端被接合(第一接合),通过被称为楔形接合的方式,使接合线的另一端与外部电极被接合(第二接合)。在球接合中,在接合线的前端形成熔融球,通过该熔融球将接合线连接于例如半导体元件上的铝电极表面。
在熔融球的形成中,首先,将接合线的前端设定为铅直方向,通过放电结球(EFO)方式在与放电焊枪之间形成电弧放电,通过该放电电流对引线前端给予热量输入。通过该热量输入,接合线的前端被加热而熔融。熔融金属通过其表面张力在引线中传递而上升,在引线前端形成真球状的熔融球,通过凝固而形成无空气球(FAB)。然后,通过在一边将半导体元件的电极加热至140~300℃左右一边施加超声波的状态下在电极上压接无空气球,从而将接合线的一端接合于铝电极上。
在引线接合中,使用了线径为10~30μm左右的金线,但由于金非常高价,因此在一部分可代替的部位使用了铜线。但是,由于铜线存在容易氧化的问题,因此为了消除氧化的问题,变得使用在表面覆盖有钯的钯覆盖铜引线。
然而,就钯覆盖铜引线而言,例如存在因球表面的氧化而引起的与铝电极的接合稳定性和环路稳定性的兼顾的课题。针对该课题,例如提出了使铜的芯材中含有硫的钯覆盖铜引线(例如参照专利文献1)。
钯覆盖铜引线虽然存在铜自身所具有的引线或无空气球的氧化的问题、和容易因覆盖而受损的特性改良的问题,但由于比金廉价,因此在个人计算机和其周边设备、通信用设备等民生设备等在比较温和的条件下的使用中急速地普及。进而,近年来,钯覆盖铜引线的改良取得进展,关于车载用设备等在严酷的条件下使用的接合线,向钯覆盖铜引线的过渡也取得进展。因此,对于钯覆盖铜引线,为了适于车载用设备,变得要求可耐受极其严酷并且变化剧烈的条件。具体而言,要求可耐受从热带地方或沙漠等高温、高湿的地域至寒冷地、另外从山岳地域至临海地域的宽幅的自然环境或其变化,进而可耐受因道路事件或交通事件而产生的冲击或振动。进而,近年来,不仅研究了搭载于汽车的发动机室内而且还研究了在搭载于飞机中的半导体制品中的应用。因此,关于接合可靠性,至于要求满足可耐受从民生用途的比较温和的条件至严酷的条件下的使用为止的比以往高的水平的可靠性的要求的钯覆盖铜接合线。
在满足这样的高可靠性的要求的钯覆盖铜引线的开发的过程中,进行了通过在无空气球表面形成钯浓度高的合金层或富集层来提高接合寿命的尝试(例如参照专利文献2、3)。
此外,出于提高球部的形成性、接合性等目的,还进行了球接合部附近处的组成的调节(例如参照专利文献4)。
现有技术文献
专利文献
专利文献1:日本特开2012-156307号公报
专利文献2:国际公开2016/189758号
专利文献3:日本特开2017-92078号公报
专利文献4:日本特开2011-146754号公报
发明内容
发明所要解决的课题
然而,获知虽然通过提高无空气球表面的钯浓度,与比较温和的条件的用途中使用的以往的引线(未提高无空气球表面的钯浓度的引线)相比接合寿命提高,但在以严酷的条件下的使用为目标时,经常存在接合寿命不那么延长的情况。
本发明人等推定:就这样的接合寿命未延长的钯覆盖铜引线而言,由于观察到在无空气球的表面产生大的缩孔,因此其成为阻碍接合寿命的延长的要因。即认为:若以在无空气球中具有缩孔的状态被接合于铝电极上,则在接合界面中产生间隙,该间隙成为起点而进行腐蚀,结果是使接合寿命降低。
对于其原因,发明人们进行了深入研究,结果得出结论:在第二接合后在撕裂的引线的端部附着镀覆于外部电极表面的金或银的一部分,该金或银成为起点而在无空气球中产生缩孔。
此外,即使想要控制将钯覆盖铜引线接合于电极上时的球接合部的组成,也存在组成的稳定控制极其困难的问题。
本发明是为了解决上述的课题而进行的,目的是提供在球形成时的球表面不产生成为问题的大的缩孔、即使在高温、高湿的环境中也能够稳定地维持球焊的接合可靠性的钯覆盖铜接合线、及使用了其的引线接合结构。
此外,本发明的目的是提供即使在高温、高湿的环境中也能够稳定地维持接合可靠性的半导体装置、特别是适于QFP(Quad Flat Packaging,四方扁平式封装)、BGA(BallGrid Array,球栅阵列)、QFN(Quad For Non-Lead Packaging,四方扁平无引脚封装)的封装、能够在车载用途中使用的半导体装置及其制造方法。
用于解决课题的手段
本发明的引线接合结构的特征在于,其是具有半导体芯片的含有铝的电极、接合线和上述电极及上述接合线之间的球接合部的引线接合结构,上述接合线是具有以铜作为主要成分的芯材和上述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,相对于铜与钯与硫族元素的合计,钯的浓度为1.0质量%~4.0质量%,硫族元素浓度合计为50质量ppm以下,硫浓度为5质量ppm~12质量ppm、或硒浓度为5质量ppm~20质量ppm或碲浓度为15质量ppm~50质量ppm,在上述电极与上述球接合部的接合面附近,具有钯浓度相对于铝与铜与钯的合计成为2.0质量%以上的钯富集接合区域。
在本发明的接合结构中,优选至少在通过上述球接合的最大宽度的与两端相距八分之一的距离的位置的与引线长度方向平行方向的线上具有上述钯富集接合区域。
在本发明的引线接合结构中,上述接合面附近的上述钯富集接合区域的占有率优选为25%以上。
本发明的钯覆盖铜接合线的特征在于,其是具有以铜作为主要成分的芯材和上述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,相对于上述钯覆盖铜接合线的铜与钯与硫族元素的合计,钯的浓度为1.0质量%~4.0质量%,硫族元素浓度合计为50质量ppm以下,硫(S)浓度为5质量ppm~12质量ppm、或硒(Se)浓度为5质量ppm~20质量ppm或碲(Te)浓度为15质量ppm~50质量ppm,若制作将上述钯覆盖铜接合线球接合于铝电极上而得到的引线接合结构,则在上述铝电极上的上述球接合的接合面附近,形成钯浓度相对于铝与钯与铜的合计成为2质量%以上的钯富集接合区域。
在本发明的钯覆盖铜接合线中,上述接合面附近的上述钯富集接合区域的占有率优选为25%以上。
在使用上述的构成的钯覆盖铜接合线并通过形成无空气球而球接合于半导体芯片的含有铝的电极上而形成的本发明的引线接合结构中,由于在球接合的接合面附近形成上述特定的组成的钯富集接合区域,因此能够显著提高第一接合(球接合)的接合可靠性。换而言之,上述的构成的钯覆盖铜引线在进行通过上述球接合来制作引线接合结构的接合试验的情况下,在球接合的接合面附近形成上述的特定的组成的钯富集接合区域,能够显著提高第一接合(球接合)的接合可靠性。
本发明的半导体装置的特征在于,其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将上述铝电极与上述外部电极表面连接的接合线的半导体装置,上述接合线由钯覆盖铜线制成,在上述铝电极与上述接合线的接合面附近,具有本发明的引线接合结构。
本发明的半导体装置的特征在于,其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将上述铝电极与上述外部电极表面连接的接合线的半导体装置,上述接合线由上述本发明的钯覆盖铜接合线制成。
本发明的半导体装置优选为QFP(Quad Flat Packaging,四方扁平式封装)、BGA(Ball Grid Array,球栅阵列)或QFN(Quad For Non-Lead Packaging,四方扁平无引脚封装)。此外,本发明的半导体装置优选为车载用途。
本发明的半导体装置的制造方法的特征在于,其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将上述铝电极与上述外部电极表面连接的接合线的半导体装置的制造方法,其中,上述接合线是具有以铜作为主要成分的芯材和上述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,由相对于上述钯覆盖铜接合线的铜与钯与硫族元素的合计钯的浓度为1.0质量%~4.0质量%、硫族元素浓度合计为5质量ppm~50质量ppm的钯覆盖铜接合线制成,通过在上述钯覆盖铜接合线前端形成无空气球,通过上述无空气球将上述钯覆盖铜接合线球接合于上述铝电极上,从而形成在上述电极上的上述球接合的接合面附近具有钯浓度相对于铝与铜与钯的合计成为2质量%以上的钯富集接合区域的引线接合结构,之后,将上述钯覆盖铜接合线的与上述无空气球相隔上述接合线的长度量的部位第二接合于上述外部电极表面。
本发明的半导体装置的制造方法优选上述接合面附近的上述钯富集接合区域的占有率为25%以上。
本说明书中“~”的符号表示包含其左右的数值的数值范围。硫族元素为硫(S)、硒(Se)及碲(Te)中的至少1种以上。
发明效果
根据本发明的钯覆盖铜接合线及引线接合结构,在球形成时的球表面不会产生成为问题的大的缩孔,在用于球焊的情况下,即使在高温、高湿的环境中也能够长时间稳定地维持优异的接合可靠性。
此外,根据本发明的半导体装置及其制造方法,即使在高温、高湿的环境中也能够长时间稳定地维持优异的接合可靠性。
附图说明
图1是用于说明钯富集接合区域的形成部位的图。
图2是实施例中观察到的具有不成问题的小的缩孔的无空气球的照片。
图3是比较例中观察到的具有大的缩孔的无空气球的照片。
图4是实施例的无空气球前端部表面的俄歇(FE-AES)分析曲线。
图5是实施例的接合结构的场发射型扫描型电子显微镜/能量色散型X射线分光分析(FE-SEM/EDX)曲线。
图6是实施例的接合结构的其他部位的FE-SEM/EDX曲线。
图7是表示实施方式的半导体装置的示意图。
图8是实施例的接合结构的电子探针显微分析仪(EPMA)图像。
图9是在接合面附近不存在钯的接合结构的EPMA图像。
具体实施方式
以下,对本发明的实施方式进行详细说明。
图1是表示本实施方式的引线接合结构10的一个例子的截面示意图。图1中所示的引线接合结构10是将钯覆盖铜接合线球接合于硅(Si)基板51上的含有铝的电极52表面而形成的。图1表示将该引线接合结构10以通过钯覆盖铜接合线的引线长度方向的中心线L且与中心线L平行的面切断而得到的截面。引线接合结构10具有球接合部20、接合面21和由上述钯覆盖铜接合线制成的引线部22。引线部22的线径φ与钯覆盖铜接合线的线径相等。
球接合部20由其上侧的第1球压缩部20a和其下侧的第2球压缩部20b构成。在球接合时,形成于钯覆盖铜接合线前端的无空气球被压接于电极52上,第1球压缩部20a是比较维持球接合前的无空气球的形状的部位,第2球压缩部20b是无空气球被压碎、变形而形成的部位。此外,表面23为第2球压缩部20b的表面。图中的X0是第2球压缩部20b的与接合面21平行方向(与引线中心线L垂直方向)的最大宽度,Y是第2球压缩部20b的相对于接合面21的最大高度。P1、P2为线分析部,为通过将第2球压缩部20b的与接合面21平行方向的最大宽度X0八等分的点中的外侧的点(靠近各个端的点)的与接合面21垂直的方向(与引线中心线L平行方向)。需要说明的是,在难以特定接合面21的情况下,X0即使以第2球压缩部20b的与引线中心线L垂直方向的最大宽度进行测定,也成为同等的值,因此无妨。Y也可以由以无空气球与电极52的接触点作为基准的最大高度算出。需要说明的是,球接合部20中的各部分的大小或方向等当然容许测定等的误差范围。
本实施方式的引线接合结构10在电极52上的接合面21附近具有钯浓度相对于铝与铜与钯的合计成为2质量%以上、优选成为5质量%的钯富集接合区域。
在本实施方式的引线接合结构10中,构成引线部22的钯(Pd)覆盖铜接合线具有以铜作为主要成分的芯材、和上述芯材上的钯层。而且,钯覆盖铜接合线包含硫族元素,钯相对于铜与钯与硫族元素的合计的浓度为1.0~4.0质量%,在包含2种以上硫族元素的情况下,其浓度合计为50质量ppm以下。本发明人等认识到下述这点而完成本发明:通过将引线中含有的钯浓度调整为上述浓度,而且使钯覆盖铜接合线中以规定浓度含有硫族元素,从而稳定地形成上述组成的钯富集接合区域,通过具有该钯富集接合区域,能够长时间维持球接合的接合可靠性。
在本实施方式的引线接合结构10中,在构成引线部22的钯覆盖铜接合线中,相对于引线整体的铜与钯与硫族元素的合计,铜的芯材来源的钯浓度优选为1.5质量%以下。若铜的芯材来源的钯以1.5质量%以下含有,则不会使电阻值上升,变得更容易得到第一接合的高可靠性。在钯覆盖铜接合线在钯层上不具有其他的层的情况、且铜的芯材包含钯的情况下,作为引线整体的钯的浓度为钯层来源的钯浓度与铜的芯材来源的钯浓度的合计。在钯层上不具有其他的层的情况下,钯层来源的钯相对于引线整体的铜与钯与硫族元素的合计的浓度优选为1.0~2.5质量%。本实施方式的钯覆盖铜接合线在钯层上具有其他的层的情况下,从钯层通过扩散等渗出到其他的层内的钯也可以作为钯层来源的钯而求出钯浓度。
在本实施方式的引线接合结构10中,构成引线部22的钯(Pd)覆盖铜接合线通过钯的浓度为1.0质量%以上,硫族元素每种元素包含规定量,能够提高球接合的可靠性,因此即使在高温、高湿下也可长时间维持优异的球接合性。通过钯的浓度为4.0质量%以下、特别是钯层来源的钯浓度为2.5质量%以下,能够抑制无空气球(FAB)的缩孔的产生。像这样,通过钯的浓度为1.0~4.0质量%、并且硫族元素每种元素包含规定量,能够兼顾球接合的高可靠性和无空气球形成时的缩孔产生的抑制。
从得到球接合的高可靠性的观点出发,钯层来源的钯的浓度优选为1.3质量%以上。从抑制缩孔产生的方面考虑,钯层来源的钯的浓度优选为2.3质量%以下。
钯层来源的钯浓度可以分别测定引线整体的钯浓度和铜的芯材中的钯浓度,使用它们来算出。具体而言,可以通过二次离子质量分析(SIMS)分析如下那样进行分析。首先,将测定对象的引线进行压制而使其平坦化。对其使用SIMS分析装置(例如CAMECA制IMS-7f二次离子质量分析装置),进行铜(Cu)芯材中的钯的浓度测定。在上述分析装置内将上述平坦化后的引线的表面的钯层通过溅射而除去,使铜露出。为了使铜(Cu)露出,例如就线径为10μm~30μm的引线而言,以钯(Pd)换算计从表面起至少进行0.5μm以上溅射,除去钯层后,开始SIMS分析,沿深度方向分析至2.0μm。从分析开始点至分析结束点(深度2.0μm)为止,例如进行100点以上测定,算出该100点的平均浓度。关于分析条件,例如作为SIMS装置的设定条件,一次离子种为Cs+、一次离子加速电压为15.0keV、一次离子照射区域约为30μm×30μm、分析区域约为12μm×12μm。SIMS分析是利用质量分析计来检测使用Cs+等一次离子通过溅射而放出的二次离子并进行元素分析,但钯浓度可以使用所测定的钯(Pd)的二次离子强度,以钯(Pd)浓度已知的铜(Cu)引线作为标准试样进行浓度换算而求出。
硫族元素主要含有于钯层内。然而,由于硫族元素为极微量,因此特别是在钯层非常薄的构成中,现状是,有可能通过各种分析方法无法准确地测定硫族元素的存在部位和其浓度。因此,硫族元素的量以相对于钯覆盖铜接合线整体的量计设定为上述范围。
钯富集接合区域可以在无空气球与电极相接触而接合的接合面附近、即铝与钯共存的区域中作为钯相对于钯、铜及铝的合计的质量比例成为2.0质量%以上、优选成为5.0质量%以上的规定的范围来评价。具体而言,对上述球接合部20的截面的规定的部位从球接合部20侧朝向接合面21沿与引线中心线平行方向通过场发射型扫描型电子显微镜/能量色散型X射线分光分析(FE-SEM/EDX)进行线分析时,可以在铝为超过0.5质量%且为95.0质量%以下的范围内的各测定点处,将钯相对于钯、铜及铝的合计的质量比例成为2.0质量%以上、优选成为5.0质量%以上的规定的范围评价为钯富集接合区域。这里,在铝浓度为超过0.5质量%且为95.0质量%以下的范围内进行测定的理由是由于存在下述情况:因分析中的噪声等的影响而不存在铝的部位的分析值不成为0质量%;仅铝的部位的分析值不成为100质量%。
通过具有这样的组成的钯富集接合区域,能够抑制球接合部的腐蚀,能够防止断裂、剥离而提高接合可靠性。电极例如在硅(Si)母材表面覆盖Al、AlSiCu(例如Al-Cu(0.2~0.9质量%)-Si(0.5~1.5质量%))、AlCu(例如Al-Cu(0.2~0.9质量%))等电极材料而形成。此外,球接合时的电极的温度例如为140~200℃。
钯富集接合区域中的钯浓度高较好,例如在FE-SEM/EDX的线分析的各测定点处为50.0质量%以下、通常为30.0质量%以下、或20质量%以下。
这里,例如在上述的线分析中,就线径为10~30μm的引线而言,例如在将FE-SEM/EDX分析的浓度曲线中的铝、钯及铜的合计设定为100质量%的情况下,如果钯浓度为2.0质量%以上的范围有50nm以上则可以评价为存在钯富集接合区域。
接合面21内的钯富集接合区域的占有率可以作为切断面中的钯富集接合区域的接合面21方向的宽度相对于球接合部的最大宽度(图1中所示的X0)的比例如下那样算出。通过与上述同样的方法,形成图1中所示那样的切断面后,对该切断面通过电子探针显微分析仪(EPMA)的面分析(例如加速电压为15kV、照射电流为290nA)进行观察。在该观察图像内,将以钯(Pd)的强度计检测到比钯浓度相对于铝与铜与钯的合计为2.0质量%以上的部位高的部分视为反映了钯富集接合区域,测定该强度变强的部分的宽度的合计X1。该宽度X1作为与引线中心线L垂直方向的宽度来测定。测定切断面中的第2球压缩部20b的最大宽度X0和检测到钯富集接合区域的范围的宽度的合计(合计宽度X1),以(X1/X0)×100(%)算出占有率。需要说明的是,在第2球压缩部20b的电极侧(图1的下侧)不直接与电极接合的曲线部可以通过测定将曲线部投影于最大宽度X0的宽度来算出钯富集接合区域的占有率。
通过形成实施方式的钯富集接合区域,能够抑制球接合部的腐蚀,此外,能够防止因长期使用而引起的球接合部的断裂、剥离而提高接合可靠性。进而,通过钯覆盖铜接合线以上述的规定的浓度含有各硫族元素,不管在后述那样的球接合条件的范围内采用怎样的条件的情况下,均能够稳定地形成钯富集接合区域。因此,例如如果操作球形成条件,则与在球接合部能够实现上述那样的钯浓度的以往的方法相比接合可靠性提高效果显著。
此外,引线接合结构中的电极与无空气球的接合面21附近处的上述组成的钯富集接合区域的占有率优选为25%以上。由此,能够维持优异的高可靠性。钯富集接合区域的接合面内的占有率更优选为50%以上,进一步更优选为75%以上。
以采用纯铝电极作为接合对象的情况为例对钯富集接合区域的分析方法进行详细说明。使用包含铝和铝以外的元素的电极的情况也同样。使用钯覆盖铜接合线形成无空气球,在铝电极上进行球焊。将球接合部按照与引线长度方向的中心线L平行的面露出的方式切断。由此,得到图1中所示那样的切断面。对该切断面从引线侧的规定部位起沿与接合面21大致垂直方向(深度方向)进行线分析。作为线分析,上述的FE-SEM/EDX是适宜的。需要说明的是,该分析所涉及的切断面优选如图1中所示的那样,按照包含引线长度方向的中心线L、或尽可能靠近中心线L的方式形成。
球接合部的切断面可以如下那样制作。作为引线框,例如使用PBGA32PIN框,在该框中央部接合大致正方形的半导体芯片。将半导体芯片上的铝电极与框上的外部电极利用钯覆盖铜接合线进行引线接合而制作测定样品。在该位于半导体芯片上的铝电极上球接合(第一接合)钯覆盖铜接合线引线,与引线框进行楔形接合(第二接合)。由于通常在芯片上许多电极列设成数列,因此例如在其中的一列(8个)的电极上以等间隔接合接合线,其他的3列(3边)也同样地进行接合。与合计32个的铝电极进行球接合。若包括与引线框的楔形接合则合计成为32组的引线接合。
关于无空气球的形成条件,例如在钯覆盖铜接合线的线径为10~30μm的情况下,按照放电电流值成为30~90mA、无空气球径成为引线线径的1.5~2.3倍的方式设定电弧放电条件。接合器装置例如可以使用K&S Inc制的接合器装置(全自动Cu线接合器;IConnProCu PLUS)等市售品。在使用该接合器装置的情况下,作为装置的设定,优选放电时间为50~1000μs、EFO-Gap为25~45mil(约635~1143μm)、尾长为6~12mil(约152~305μm)。在使用该接合器装置以外的其他的接合器装置的情况下,只要是与上述同等的条件、例如无空气球径成为与上述同等的大小的条件即可。此外,为了将引线前端部设定为氮与氢的混合气体气氛或氮气气氛,以0.2~0.8L/分钟、优选为0.3~0.6L/分钟的气体流量吹附上述的气体。无空气球形成时的气体优选为氮95.0体积%与氢5.0体积%的混合气体,无空气球径以目标值计为上述的范围即可。
此外,关于球接合条件(第一接合的条件),例如对于引线线径φ为18μm且形成球径为33μm的无空气球的球接合,可以按照第2球压缩部20b的高度Y成为大致10μm、第2球压缩部20b的与接合面21大致平行方向的最大宽度X0成为大致40μm的方式,利用接合器装置进行调节。具体而言,作为接合器装置的设定,球压接力为7.5gf、超声波施加输出功率为70mA、球压接时间为15ms、压接温度为150℃等。此外,第二接合的条件例如为刮擦模式且压接力为70gf、压接时间为20ms、压接温度为150℃、频率为200kHz、振幅为3.0μm、循环2次。需要说明的是,从第一接合部至第二接合部为止的环路长度可以以2.0mm进行接合。
接着,将上述形成的包含合计32组的接合部的半导体芯片利用密封树脂通过模塑机进行模塑。一旦模塑凝固就将模塑的部分从框上切割,进而将处于模塑部分之中的球接合部的一列(一边)的附近切断。切断的模塑沿球接合部的截面(图1中所示那样的截面)能够研磨的方向放置于圆筒状的模具(型)中,添加浇注固化剂而使埋入树脂固化。之后,将该装有半导体芯片的固化的圆筒状的树脂按照尽可能球接合部的中心附近露出的方式利用研磨器进行粗磨。按照一旦研磨至大概球接合部的中心截面附近则最终完成研磨及包含球中心部的面(通过引线部的中心线L、且与中心线L平行的面)恰好露出而成为分析面的位置的方式利用离子铣削装置进行微调整。如果引线部截面的引线宽度成为引线直径的长度则达到切断面成为包含球中心部的面的目标。以切断面作为分析的面,对该所期望的部位通过场发射型扫描型电子显微镜/能量色散型X射线分光分析(FE-SEM/EDX)从球侧朝向电极侧进行线分析。线分析条件例如为加速电压为6keV、测定区域φ为0.18μm、测定间隔为0.02μm。
例如,在EPMA测定(面分析)中,通常,对于测定对象的元素的存在率,作为对测定对象照射电子射线时从该元素发出的X射线强度来测定,一般在EPMA图像上通过以色彩反映的彩色元素映射来显示该强度。即,不存在测定对象的元素的点显示为漆黑,按照元素的存在概率高的顺序,作为一个例子,以“白、红、黄、绿、蓝、黑”等等级来显示。在这样的EPMA图像的接合面21附近,在钯强度最小的点、即在EPMA图像上并非漆黑但在观测到由钯产生的强度的部位中最暗的部位(接近黑的蓝色的部位)处,如果钯浓度为2.0质量%以上,则可以将以强度比除此以外显示的上述的部位强的色彩显示的区域特定为钯富集接合区域。此外,将线分析与EPMA图像(面分析)的结果重合,通过目视来判定是否成为可以将在线分析中观测到钯浓度为2.0质量%或其以上的、强度与EPMA上的测定点同等或其以上的部位识别为强度差(图像上的色彩)的设定。由此,可以算出钯富集接合区域的有无及占有率。需要说明的是,在算出钯富集接合区域的占有率的情况下,使用EPMA的彩色元素映射图像,但由于有时越将图像放大则钯富集接合区域越以“疏”的状态见到,因此优选以至少球的第2球压缩部被收入1张图像的程度的倍率来算出占有率。
此外,在接合面21内具有钯富集接合区域的效果可以通过上述的线分析部(P1、P2)中的浓度分析来评价。即,如上所述,在图1中,将通过将第2球压缩部20b的与接合面大致平行方向的最大宽度X0八等分的点中的外侧的点(靠近端的各个点)、且与接合面21垂直方向的直线设定为2部位的线分析部P1、P2,分别与上述同样地通过FE-SEM/EDX从球侧朝向电极侧进行线分析。此时,在各个线分析部P1、P2中,如果检测到钯浓度相对于铝与铜与钯的合计成为2质量%以上的钯富集接合区域,则可以视为在接合面21附近存在钯富集接合区域,由此,能够评价为长期维持接合可靠性。由于来自密封树脂等的卤族元素、水分从球接合面附近的两端、即球与电极的接合部时附近的微小的间隙等逐渐浸入的可能性高,因此在两端附近存在耐腐蚀性高的钯富集接合区域在阻止卤素等的浸入的意义上发挥非常重要的作用。
钯覆盖铜接合线优选在使用其而形成的无空气球的距离前端部分(与引线颈部相反侧的无空气球的大概前端部分)的表面为5.0nm~100.0nm的深度方向的范围内,观测到相对于铜与钯的合计平均包含6.5~30.0原子%的钯的钯富集区域。
只要是具有这样的钯富集区域,就可以推定在球表面附近整体或包含前端部分的部分范围内以层状形成了成为钯富集的状态的钯富集区域。钯富集区域中含有的钯可以是芯材来源,也可以是钯层来源,还可以是两者。若形成这样的钯富集区域,则可得到能够提高球接合的接合可靠性、并且抑制无空气球的缩孔的产生的优异的效果。具体而言,根据本实施方式的钯覆盖铜接合线,即使是在高温、高湿的环境中也能够长时间维持优异的接合可靠性。钯富集区域的钯浓度优选为7.0~25.0原子%,若为该范围,则能够进一步抑制芯片损伤,提高半导体装置的成品率。钯富集区域如下文所述的那样可以通过俄歇(FE-AES)分析来观测。
本实施方式的钯覆盖铜接合线典型而言通过在钯层中以上述特定的量含有硫族元素,能够形成钯富集区域。
若使用本实施方式的钯覆盖铜接合线来形成无空气球,则在球熔融时,钯的大部分未被球内部扩散吸收而残留在表面附近。该残留在表面附近的钯在凝固后的球表面形成钯富集区域。因此,钯富集区域作为残留在凝固前的无空气球表面附近的钯的痕迹具有上述组成。在与铝电极的接合时,通过在无空气球与电极的接合部位存在钯富集区域,能够提高球接合(第一接合)的接合可靠性。
根据作为上述那样的残留在无空气球表面的钯的痕迹形成实施方式中的规定的组成的钯富集区域的构成的钯覆盖铜接合线,能够防止无空气球形成时的缩孔。此外,通过利用具有上述那样的钯富集区域的无空气球与铝等电极进行球接合,能够极其提高球接合的可靠性。
无空气球如上所述例如以下述的条件来形成。在钯覆盖接合线的线径为10~30μm、优选为15~25μm、更优选为18~20μm的情况下,按照放电电流值成为30~90mA、无空气球径成为引线线径的1.5~2.3倍的方式设定电弧放电条件。接合器装置例如可以使用K&SInc制的接合器装置(IConn ProCu PLUS)等市售品。在使用该接合器装置的情况下,作为装置的设定,优选放电时间为50~1000μs、EFO-Gap为25~45mil(约635~1143μm)、尾长为6~12mil(约152~305μm)。在使用该接合器装置以外的其他的接合器装置的情况下,只要根据目标的球径来调整装置的设定条件,得到上述同样的球径即可。此外,为了将引线前端部设定为氮与氢的混合气体气氛或氮气气氛,例如以0.2~0.8L/分钟、优选为0.3~0.6L/分钟、更优选为0.5L/分钟的气体流量吹附上述的气体。无空气球形成时的气体优选为氮95.0体积%与氢5.0体积%的混合气体,无空气球径以目标值计设定为上述的范围即可。
因此,对于规定的引线,在观测是否形成钯富集区域时,作为上述范围中的代表,也可以通过放电电流值为65mA、球径为引线线径的1.8±0.3倍、在氮与氢的混合气体的存在下形成的无空气球来测定上述富集区域。球径为目标值或实测值,但优选为实测值。
关于通过FE-AES分析对钯富集区域进行测定时的测定条件,代表性而言,就线径为10~30μm、优选为15~25μm、更优选为18~20μm的引线而言,通过FE-AES电子分光装置对无空气球的前端部从表面起沿深度方向分析至100.0nm。关于此时的测定条件,例如作为FE-AES电子分光装置的设定,一次电子射线的加速电压为10kV、电流为50nA以下(优选为50nA)、氩离子溅射的加速电压为1kV、溅射速度为2.5nm/分钟(SiO2换算)。由设定值算出的测定区域的面积为15μm2~20μm2,例如设定为大致圆形或大致正方形。具体而言,测定区域可以使用直径为5μm的大致圆形、或4μm×4μm的大致正方形。需要说明的是,作为设定值的分析区域优选上述的面积且外周长度变得更小的区域、例如正方形或圆形。更具体而言,按照从至少由分析区域的外周线形成的平面图形的重心至外周线为止的最大距离成为3μm以下的方式进行调整能够进行更恰当的分析。为了提高分析精度,俄歇分析沿深度方向在均等的间隔的9点以上进行,作为其平均值而算出。此外,测定区域不考虑试样的倾斜,可以作为假定光束与规定的平面垂直地照射的区域来进行评价。
钯富集区域在距离其表面为5.0~100.0nm的深度的FE-AES曲线中,可以作为钯相对于铜与钯的合计平均成为6.5~30.0原子%的区域来进行测定。此时,根据测定部位,也有可能钯成为6.5~30.0原子%的区域不连续,但在这样的情况下,可以将包含全部的钯成为6.5~30.0原子%的区域的范围特定为钯富集区域。需要说明的是,在FE-AES曲线中,由于可包含因附着物等引起的噪声,因此设定为从距离表面的深度为5.0nm的部位朝向中心进行测定。
若使用上述实施方式的钯覆盖铜接合线,则通常无空气球的钯富集区域的钯浓度以从表面起在深度方向上大致恒定、或钯浓度渐减的方式形成。因此,钯富集区域优选为5nm~300nm的范围,更优选为400nm以下的范围。即,优选观测到距离表面为该优选的厚度的范围内的钯的平均浓度为上述特定的浓度的钯富集区域。这是由于:钯富集区域较厚时,变得容易获得接合可靠性提高效果。另一方面,关于钯富集区域的厚度,认为:由于相对于引线整体的钯浓度为上述特定的浓度,因此在引线径为10~30μm时,被抑制为大概1.5μm以下、优选为1.0μm以下。由于钯富集区域被抑制为上述的厚度,因此变得不易对半导体芯片给予损伤。
接下来,对本实施方式的钯覆盖铜接合线的构成进行说明。
本实施方式的钯覆盖铜接合线中的芯材是以铜作为主要成分而构成的铜或铜合金。这里的主要成分是指在量或特性方面为中心,如果为含量则至少为50.0质量%。作为主要成分的特性是对其构成所要求的特性,例如就铜的芯材而言是引线的断裂力或伸长率等机械性质。主要成分例如可以称为对这样的特性中心地给予影响的成分。
铜的芯材除了包含铜(Cu)以外,还可以包含不可避免的杂质、添加元素等微量元素。添加元素一般是以提高钯覆盖铜接合线的耐氧化性、强韧性等特性等为目的而微量地添加的元素。这样的微量元素例如为P、Au、Pd、Pt、Ni、Ag、Rh、In、Ga、Fe等。铜的芯材中的微量元素的比例优选为3.0质量%以下,更优选为1.5质量%以下。铜的芯材中的微量元素浓度若超过3.0质量%则有可能引线的拉丝加工性恶化、或比电阻上升、或在球接合时产生芯片损伤等。
铜中的微量元素或引线中含有的元素的含有比例一般通过电感耦合等离子体(ICP)发光分光分析等化学分析来测定,但并不限定于此。例如在铜的芯材中含有与覆盖层同种的金属元素的情况下,该金属元素的含有比例可以与上述铜芯材中的钯同样地通过SIMS分析进行测定。
钯层在从引线的表面起深度方向的俄歇(FE-AES)分析曲线中,可以作为从钯相对于铜与钯的合计的比例成为50.0原子%的部位至钯层表面为止的区域进行分析。钯的比例成为50.0原子%的部位为铜的芯材与钯层的边界。在因钯层较薄而通过FE-AES分析也难以明确地测定钯层的厚度、特定的部位的钯的存在比例的情况下,也可以对FE-AES分析进一步适当并用利用透射型电子显微镜/能量色散型X射线分光分析(TEM/EDX)的分析、利用球差校正透射型电子显微镜/能量色散型X射线分光分析(STEM/EDX)的分析、原子序数对比度成像(HAADF像)等。
钯层的厚度也因钯覆盖铜接合线的线径而异,但就线径为10μm~30μm而言,优选为0.020μm~0.150μm,更优选为0.030μm~0.130μm。这是由于:钯层的厚度在上述范围内均匀时,将接合线接合时的耐倾斜性、环路高度的稳定性等环路特性的品质提高。作为钯层的厚度的测定方法,可以使用上述的FE-AES分析,与上述同样地,为了提高测定精度,也可以适当并用利用TEM/EDX的分析、利用STEM/EDX的分析、HAADF像等。
本实施方式的钯覆盖铜接合线包含硫族元素(硫、硒及碲中的1种以上)、且包含2种以上硫族元素的情况下,引线整体中所占的硫族元素浓度合计为50质量ppm以下。引线整体中所占的硫族元素浓度合计优选为5质量ppm以上,由此容易获得球接合的可靠性。从球接合的可靠性的观点出发,引线整体中所占的硫族元素浓度的浓度优选合计为6质量ppm以上。此外,若硫族元素浓度超过50质量ppm,则钯层变脆,在拉丝加工中的钯层产生开裂,或者其开裂成为起点而引线断线或者拉丝加工性变差。为了提高拉丝加工性,硫族元素浓度优选为45质量ppm以下,更优选为41质量ppm以下。
本实施方式的钯覆盖铜接合线中,上述硫族元素中,硫(S)浓度为引线整体的5质量ppm以上,优选为6质量ppm以上。通过硫(S)浓度为5质量ppm以上,能够提高球接合的可靠性。另一方面,硫(S)浓度为引线整体的12质量ppm以下,若超过其则钯层变脆,在钯层中产生开裂,或者其开裂成为起点而引线断线或者拉丝加工性恶化。硫(S)浓度优选为引线整体的10质量ppm以下。
此外,硒(Se)浓度为引线整体的5质量ppm以上,优选为6质量ppm以上,更优选为8质量ppm以上。通过硒(Se)浓度为5质量ppm以上,能够提高球接合的可靠性。另一方面,硒(Se)浓度为引线整体的20质量ppm以下,若超过其则钯层变脆,在钯层中产生开裂,或者其开裂成为起点而引线断线或者拉丝加工性恶化。硒(Se)浓度优选为引线整体的15质量ppm以下。
此外,碲(Te)浓度为引线整体的15质量ppm以上,更优选为16质量ppm以上。通过碲(Te)浓度为15质量ppm以上,能够提高球接合的可靠性。另一方面,碲(Te)浓度优选为引线整体的50质量ppm以下,若超过其则钯层变脆,在钯层中产生开裂,或者其开裂成为起点而引线断线或者拉丝加工性恶化。碲(Te)浓度优选为引线整体的45质量ppm以下,更优选为41质量ppm以下。
本实施方式中使用的钯覆盖铜接合线只要硫族元素浓度合计为50质量ppm以下的范围,硫、硒、碲中的任一者满足上述浓度范围,则可以仅含有1种硫族元素,也可以含有2种以上。通过像这样钯覆盖铜接合线以上述的浓度含有各硫族元素,不论球形成条件如何都容易在球接合部稳定地形成上述的钯富集接合区域,接合可靠性可显著提高。
本实施方式的钯覆盖铜接合线也可以在钯层上具有由钯以外的金属形成的第二层。第二层的金属可以为纯金属,也可以为2种以上的金属混合而成的合金。在钯覆盖铜接合线在钯层上具有第二层的情况下,钯层与第二层的边界可以作为第二层的主要成分金属浓度相对于最大浓度成为50.0%的部分来进行测定。在第二层表面上具有第三层、第四层的情况下,也可以依据上述来进行分析。
本实施方式的钯覆盖铜接合线优选在最外层具有金的层作为钯层以外的层。本实施方式的钯覆盖铜引线通过具有金的层,能够提高第二接合的接合性,并且降低拉丝加工时的模磨损。金的层是以金作为主要成分而形成的层。金的层只要遍及钯层表面而形成,则其一部分可以被中断,也可以在金的层中含有钯。在金的层中含有钯的情况下,钯浓度可以在厚度方向上均匀,也可以具有朝向表面衰减的浓度梯度。此外,在金的层由2种以上的金属混合而成的合金构成的情况下,金的层只要不损害本发明的效果,则除了钯和金以外还可以包含银、铜等。该情况的金的层中的钯以外的金属元素的量例如为低于50.0质量%。
本实施方式的钯覆盖铜接合线在具有金的层的情况下,该金的层来源的金在引线整体中所占的浓度优选为0.01质量%以上,更优选为0.05质量%以上。若金的层来源的金的浓度为0.01质量%以上,则第二接合性容易变得良好,容易降低拉丝加工时的模磨损。金的层来源的金在引线整体中所占的浓度优选为0.20质量%以下,更优选为0.15质量%以下。如果金的层来源的金的浓度为0.20质量%以下,则不易对引线性能造成不良影响,此外,不易损害无空气球的真球性。需要说明的是,在铜的芯材中包含金的情况下,作为引线整体的金的浓度为上述金的层来源的金的浓度与铜的芯材中的金的浓度的合计。因此,在测定金的层来源的金的浓度的情况下,可以分别测定引线整体的金的浓度和铜的芯材中的金的浓度,使用它们来算出金的层来源的金的浓度。金的层来源的金的浓度具体而言可以与上述钯层来源的钯浓度同样地通过SIMS分析来测定。
金的层的厚度也因钯覆盖铜接合线的线径而异,但优选为8nm以下,更优选为5nm以下。若金的层的厚度为8nm以下,则即使是具有金的层的情况下,也不会损害无空气球的真球性,容易维持球接合的高可靠性。金的层的厚度的下限没有特别限定,但只要以后述的浓度换算的平均膜厚计为1nm以上就是充分的。作为金的层的厚度的测定方法,可以与钯层同样地使用FE-AES分析。
需要说明的是,若金在引线整体中所占的浓度为上述的优选的范围,则金的层的厚度显著变薄。在像这样金的层的厚度显著变薄的情况下,现状是,难以通过一般的测定方法准确地测定金的层的厚度。因此,在金的层的厚度显著变薄的情况下,可以以使用金在引线整体中所占的浓度和引线线径而算出的浓度换算平均膜厚来评价金的层的厚度。该浓度换算平均膜厚有下述方法:由金的浓度和金的比重算出每单位长度的金的质量,假定引线截面为真圆、金在最表面均匀地存在而求出其膜厚;或者有下述方法:使用以镀覆线径计的金覆盖的厚度(为设计值即可)和最终线径进行比例计算。
这里,通过上述实施方式的构成而能够兼顾球接合的可靠性和缩孔产生的抑制的理由作为一个例子如下推测。在球接合中,由放电焊枪在引线前端形成电弧放电,通过电弧电流的热而球前端熔融,形成无空气球。此时,就迄今为止的球接合部的钯浓度不变高的钯覆盖铜引线而言,通过电弧热量输入而熔融的引线的金属及添加元素在形成无空气球的过程中,引线的外侧的钯被熔融球内部扩散吸收。若这样的以往的引线被球接合于包含铝的电极上,则由于接合面附近未变成钯富集,因此在包含铝的电极与球接合部的接合界面中铜与铝的金属间化合物、例如Cu9Al4等变得容易被腐蚀。
在半导体制品中,通常引线接合的整体通过树脂等被密封。该密封树脂来源的氯、溴等卤族元素、来自气氛中的水分或硫等侵入球接合界面中,腐蚀球接合界面的铜与铝的金属间化合物成为问题。而且,半导体元件的气氛越成为高温高湿则存在腐蚀越被放大的倾向。若球接合界面的腐蚀加剧,则球接合界面引起剥离、断裂,导致电阻的上升,产生通电不良成为问题。
与此相对,认为:在本实施方式的特定的组成及构成的引线中,在无空气球的形成过程中钯向熔融球内的扩散吸收被抑制,未被吸收的钯在球表面附近浓缩分布而将球表面覆盖。若以该未被吸收的钯将无空气球的表面覆盖的状态被球接合于包含铝的电极上,则在接合界面中成为耐腐蚀性强的钯富集的状态。因此,推测:铜与铝的金属间化合物的形成被抑制,另外因从外部侵入的卤素(特别是氯)、硫、水等而引起的腐蚀得以抑制。其结果是,球接合的可靠性提高,特别是能够显著提高高温高湿的条件下的可靠性。从这样的观点出发,作为提高球接合的可靠性的范围,决定引线中的钯浓度的下限。
特别是在形成钯覆盖铜接合线的钯层时,若使钯覆盖材料中含有成为规定浓度那样的硫族元素,则极其稳定地形成无空气球表面的钯富集区域。此外,认为:通过存在硫族元素的规定量,钯富集区域直至与铝电极接合时为止被稳定地维持在无空气球表面,容易形成实施方式的钯富集接合区域。因此,根据在引线部使用了如上所述含有硫族元素的钯覆盖铜接合线的引线接合结构,能够显著提高高温高湿下的接合可靠性。
另一方面,如上述的那样,即使是将无空气球表面设定为钯富集的构成,在以严酷的条件下的使用为目标的情况下,有时也经常得不到接合可靠性的提高。认为其理由是:引线接合的第二接合对象物大多对表面实施了镀金或镀银等,该镀覆来源的金或银在引线接合的第二接合后将引线切断时附着于引线的尾部(撕裂的引线的端部),成为缩孔的原因。
“缩孔”是在凝固后的无空气球表面观察到的皱褶状的槽。在凝固后的无空气球表面存在缩孔的情况下,在半导体芯片上的电极中的球接合的接合面的与上述槽相对应的部位产生空隙。因此,认为:根据空隙的大小,以该空隙作为起点而接合面的接合强度经时地减弱、或者变得容易产生腐蚀,使接合可靠性降低。
这里,发明人们进行了深入研究,结果获知:在上述的缩孔中,存在成为问题的大的缩孔和不成问题的小的缩孔。即,在凝固后的无空气球的表面存在规定的大小以上的缩孔的情况下,电极与球接合部的界面的空隙容易变大,起因于此的接合可靠性的降低显著。与此相对,如果是小于上述大小的缩孔,则由于空隙小,因此对接合可靠性的影响不成问题。作为这样的不成问题的缩孔的大小,在缩孔的SEM观察照片中,只要缩孔的最大长度为引线的直径的三分之二以下的长度即可。例如在引线的直径为18μm的情况下,可以将缩孔的最大长度超过12μm的长度的缩孔充分判别为成为问题的大的缩孔。就该大小以下的缩孔而言,推定对接合可靠性的影响几乎没有。
而且发现:产生成为问题的大的缩孔的原因依赖于将无空气球的表面覆盖的钯富集区域(实际上是钯与铜混合的区域)的钯浓度。即,若无空气球表面的钯富集区域的钯浓度超过某一定的浓度,则由于在钯富集区域凝固时,球内部还为软化状态,因此由于无空气球表面附近的附着有金的部位与未附着金的区域的组成的差异等要因,凝固速度之差扩大,金的附着部成为最终凝固部分。而且推定,在熔融球成为固体时,收缩集中的金的附着部分收缩至球内侧,变成成为问题的大的缩孔。这在尾部附着银的情况下也同样。
相反,认为:若钯富集区域的钯浓度充分低,则钯富集区域与球内部的铜的凝固的时间差变小。其结果是,即使附着有金,由于未收缩至球内侧,因此不会产生成为问题那样大的缩孔。从这样的观点考虑,决定无空气球的表面的钯浓度的上限。若以在无空气球中产生大的缩孔的状态下被球接合于包含铝的电极上,则在电极与球接合部的界面产生空隙。其结果是,球接合界面的接合强度减弱、或者变得容易产生腐蚀是问题。
钯覆盖铜接合线中的硫族元素有助于上述的无空气球表面附近的钯分布区域的形成。认为:硫族元素由于与铜的反应性高,因此主要在引线的金属熔融的初期的阶段,集中于铜与钯的接触的区域。认为:集中于该铜与钯的接触区域的硫族元素与铜的反应产物将钯向熔融铜中的熔入阻断。从这样的观点考虑来决定硫族元素量。
为了获得上述的效果,钯覆盖铜接合线整体中含有的硫族元素的50.0%以上优选含有于从钯覆盖铜接合线的表面至钯相对于钯与铜的合计成为50.0原子%的部位之间。由此,认为变得容易形成无空气球表面附近的钯分布区域,能够进一步提高球接合的接合可靠性。
接着,对本实施方式的钯覆盖铜接合线的制造方法进行说明。
本实施方式的钯覆盖铜接合线通过在成为芯材的以铜作为主要成分的铜线材表面覆盖钯并进行拉丝加工及根据需要进行热处理而获得。可以在钯覆盖后覆盖金,另外也可以在覆盖钯或金后,阶段性地实施拉丝、热处理。
在使用铜作为芯材的情况下,通过使规定的纯度的铜熔化,另外在使用铜合金的情况下,通过使规定的纯度的铜与添加元素一起熔化,可得到铜芯材材料或铜合金芯材材料。对于熔化,使用电弧加热炉、高频加热炉、电阻加热炉、连续铸造炉等加热炉。出于防止混入来自大气中的氧或氢的目的,在加热炉中,铜熔化时的气氛优选保持为真空或氩、氮等不活泼气体气氛。熔化后的芯材材料从加热炉按照成为规定的线径的方式铸造凝固,或将熔融的芯材材料在铸型中进行铸造而制作锭,将该锭进行反复辊轧后,拉丝至规定的线径而得到铜线材。
作为在铜线材的表面覆盖钯或金的方法,有镀覆法(湿式法)和蒸镀法(干式法)。镀覆法可以是电解镀覆法和无电解镀覆法中的任一种方法。就触击电镀或薄镀等电解镀覆而言,由于镀覆速度快,若使用于镀钯,则钯层与芯材的密合性良好,因此优选。作为通过镀覆法而使钯层内含有硫族元素的方法,有下述方法:在上述电解镀覆中,使用使镀钯液中含有包含硫、硒或碲的镀覆添加剂而得到的镀覆液,调整镀覆添加剂的种类或量。由此,还能够调整引线中的硫族元素的浓度。
作为蒸镀法,可以利用溅射法、离子镀法、真空蒸镀等物理吸附和等离子体CVD等化学吸附。根据这些方法,不需要洗涤形成后的钯覆盖或金覆盖,没有洗涤时的表面污染等担心。作为通过蒸镀法使钯层内含有硫族元素的方法,有使用含有硫族元素的钯靶且通过磁控溅射等而形成钯层的方法。
像这样操作而实施了钯覆盖和金覆盖的铜线材被拉丝至最终线径为止,进行热处理。该拉丝加工和热处理也可以阶段性进行。另外,在上文中,对将实施了钯覆盖和金覆盖的铜线材拉丝至最终线径的方法进行了说明,但也可以将钯覆盖的铜线材拉丝至规定的线径后实施金覆盖,之后拉丝至最终线径为止。
拉丝加工的加工率可以根据对所制造的钯覆盖铜接合线所要求的断裂力、伸长率等机械特性来决定。加工率一般而言以将实施了钯覆盖和根据需要的金覆盖的铜线材加工至最终线径时的加工率(由最终镀覆后的线径制成最终线径时的加工率)计优选为90.0%以上。该加工率可以作为引线截面积的减少率而算出。拉丝加工优选使用多个金刚石拉丝模阶段性进行。这种情况下,每一个金刚石拉丝模的断面收缩率(加工率)优选为5.0~15.0%。
最终热处理在最终线径方面,执行将残留于引线内部的金属组织的应变除去的消除应力热处理。消除应力热处理条件考虑所需要的引线特性来决定温度及时间。
此外,也可以在引线制造的任意的阶段实施与目的相应的热处理。作为这样的热处理,有在钯覆盖或金覆盖后使相邻的金属彼此扩散而提高接合强度的扩散热处理。通过进行扩散热处理,能够提高异种金属间的接合强度。关于扩散热处理条件,也考虑所需要的引线特性来决定温度及时间。
关于热处理的方法,使引线在被加热至规定的温度的加热用容器气氛中通过而进行热处理的移动式热处理由于容易调节热处理条件,因此优选。在移动式热处理的情况下,热处理时间可以通过引线的通过速度和加热用容器内的引线的通过距离来算出。作为加热用容器,使用管状电炉等。
根据以上说明的本实施方式的钯覆盖铜接合线,可抑制球形成时的缩孔,并且即使是在高温高湿下球接合可靠性也优异。因此,由于能够形成长期可靠性高的引线接合结构,因此适于QFP(Quad Flat Packaging,四方扁平式封装)、BGA(Ball Grid Array,球栅阵列)、QFN(Quad For Non-Lead Packaging,四方扁平无引脚封装)。此外,由于能够形成可靠性高的引线接合结构,因此适于车载用设备等高温、高湿的环境中的使用。
(半导体装置及其制造方法)
接着,对使用了上述实施方式的钯覆盖铜接合线的半导体装置进行说明。如图7中所示的那样,本实施方式的半导体装置1具有半导体芯片2、设置于半导体芯片2上的含有铝的铝电极3、设置于半导体芯片2的外部的具有金覆盖的外部电极4、以及将铝电极3与外部电极4表面连接的接合线5。需要说明的是,图7中,以在外部电极上具有金覆盖的情况为例进行说明,但代替金覆盖、或与金覆盖同时具有银覆盖也是同样的。
在半导体装置1中,接合线5由上述实施方式的钯覆盖铜接合线制成。另外,在铝电极3与接合线5的接合面中,具有钯浓度相对于铝电极3的表面的构成元素与铜与钯的合计成为2.0质量%以上的钯富集接合区域。
半导体芯片2具备包含硅(Si)半导体或化合物半导体等的集成电路(IC)。铝电极例如是在硅(Si)母材的表面覆盖Al、AlSiCu、AlCu等电极材料而形成。外部电极4是用于对半导体芯片2从外部供给电力的电极。来自外部电极4的电力经由接合线5被供给至半导体芯片2。
在本实施方式的半导体装置1的制造中,利用接合引线5的铝电极3与外部电极4的连接例如如下那样进行。使用接合装置、或将接合线通过其内部而用于连接的毛细管夹具等,例如对以毛细管把持的引线前端通过电弧放电进行热量输入,使引线前端加热熔融。由此,在引线前端形成无空气球。之后,例如在将半导体芯片2在140~200℃的范围内加热的状态下,在铝电极3上压接接合该无空气球而形成球接合(第一接合)。之后,将接合线5的与第一接合以规定的间隔隔开的相反侧的端直接通过超声波压接与外部电极4进行楔形接合(第二接合)。
在本实施方式的半导体装置的制造方法中,无空气球的形成条件为与上述同样的条件。具体而言,例如使用接合器装置,在接合线5的线径为10~30μm、优选为15~25μm、更优选为18~20μm的情况下,按照放电电流值成为30~90mA、无空气球径成为引线线径的1.5~2.3倍的方式设定电弧放电条件。接合器装置例如可以使用K&S Inc制的接合器装置(全自动Cu线接合器;IConn ProCu PLUS)等市售品。在使用该接合器装置的情况下,作为装置的设定,优选放电时间为50~1000μs、EFO-Gap为25~45mil(约635~1143μm)、尾长为6~12mil(约152~305μm)。在使用该接合器装置以外的其他的接合器装置的情况下,只要是与上述同等的条件、例如无空气球径成为与上述同等的大小的条件即可。此外,为了将引线前端部设定为氮与氢的混合气体气氛或氮气气氛,以0.2~0.8L/分钟、优选为0.3~0.6L/分钟的气体流量吹附上述的气体。无空气球形成时的气体优选为氮95.0体积%与氢5.0体积%的混合气体,无空气球径以目标值计为上述的范围即可。
此外,球接合及楔形接合的条件可以根据半导体装置的结构、用途而适当调节,例如对于引线线径φ为18μm且形成球径为33μm的无空气球的球接合,作为接合器装置的设定,球压接力为7.5gf、超声波施加输出功率为70mA、球压接时间为15ms、压接温度为150℃,由此,能够以第2球压缩部20b的高度Y为大致10μm、第2球压缩部20b的与接合面21大致平行方向的最大宽度X0为大致40μm来形成球接合。楔形接合能够利用刮擦模式以压接力为70gf、压接时间为20ms、压接温度为150℃、频率为200kHz、振幅为3.0μm、循环2次的条件且将环路长度设定为2mm而进行楔形接合。
实施方式的半导体装置的制造方法是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、以及将上述铝电极与上述外部电极表面连接的接合线的半导体装置的制造方法,上述接合线是具有以铜作为主要成分的芯材和上述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,由相对于上述钯覆盖铜接合线的铜与钯与硫族元素的合计钯的浓度为1.0质量%~4.0质量%、硫族元素浓度合计为5.0质量%~50质量ppm的钯覆盖铜接合线制成。而且,在上述钯覆盖铜接合线前端,形成在距离球前端部表面为5.0nm~100.0nm的范围内具有钯的浓度相对于铜与钯的合计成为平均6.5原子%~30.0原子%的钯富集区域的无空气球,通过利用上述无空气球将上述钯覆盖铜接合线与上述铝电极接合,将上述钯覆盖铜接合线的与上述无空气球相隔大致上述接合线的长度量的部位与上述外部电极表面进行第二接合。
实施方式的半导体装置例如适于在印制电路布线板等中使用的QFP(Quad FlatPackaging,四方扁平式封装)、BGA(Ball Grid Array,球栅阵列)、QFN(Quad For Non-LeadPackaging,四方扁平无引脚封装)。
根据以上说明的本实施方式的半导体装置,在引线接合中,可抑制球接合时的球的缩孔,即使是在高温高湿下球接合可靠性也优异。因此,由于能够形成长期可靠性高的接合结构,因此适于车载用设备等高温、高湿的环境中的使用。此外,根据本实施方式的半导体装置的制造方法,由于形成长期可靠性高的接合结构,因此能够获得适于车载用设备等高温、高湿的环境中的使用的半导体装置。
实施例
接着,对实施例进行说明。本发明并不限定于以下的实施例。例1~19及例33~35为实施例,例20~32为比较例。
(例1~18)
芯材使用纯度为99.99质量%以上的铜(Cu),将其进行连续铸造,一边进行前热处理一边进行轧制,之后进行一次拉丝而得到了铜线材(直径为0.5mm)。
钯覆盖层如下那样操作而形成。在市售的钯电镀浴中添加包含硫、硒、碲的添加剂,按照相对于引线整体(铜、钯及硫族元素的合计)的浓度成为下述表中记载的浓度的方式,控制镀浴中的硫、硒、碲的浓度,分别制作了镀浴。在将铜线材浸渍于该镀浴中的状态下,使铜线材中以电流密度0.75A/dm2流过电流,形成了含有硫、硒或碲的钯覆盖。在形成包含硫、硒及碲中的2种以上的钯覆盖的情况下,使用添加了上述添加剂的2种以上的镀浴。
之后,不进行烘烤处理,以湿式通过金刚石拉丝模进行连续二次拉丝,进行480℃×1秒的调质热处理而得到最终线径为18μm或25μm的钯覆盖铜接合线。
需要说明的是,由从覆盖后的引线至最终线径为止的拉丝前后的引线截面积算出的各例的平均的加工率在最终线径为18μm和25μm时均为99.0%以上,拉丝加工中的线速为100~1000m/分钟。
钯覆盖铜接合线中的钯浓度如下进行了测定。将所制造的引线用1000m左右王水溶解,通过高频电感耦合等离子体发光分光分析法(株式会社岛津制作所的ICPS-8100)求出该溶液中的钯(Pd)的浓度。
钯覆盖铜接合线中的硫族元素的浓度如下进行了测定。将所制造的引线用100m左右王水溶解,通过电感耦合等离子体质量分析计(Agilent Technologies株式会社制Agilent8800)求出该溶液中的硫(S)、硒(Se)或碲(Te)浓度。将所得到的钯覆盖铜接合线的组成示于表1、2中。
(引线表面开裂的观察)
对镀钯后的铜线材进行扭转试验,通过光学实体显微镜(Olympus Corporation制、制品名:SZX16)观察扭转试验后的线材表面的外观,通过钯的龟裂是否到达至芯材的铜为止来进行了评价。将龟裂未到达至铜为止的线材评价为无引线表面开裂(○),将龟裂到达至铜为止的线材评价为有引线表面开裂(×)。扭转试验使用前川试验机制作所制的装置(装置名:TO-202),将以约20cm采样的引线的两端固定,使其顺时针旋转180度、逆时针旋转180度,将此进行7组后,观察了外观。将结果示于表1、2中。需要说明的是,对于龟裂到达至铜为止的引线,由于未实施这之后的缩孔、HAST评价等,因此在表中表示为未实施(-)。
(无空气球的分析)
对于例1中得到的线径为18μm的钯覆盖铜接合线,利用K&S Inc制的装置(全自动Cu线接合器;IConn ProCu PLUS)型超声波装置将电弧放电电流值(放电结球(EFO)电流值)设定为65mA,将放电时间在50~1000μs的范围内进行调节,形成球径约为33μm(引线线径的约1.8倍)的无空气球。无空气球形成气氛为氮气95.0体积%与氢气5.0体积%的混合气体,以气体流量5.0L/分钟对引线前端吹附气体。对所形成的无空气球的前端侧(与引线颈部相反侧)的大致中心通过扫描型俄歇电子分光分析装置(日本电子社制的JAMP-9500F(装置名))进行深度方向分析。俄歇电子分光分析装置的设定条件为:一次电子射线的加速电压为10kV、电流为50nA、光束直径为5μm、氩离子溅射的加速电压为1kV、溅射速度为2.5nm/分钟(SiO2换算)。求出从无空气球的前端部表面沿深度方向至5.0~100.0nm为止以等间隔进行9点以上分析时的钯相对于铜与钯的合计的平均浓度。分析部位具体而言,从表面至大致0~30.0nm为止每隔1.0nm为31部位,在31.0~60.0nm为止每隔6nm为5部位,在61.0~480.0nm为止每隔12.0nm为35部位。
在例2~32中,将上述得到的钯覆盖铜接合线使用上述同样的全自动Cu线接合器,如表中记载的那样,按照球径成为线径的1.5~2.3倍的范围的规定的大小的方式,将放电结球(EFO)电流在30~90mA的范围内、将放电时间在50~1000μs的范围内分别调节为规定的值,以其他与例1同样的条件形成无空气球。对于例10及例31,使用了相对于芯材的整体含有1.3质量ppm钯的铜的芯材。对于所得到的各例的无空气球,与例1同样地求出从球前端部表面沿深度方向至5.0~100.0nm为止的钯的平均浓度。将结果与引线的组成、无空气球形成条件一并示于表1、2中。此外,图4中示出例14的无空气球的从前端部起深度方向的俄歇分析曲线。需要说明的是,在例2~31中,求出从球前端部表面沿深度方向至5.0~100.0nm为止的钯的平均浓度,但钯的平均浓度为5.0~400.0nm的范围,也成为与下述表的值同等程度的浓度。例20~23由于在芯线过程中产生了引线表面开裂,因此未进行这之后的评价。
(缩孔评价)
另外,对于以与上述相同的条件制成的30个无空气球,通过SEM观察球表面的大的缩孔的有无。在SEM观察照片中,将缩孔的最大长度超过12μm的缩孔评价为成为问题的缩孔,将12μm以下的缩孔评价为不成问题的缩孔。需要说明的是,图2中示出存在不成问题的小的缩孔的无空气球,图3中示出存在成为问题的大的缩孔的无空气球,将缩孔在照片中以虚线包围来表示。成为问题的大的缩孔是如图3中所示的那样形成于无空气球表面的大的皱褶那样的槽。将无缩孔的无空气球及产生了不成问题的程度的小的缩孔的无空气球评价为无缩孔(○),将成为问题的缩孔即使存在1个的无空气球评价为有缩孔(×)。
(HAST及HTS用的试验片制作)
对于各例中得到的钯覆盖铜接合线,利用上述同样的全自动Cu线接合器装置,在BGA(ball grid array,球栅阵列)基板上的厚度为400μm的Si芯片上的厚度为2μm的Al-1.0质量%Si-0.5质量%Cu合金电极上,分别以与上述无空气球、球接合及第二接合同样的条件进行了引线接合。即,无空气球的形成使用上述同样的全自动Cu线接合器,按照球径成为线径的1.5~2.3倍的范围的规定的大小的方式,将放电结球(EFO)电流在30~90mA的范围内、将放电时间在50~1000μs的范围内分别调节为规定的值,以EFO-Gap为25~45mil(约635~1143μm)、尾长为6~12mil(约152~305μm)进行。此外,对引线前端部以0.3~0.6L/分钟的气体流量吹附氮95.0体积%与氢5.0体积%的混合气体。关于第一接合的条件,例如对于引线线径φ为18μm的实施例1,形成球径为33μm的无空气球,按照第2球压缩部20b的高度Y成为10μm、第2球压缩部20b的与接合面21平行方向的最大宽度X0成为40μm的方式,利用上述全自动Cu线接合器装置调节为球压接力为7.5gf、超声波施加输出功率为70mA、球压接时间为15ms、压接温度为150℃,与电极进行球接合。此外,第二接合利用刮擦模式以压接力为70gf、压接时间为20ms、压接温度为150℃、频率为200kHz、振幅为3.0μm、循环2次的条件进行楔形接合,以环路长度为2mm进行了1000根引线接合。此时,芯片上的Al-1.0质量%Si-0.5质量%Cu合金电极仅相邻的结合部被电连接,由相邻的2根引线彼此以电形成1个电路,形成了合计500个电路。之后,将该BGA基板上的Si芯片使用市售的传递模塑机(第一精工制株式会社、GPGP-PRO-LAB80)进行树脂密封而得到了试验片。需要说明的是,密封的树脂使用了市售的并非无卤素的树脂。此外,对于实施例1以外的试验片,按照第2球压缩部20b的高度Y成为7~13μm、第2球压缩部20b的与接合面21平行方向的最大宽度X0成为所形成的无空气球的1.2倍的方式进行了球接合。
<HAST(Highly Accelerated Temperature and Humidity Stress Test)(高温高湿环境暴露试验)>
对于该试验片,使用HAST装置(株式会社平山制作所、PCR8D),在130℃×85.0%RH(相对湿度)下保持400小时及600小时。在各个时间下在保持前后测定上述500个电路的电阻值,若保持后的电阻值超过保持前的电阻值的1.1倍的电路即使为一个则评价为不良(×),在500个电路全部中电阻值低于1.1倍的情况下评价为优良(◎)。在保持400小时后,全部的样品中电阻低于1.1倍。
<HTS(High Temperature Storage Test)(高温放置试验)>
此外,对于试验片,使用HTS装置(Advantech Co.,Ltd.制、DRS420DA),在220℃下保持2000小时。在保持前后与上述同样地测定500个电路的电阻值,若保持后的电阻值超过保持前的电阻值的1.1倍的电路即使为一个则评价为不良(×),在500个电路全部中电阻值低于1.1倍的情况下评价为优良(◎)。将HAST试验及HTS试验的评价结果示于表1、2中。表2中的“不良数”为保持后的电阻值超过保持前的电阻值的1.1倍的电路的数目。
由表1、2获知,根据钯在引线整体中所占的浓度为1.0~4.0质量%、且分别以规定的范围的浓度包含硫、硒、碲、且在凝固后的无空气球表面具有平均包含6.5~30.0原子%的钯的钯富集区域的钯覆盖铜接合线,与不具有钯富集区域的比较例的钯覆盖铜接合线相比,抑制了缩孔的产生,并且利用HAST及HTS的可靠性提高。
例如,在上述的车载用设备中,特别是将无空气球与电极接合而成的球接合部(第一接合)的接合寿命成为最大的问题。就车载用设备而言,要求适合于将与铝电极进行球接合且树脂密封后的半导体装置在HAST中长时间暴露后的电阻值必须被抑制至暴露之前的1.1倍以下的上升为止的条件。对接合寿命即电阻值的上升造成不良影响的是在球接合后实施的密封树脂中含有的氯等卤族元素、水分。这些氯、水分通过腐蚀球接合部中产生的金属间化合物,使接合部的电阻值上升。电阻值的上升会导致通电不良、阻碍电信号的传递,一旦成为车载用则还有可能造成汽车事故,成为非常大的问题。就上述的实施例的钯覆盖铜接合线而言,由于HAST试验的结果是即使在暴露600小时之后也全部良好,因此获知接合可靠性高,即使是用于车载用设备的情况下也不会产生上述那样的严重的问题。
认为在比较例的试验片中也在无空气球表面及球接合面附近存在虽然与实施例相比为低浓度但钯浓度浓的区域,因此,认为在HAST试验中在400小时之前抑制了电阻值的上升。
(例33~35)
接着,确认了在钯层上具有金层的钯覆盖铜接合线的特性。在例1、4、7的钯覆盖铜接合线的制造过程中,在覆盖钯后,进一步使用市售的镀金浴实施镀金,除此以外,与例1、4、7同样地操作而制作了具有金的层的钯覆盖铜接合线(例33~35)。需要说明的是,对于表3的各元素的浓度,不将金层的金浓度包含于引线整体中而算出。
对于这些具有金的层的钯覆盖铜接合线和不具有金的层的例1、4、7的钯覆盖铜接合线,进行模磨损试验,将结果示于表3的“模磨损”的栏中。关于模磨损试验,将各样品的引线从完成镀金的线径起进行通过多个模的连续拉丝,拉丝至以最终线径的18μm计成为50000m为止。关于拉丝前后的模的磨损,将最终过程的18μm的模的内径与加工前相比以低于0.1μm的评估地合适的样品评价为非常良好(◎),将以0.1μm以上且低于0.2μm评估的样品评价为良好(○)。
此外,为了以具有金的层的钯覆盖铜接合线和不具有金的层的钯覆盖铜引线对第二接合的接合强度进行比较,测定拉拔强度。第二接合的拉拔强度接合性试验使用上述同样的K&S Inc制的接合器装置,将环路长度设定为2mm、将环路高度设定为200μm而进行引线接合,通过对与第二接合点相距引线接合长度的20.0%的第一接合侧位置以规定的牵引钩进行拉伸试验时的断裂强度进行评价。将结果示于表3的“2nd拉拔强度”的栏中,将断裂强度为4.0gf以上评价为优良(◎),将3.5gf以上且低于4.0gf评价为良好(○)。此外,表3中的金的层的厚度是由金的浓度和金的比重算出每单位长度的金的质量、对于单位长度的引线假定引线截面为真圆、金在最表面均匀地存在而求出的值。
此外,对于各例,与例1同样地进行缩孔、HAST、HTS的评价。如表3中所示的那样,在具有金的层的钯覆盖铜接合线中,缩孔、HAST、HTS的评价与不具有金的层的钯覆盖铜接合线同样良好。认为这是由于:金的层来源的金的量与在第二接合时附着的金相比为非常微量;以及金将引线整体覆盖,没有局部地凝聚,因此未引起缩孔。
(引线接合结构的分析)
在例1中,与上述HAST及HTS用的试验片制作的条件同样地形成无空气球,按照第2球压缩部20b的高度Y成为10μm、第2球压缩部20b的与接合面21平行方向的最大宽度X0成为40μm的方式,利用接合器装置调节球焊的条件(球压接力7.5gf、超声波施加输出功率70mA、球压接时间15ms、压接温度150℃),在芯片的铝电极上形成了球焊。将所得到的球接合部通过上述的方法进行模塑,按照与引线长度方向的中心线平行的面露出的方式使用离子铣削装置(Hitachi High-Technologies公司制IM4000)切断。对切断面从引线侧的规定部位起沿与接合面垂直的方向通过场发射型扫描型电子显微镜/能量色散型X射线分光分析(FE-SEM/EDX)进行了线分析。关于分析条件,作为FE-SEM/EDX的设定,加速电压为6keV、测定区域φ为0.18μm、测定间隔为0.02μm。该线分析部位与图1中所示的P1、P2同样。即,按照通过相对于第2球压缩部的与接合面平行方向的最大宽度位于距离两端为八分之一的距离的点的方式进行了线分析。将所得到的FE-SEM/EDX曲线示于图5及图6中。由图5、6获知,在铝超过0.5质量%且为95.0质量%以下的接合面附近处,存在钯相对于铝、铜及钯的合计的比例为2.0质量%以上的钯富集接合区域。此外,钯富集接合区域的宽度(深度)以2点的平均计为约220nm。
与上述同样地对于例2~19、例33~35,对上述同样的2处的线分析部进行了线分析。钯浓度相对于铝与铜与钯的合计成为2.0质量%以上的钯富集接合区域在2个部位两处观测到的情况设定为“○”,在2个部位两处未观测到的情况设定为“×”。需要说明的是,没有在仅一处观测到的例子。将它们的结果示于表4中。由于来自密封树脂等的卤族元素、水分从球接合面附近的两端的微小的间隙等逐渐浸入的可能性高,因此在分析的部位的两端附近存在耐腐蚀性高的钯富集接合区域能够在阻止卤素等的浸入的意义上发挥非常重要的作用。需要说明的是,表4中所示的观测到钯富集接合区域的线分析部的深度(深度方向的宽度)均为50nm以上。
此外,钯富集接合区域的占有率通过上述的方法而求出。即,对切断面通过电子探针显微分析仪(EPMA)的面分析(加速电压为15kV、电流值为290nA)进行观察,利用钯元素的强度差来特定钯富集接合区域,设定为检测到其的范围的合计宽度X1。使用接合面中的第2球压缩部20b的最大宽度X0和上述合计宽度X1,算出占有率((X1/X0)×100(%))。此外,在EPMA的面分析中对接合面21附近的钯强度最低的点(图像上最淡的颜色的部分)利用FE-SEM/EDX进行线分析,结果确认钯浓度相对于铝、铜及钯的合计为2.0质量%以上。即,获知作为占有率而算出的部位全部为钯富集接合区域。
同样地操作,对于例24~29的比较例的组成的钯覆盖铜引线,也与上述同样地评价了接合结构。将结果示于表5中。需要说明的是,例30、31、32由于在无空气球的缩孔评价中观察到大的缩孔,因此设定为不适合品,未进行其以上的评价。在例24~29中,线分析部中的钯浓度相对于铝与铜与钯的合计均低于2.0质量%。此外,在表4、5中一并示出了表1、2中所示的各例的无空气球的形成条件和HAST及HTS可靠性评价的结果。图8中示出例19的接合结构的EPMA图像,图9中示出在接合面附近不存在钯的接合结构的EPMA图像。需要说明的是,EPMA图像实际上可以作为彩色照片而取得。
接着,对于规定的实施例的钯覆盖铜接合线,进行了芯片损伤的评价、及使设定温度上升5℃、设定为135℃下600小时的严酷规格的HAST试验评价。芯片损伤性能评价通过利用各例中得到的钯覆盖铜接合线以与上述同样的条件进行球接合、通过光学显微镜对球接合部正下方的基板进行观察来进行。对球接合部进行了100个部位观察。例19由于特别是在使用上不成问题的小的龟裂存在1个部位,因此标记为良好(○)。其他的例子由于完全未产生龟裂,因此标记为优良(◎)。在严酷规格的HAST试验中,与普通的HAST试验同样地将试验后的电阻的值低于试验前的1.1倍的例子评价为◎,将存在1.1倍~1.2倍的电阻的例子评价为○。需要说明的是,在例1中,500个电路中5个电路中试验后的电阻的值成为试验前的1.1倍~1.2倍,但其他全部低于1.1倍。此外,作为综合评价将芯片损伤的评价和严酷规格的HAST试验的结果均为◎的例子评价为◎,将任一者为○且另一者为◎的例子评价为○。将结果示于表6中。
由表6获知,就无空气球的前端部表面(钯富集区域)的钯浓度为7.0原子%以上的例1、4、7、9而言,也能够耐受将HAST试验的温度设定为135℃这样比通常严酷的条件的试验。获知:无空气球的前端部表面的钯浓度为6.7原子%的例1存在电阻值成为试验后1.1倍~1.2倍的例子,与钯富集区域的钯浓度为7.2原子%以上的例子相比稍差。此外,无空气球的前端部表面的钯浓度为23.0原子%以下的例子连芯片损伤也未产生,在超过其的例19中虽然不成问题,但微量地产生芯片损伤。由这些获知,无空气球的表面钯浓度优选为7.0原子%~25.0原子%。就无空气球的表面钯浓度为7.0原子%~25.0原子%的钯覆盖铜接合线而言,适于车载用设备,并且也能够提高成品率。
Claims (13)
1.一种引线接合结构,其特征在于,其是具有半导体芯片的含有铝的电极、接合线、和所述电极及所述接合线之间的球接合部的引线接合结构,
所述接合线是具有以铜作为主要成分的芯材和所述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,相对于铜与钯与硫族元素的合计,钯的浓度为1.0质量%~4.0质量%,硫族元素浓度合计为50质量ppm以下,硫浓度为5质量ppm~12质量ppm、或硒浓度为5质量ppm~20质量ppm或碲浓度为15质量ppm~50质量ppm,
在所述电极与所述球接合部的接合面附近,具有钯浓度相对于铝与铜与钯的合计成为2.0质量%以上的钯富集接合区域。
2.根据权利要求1所述的引线接合结构,其中,至少在通过距离与球接合的引线长度方向垂直方向的最大宽度的两端为八分之一的距离的位置的与引线长度方向平行方向的线上具有所述钯富集接合区域。
3.根据权利要求1或2所述的引线接合结构,其特征在于,所述接合面附近的所述钯富集接合区域的占有率为25%以上。
4.一种钯覆盖铜接合线,其特征在于,其是具有以铜作为主要成分的芯材和所述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,
相对于所述钯覆盖铜接合线的铜与钯与硫族元素的合计,钯的浓度为1.0质量%~4.0质量%,硫族元素浓度合计为50质量ppm以下,硫浓度为5质量ppm~12质量ppm、或硒浓度为5质量ppm~20质量ppm或碲浓度为15质量ppm~50质量ppm,
将所述钯覆盖铜接合线球接合于铝电极上而制作引线接合结构;
在所述铝电极上的所述球接合的接合面附近,形成钯浓度相对于铝与钯与铜的合计成为2.0质量%以上的钯富集接合区域。
5.根据权利要求4所述的钯覆盖铜接合线,其特征在于,所述接合面附近的所述钯富集接合区域的占有率为25%以上。
6.一种半导体装置,其特征在于,其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将所述铝电极与所述外部电极表面连接的接合线的半导体装置,
所述接合线由钯覆盖铜线制成,
在所述铝电极与所述接合线的接合面附近具有权利要求1至5中任一项所述的引线接合结构。
7.一种半导体装置,其特征在于,其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将所述铝电极与所述外部电极表面连接的接合线的半导体装置,
所述接合线由权利要求4或5所述的钯覆盖铜接合线制成。
8.根据权利要求6或7所述的半导体装置,其为QFP(Quad Flat Packaging,四方扁平式封装)。
9.根据权利要求6或7所述的半导体装置,其为BGA(Ball grid array,球栅阵列)。
10.根据权利要求6或7所述的半导体装置,其为QFN(Quad For Non-Lead Packaging,四方扁平无引脚封装)。
11.根据权利要求6至10中任一项所述的半导体装置,其为车载用途。
12.一种半导体装置的制造方法,其特征在于,其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将所述铝电极与所述外部电极面连接的接合线的半导体装置的制造方法,
所述接合线是具有以铜作为主要成分的芯材和所述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线,
由相对于所述钯覆盖铜接合线的铜与钯与硫族元素的合计钯的浓度为1.0质量%~4.0质量%、硫族元素浓度合计为5质量%ppm~50质量ppm的钯覆盖铜接合线制成,
通过在所述钯覆盖铜接合线前端形成无空气球,通过所述无空气球将所述钯覆盖铜接合线与所述铝电极进行球接合,
从而形成在所述电极上的所述球接合的接合面附近具有钯浓度相对于铝与铜与钯的合计成为2.0质量%以上的钯富集接合区域的引线接合结构,之后,
将所述钯覆盖铜接合线的与所述无空气球相隔所述接合线的长度量的部位与所述外部电极表面进行第二接合。
13.根据权利要求12所述的半导体装置的制造方法,其特征在于,所述接合面附近的所述钯富集接合区域相对于所述球接合部的平行方向的最大宽度,占有率为25%以上。
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Families Citing this family (5)
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JP7168779B2 (ja) * | 2019-06-04 | 2022-11-09 | 田中電子工業株式会社 | パラジウム被覆銅ボンディングワイヤ、パラジウム被覆銅ボンディングワイヤの製造方法、これを用いた半導体装置及びその製造方法 |
DE112020004723T5 (de) * | 2019-10-01 | 2022-06-15 | Tanaka Denshi Kogyo K.K. | Drahtbondstruktur, hierfür verwendeter Bonddraht und Halbleitervorrichtung |
US11848297B2 (en) * | 2021-06-30 | 2023-12-19 | Texas Instruments Incorporated | Semiconductor device packages with high angle wire bonding and non-gold bond wires |
CN115295518A (zh) * | 2022-07-12 | 2022-11-04 | 珠海格力电器股份有限公司 | 键合线、键合结构、键合方法及半导体器件 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101802994A (zh) * | 2008-01-25 | 2010-08-11 | 新日铁高新材料株式会社 | 半导体装置用接合线 |
JP2012156307A (ja) * | 2011-01-26 | 2012-08-16 | Sumitomo Metal Mining Co Ltd | ボンディングワイヤ |
CN105023902A (zh) * | 2009-07-30 | 2015-11-04 | 新日铁住金高新材料株式会社 | 半导体用接合线 |
CN105914195A (zh) * | 2015-02-23 | 2016-08-31 | 田中电子工业株式会社 | 用于球焊的包覆钯的铜丝 |
EP3147938A1 (en) * | 2015-07-23 | 2017-03-29 | Nippon Micrometal Corporation | Bonding wire for semiconductor device |
CN107041160A (zh) * | 2015-02-26 | 2017-08-11 | 日铁住金新材料股份有限公司 | 半导体装置用接合线 |
JP2018064050A (ja) * | 2016-10-14 | 2018-04-19 | 田中電子工業株式会社 | ボールボンディング用銅合金線 |
CN113169077A (zh) * | 2018-11-26 | 2021-07-23 | 田中电子工业株式会社 | 钯覆盖铜接合线及其制造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8247911B2 (en) | 2007-01-15 | 2012-08-21 | Nippon Steel Materials Co., Ltd. | Wire bonding structure and method for forming same |
EP2312628A2 (en) * | 2007-07-24 | 2011-04-20 | Nippon Steel Materials Co., Ltd. | Semiconductor device bonding wire |
KR101704839B1 (ko) * | 2009-06-24 | 2017-02-08 | 신닛테츠스미킹 마테리알즈 가부시키가이샤 | 반도체용 구리 합금 본딩 와이어 |
JP5616739B2 (ja) * | 2010-10-01 | 2014-10-29 | 新日鉄住金マテリアルズ株式会社 | 複層銅ボンディングワイヤの接合構造 |
WO2016189752A1 (ja) * | 2015-05-26 | 2016-12-01 | 日鉄住金マイクロメタル株式会社 | 半導体装置用ボンディングワイヤ |
WO2016189758A1 (ja) * | 2015-05-26 | 2016-12-01 | 日鉄住金マイクロメタル株式会社 | 半導体装置用ボンディングワイヤ |
KR20180008245A (ko) * | 2015-06-15 | 2018-01-24 | 닛데쓰스미킹 마이크로 메탈 가부시키가이샤 | 반도체 장치용 본딩 와이어 |
JP6047214B1 (ja) * | 2015-11-02 | 2016-12-21 | 田中電子工業株式会社 | ボールボンディング用貴金属被覆銅ワイヤ |
WO2017221434A1 (ja) | 2016-06-20 | 2017-12-28 | 日鉄住金マイクロメタル株式会社 | 半導体装置用ボンディングワイヤ |
JP6452661B2 (ja) * | 2016-11-11 | 2019-01-16 | 日鉄マイクロメタル株式会社 | 半導体装置用ボンディングワイヤ |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
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