CN113644045A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 247
- 239000010410 layer Substances 0.000 claims description 84
- 239000012790 adhesive layer Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000004891 communication Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
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Abstract
本发明涉及一种半导体结构及形成半导体结构的方法。半导体结构包括第一基板、第二基板和线路层。第二基板与第一基板间隔设置并且通过第一线路与第一基板电连接。线路层位于第一基板和第二基板上方，并且第一基板还通过线路层与第二基板电连接，其中，第一线路的导电路径小于第一基板通过线路层电连接到第二基板的导电路径。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种半导体结构及其形成方法。
背景技术
针对扇出基板(FOSub)结构，大尺寸(例如，110mmx110mm)的基板具有低周期时间及低成本方面的优势。但是，针对现行的大尺寸构建(built up)基板却存在成品率低的潜在问题。目前针对大尺寸的基板，因为缺陷比率(defect ratio)是固定的，所以当尺寸越大时，则其基板制程良率越低,导致整体生产成本增加。
一种现行技术使用基板分离(Substrate Partition)的方式,将原始大尺寸的基板(例如，110mmx110mm)拆解成多个小尺寸的基板，这样基板的良率会随着尺寸缩小而提高。然而现行的基板分离的方式必须再进一步藉由形成RDL(重布线层)以互连多个小尺寸基板之间的通信，这会导致通信距离较长且RDL成本较高的问题。
发明内容
针对相关技术中的上述问题，本发明提出一种半导体结构及其形成方法，能够避免上述通信距离较长且RDL成本较高的问题。
本发明的实施例的一个方面，提供了一种半导体结构，包括：
第一基板，
第二基板，与第一基板间隔设置并且通过第一线路与第一基板电连接；
线路层，位于第一基板和第二基板上方，并且第一基板还通过线路层与第二基板电连接，其中，第一线路的导电路径小于第一基板通过线路层电连接到第二基板的导电路径。
在一些实施例中，第一线路不包括晶种层。
在一些实施例中，第一线路为接合引线结构。
在一些实施例中，半导体结构还包括绝缘层，绝缘层位于线路层与第一基板和第二基板之间，并且绝缘层包覆第一线路。
在一些实施例中，半导体结构还包括贯通孔，贯通孔穿过绝缘层和线路层，其中，第一基板通过贯通孔和线路层与第二基板电连接。
在一些实施例中，在从线路层朝向第一基板和第二基板的方向上，贯通孔具有逐渐缩小的宽度。
在一些实施例中，线路层具有内部通孔，其中，在从线路层朝向第一基板和第二基板的方向上，内部通孔具有逐渐增加的宽度。
在一些实施例中，半导体结构还包括黏着层，黏着层位于线路层的朝向第一基板和第二基板的表面处，其中，贯通孔穿过黏着层。
在一些实施例中，第一基板和第二基板之间具有间隔，间隔由绝缘材料填充。
在一些实施例中，间隔的宽度在25微米至500微米的范围内。
在一些实施例中，第一基板和第二基板之间具有间隔，第一基板和第二基板的表面上分别具有邻近间隔设置的第一焊盘和第二焊盘，第一线路跨过间隔上方分别连接第一焊盘和第二焊盘。
在一些实施例中，线路层是扇出线路层。
在一些实施例中，线路层覆盖在第一基板和第二基板的全部表面上方。
本发明的实施例的另一个方面，还提供了一种形成半导体结构的方法，包括：在载体上提供间隔设置的第一基板和第二基板；利用非黄光制程将第一基板与第二基板电连接；将线路层接合在第一基板和第二基板上方。
在一些实施例中，利用非黄光制程将第一基板与第二基板电连接，包括：利用引线接合制程将第一基板与第二基板电连接。
在一些实施例中，利用非黄光制程将第一基板与第二基板电连接，还包括：通过模制物包封引线接合制程形成的接合引线结构。
在一些实施例中，还将模制物填充在第一基板和第二基板之间的间隔内。
在一些实施例中，将线路层接合在第一基板和第二基板上方包括：形成穿过线路层的第一贯通孔和第二贯通孔，第一贯通孔电连接线路层与第一基板，第二贯通孔电连接线路层与第二基板。
在一些实施例中，线路层是扇出线路层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1是根据本发明实施例的半导体结构的侧视示意图。
图2是根据本发明实施例的半导体结构的立体图。
图3是图1中的半导体结构的局部放大的示意图。
图4A至图4E是根据本发明实施例的形成半导体结构的方法的各个阶段的示意图。
具体实施例
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
图1是根据本发明实施例的半导体结构的侧视示意图。图2是根据本发明实施例的半导体结构的立体图。结合图1和图2所示，半导体结构100包括第一基板110和第二基板120，第二基板120与第一基板110间隔设置。第一线路151连接在第一基板110与第二基板120之间，第一线路151形成在第一基板110和第二基板120之间的导电路径，第二基板120通过第一线路151与第一基板110电连接。此外，第一基板110和第二基板120上方设置有线路层160。线路层160中的部分线路在第一基板110和第二基板120上方也形成在第一基板110和第二基板120之间的导电路径，第一基板110还通过线路层160与第二基板120电连接。第一线路151的导电路径小于第一基板110通过线路层160电连接到第二基板120的导电路径。在一些实施例中，线路层160是扇出(Fanout)线路层。
本发明的上述技术方案提供的半导体结构100，通过将半导体基板分割为小尺寸的第一基板110和第二基板120，并且进一步通过非线路层中的线路(例如非RDL线路)的第一线路151互连第一基板110和第二基板120，因此与现行的以RDL(重布线层)互连多个小尺寸基板之间的通信的基板分离方式相比，可避免通信距离较长且RDL成本较高的问题。
在一些实施例中，第一线路151可以是不包括晶种层的线路结构。在示出的实施例中，第一线路151为接合引线结构。第一基板110和第二基板120之间具有间隔159。在一些实施例中，间隔159的宽度在25微米至500微米的范围内。在一些实施例中，间隔159的宽度在25微米至75微米的范围内。在其他实施例中，间隔159也可以具有其他尺寸配置。第一基板110和第二基板120的表面上分别具有邻近间隔159设置的第一焊盘111和第二焊盘121，第一线路151跨过间隔159上方分别连接第一焊盘111和第二焊盘121以电连接第一基板110和第二基板120。
如图2所示，第一线路151的数量可以是连接在第一基板110和第二基板120之间的多个线路，例如为多个接合引线。此外，在图2的实施例中，将线路层160下方的基板分割为四个小尺寸基板，包括第一基板110、第二基板120、第三基板130和第四基板140。第一基板110、第二基板120、第三基板130和第四基板140中的任意相邻两个基板之间都具有间隔(例如第一基板110和第二基板120之间的间隔159)。在这样的实施例中，第一基板110与第三基板130之间通过跨越第一基板110与第三基板130之间的间隔159的第二线路152进行连接。第二线路152的数量可以是多个。第二基板120与第四基板140之间通过跨越第二基板120与第四基板140之间的间隔159的第三线路153进行连接。第三线路153的数量可以是多个。第三基板130与第四基板140之间通过跨越第三基板130与第四基板140之间的间隔159的第四线路154进行连接。第四线路154的数量可以是多个。应理解，图2所示的基板数量仅是示例，在其他实施例中基板的数量也可以是任意的其他数量，并且任意相邻基板之间可以以类似于第一线路151、第二线路152、第三线路153和第四线路154的线路进行连接。
第一基板110和第二基板120之间的间隔159可以由绝缘材料165(也可以称为绝缘层)填充。在一些实施例中，绝缘材料165可以是树脂材料或模制物。绝缘材料165还位于线路层160与第一基板110和第二基板120之间，并且绝缘材料165包覆第一线路151。线路层160可以覆盖在第一基板110和第二基板120的全部表面上方。
图3是图1中的半导体结构的局部放大的示意图。结合图1和图3所示，半导体结构100还包括穿过绝缘层和线路层160的贯通孔170。第一基板110是通过贯通孔170和线路层160与第二基板120电连接。贯通孔170可以包括第一贯通孔171和第二贯通孔172，第一贯通孔171电连接线路层160与第一基板110，第二贯通孔172电连接线路层160与第二基板120。第一贯通孔171和第二贯通孔172可以再也线路层160中的线路连接，而使得第一基板110可以通过第一贯通孔171、第二贯通孔172和线路层160中的线路(例如图1中连接在第一贯通孔171和第二贯通孔172之间的线路层160中的线路)与第二基板120电连接。
贯通孔170可以具有锥形侧壁。在从线路层160朝向第一基板110和第二基板120的方向上，贯通孔170具有逐渐缩小的宽度。在一些实施例中，贯通孔170的宽度可以在10微米至100微米的范围内。在一些实施例中，贯通孔170的深度可以在25微米至100微米的范围内。在其他实施例中，贯通孔170也可以具有其他的尺寸配置。另外，在线路层160的朝向第一基板110和第二基板120的表面处设置有黏着层180。更具体的，黏着层180设置在线路层160和绝缘材料165之间。贯通孔170也穿过黏着层180。在一些实施例中，黏着层180可以用作管芯附接膜。
线路层160内具有内部通孔162。内部通孔162也具有锥形侧壁，与贯通孔170不同的，在从线路层160朝向第一基板110和第二基板120的方向上，内部通孔162具有逐渐增加的宽度。
图4A至图4E是根据本发明实施例的形成半导体结构的方法的各个阶段的示意图。首先参考图4A所示，在载板105上形成包括第一基板110和第二基板120的多个基板。在图1所示的实施例中，多个基板还包括第三基板130和第四基板140。第一基板110、第二基板120、第三基板130和第四基板140彼此间隔设置。应理解，在其他实施例中，多个基板的数量也可以是其他任意数量。
如图4B所示，可以利用非黄光制程将第一基板110、第二基板120、第三基板130和第四基板140电连接。在一些实施例中，可以利用引线接合制程形成多个接合引线来将第一基板110、第二基板120、第三基板130和第四基板140电连接。具体的，第一基板110与第二基板120之间通过第一线路151进行连接。第一基板110与第三基板130之间通过第二线路152进行连接。第二基板120与第四基板140之间通过第三线路153进行连接。第三基板130与第四基板140之间通过第四线路154进行连接。然后，可以去除载板105。
如图4C所示，通过绝缘材料165包封引线接合制程形成的接合引线结构。在此步骤中，还将绝缘材料165填充在第一基板110、第二基板120、第三基板130和第四基板140之间的间隔159内。绝缘材料165可以是树脂材料或模制物。
然后如图4D所示，在第一基板110、第二基板120、第三基板130和第四基板140上方覆盖黏着层180，黏着层180可以例如是管芯附接膜。在图4E中，利用黏着层180将管芯195附接至第一基板110、第二基板120、第三基板130和第四基板140。
将线路层160接合在第一基板110、第二基板120、第三基板130和第四基板140上方。在一些实施例中，线路层160是扇出线路层。具体的，通过黏着层180将线路层160接合至第一基板110、第二基板120、第三基板130和第四基板140，以形成图1所示的半导体结构100。因此返回参考图1，在附接线路层160之后，还可以形成穿过线路层160、管芯附接膜和绝缘材料165并连接至第一基板110、第二基板120、第三基板130和第四基板140的贯通孔170。以使得第一基板110、第二基板120、第三基板130和第四基板140之间除了通过第一线路151、第二线路152、第三线路153和第四线路154进行连接之外，也可以通过线路层160中的线路和贯通孔170进行连接。
本发明的形成半导体结构的方法，通过使用接合引线的方式将多个基板连接，再进行线路层附接制程，最后再开设贯通孔以电连接多个基板和线路层。因此与现行的以RDL互连多个小尺寸基板之间的通信的基板分离方式相比，可避免通信距离较长且RDL成本较高的问题。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (19)
1.一种半导体结构，其特征在于，包括：
第一基板，
第二基板，与所述第一基板间隔设置并且通过第一线路与所述第一基板电连接；
线路层，位于所述第一基板和所述第二基板上方，并且所述第一基板还通过所述线路层与所述第二基板电连接，其中，所述第一线路的导电路径小于所述第一基板通过所述线路层电连接到所述第二基板的导电路径。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一线路不包括晶种层。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一线路为接合引线结构。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：
绝缘层，位于所述线路层与所述第一基板和所述第二基板之间，并且所述绝缘层包覆所述第一线路。
5.根据权利要求4所述的半导体结构，其特征在于，还包括：
贯通孔，穿过所述绝缘层和所述线路层，其中，所述第一基板通过所述贯通孔和所述线路层与所述第二基板电连接。
6.根据权利要求4所述的半导体结构，其特征在于，在从所述线路层朝向所述第一基板和所述第二基板的方向上，所述贯通孔具有逐渐缩小的宽度。
7.根据权利要求4所述的半导体结构，其特征在于，所述线路层具有内部通孔，其中，在从所述线路层朝向所述第一基板和所述第二基板的方向上，所述内部通孔具有逐渐增加的宽度。
8.根据权利要求4所述的半导体结构，其特征在于，还包括：
黏着层，位于所述线路层的朝向所述第一基板和所述第二基板的表面处，其中，所述贯通孔穿过所述黏着层。
9.根据权利要求1所述的半导体结构，其特征在于，所述第一基板和所述第二基板之间具有间隔，所述间隔由绝缘材料填充。
10.根据权利要求1所述的半导体结构，其特征在于，所述间隔的宽度在25微米至500微米的范围内。
11.根据权利要求1所述的半导体结构，其特征在于，所述第一基板和所述第二基板之间具有间隔，所述第一基板和所述第二基板的表面上分别具有邻近所述间隔设置的第一焊盘和第二焊盘，所述第一线路跨过所述间隔上方分别连接所述第一焊盘和所述第二焊盘。
12.根据权利要求1所述的半导体结构，其特征在于，所述线路层是扇出线路层。
13.根据权利要求1所述的半导体结构，其特征在于，所述线路层覆盖在所述第一基板和所述第二基板的全部表面上方。
14.一种形成半导体结构的方法，其特征在于，包括：
在载体上提供间隔设置的第一基板和第二基板；
利用非黄光制程将所述第一基板与所述第二基板电连接；
将线路层接合在所述第一基板和所述第二基板上方。
15.根据权利要求14所述的形成半导体结构的方法，其特征在于，利用非黄光制程将所述第一基板与所述第二基板电连接，包括：
利用引线接合制程将所述第一基板与所述第二基板电连接。
16.根据权利要求15所述的形成半导体结构的方法，其特征在于，利用非黄光制程将所述第一基板与所述第二基板电连接，还包括：
通过模制物包封所述引线接合制程形成的接合引线结构。
17.根据权利要求16所述的形成半导体结构的方法，其特征在于，还将所述模制物填充在所述第一基板和所述第二基板之间的间隔内。
18.根据权利要求14所述的形成半导体结构的方法，其特征在于，将线路层接合在所述第一基板和所述第二基板上方，包括：
形成穿过所述线路层的第一贯通孔和第二贯通孔，所述第一贯通孔电连接所述线路层与所述第一基板，所述第二贯通孔电连接所述线路层与所述第二基板。
19.根据权利要求14所述的形成半导体结构的方法，其特征在于，所述线路层是扇出线路层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110737280.4A CN113644045A (zh) | 2021-06-30 | 2021-06-30 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110737280.4A CN113644045A (zh) | 2021-06-30 | 2021-06-30 | 半导体结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113644045A true CN113644045A (zh) | 2021-11-12 |
Family
ID=78416413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110737280.4A Pending CN113644045A (zh) | 2021-06-30 | 2021-06-30 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113644045A (zh) |
-
2021
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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