CN113643990B - 一种提高器件强度的板级封装方法及结构 - Google Patents
一种提高器件强度的板级封装方法及结构 Download PDFInfo
- Publication number
- CN113643990B CN113643990B CN202110728977.5A CN202110728977A CN113643990B CN 113643990 B CN113643990 B CN 113643990B CN 202110728977 A CN202110728977 A CN 202110728977A CN 113643990 B CN113643990 B CN 113643990B
- Authority
- CN
- China
- Prior art keywords
- layer
- photosensitive
- copper
- plastic
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims abstract description 66
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000005022 packaging material Substances 0.000 claims abstract description 64
- 229910052802 copper Inorganic materials 0.000 claims abstract description 62
- 239000010949 copper Substances 0.000 claims abstract description 62
- 239000000463 material Substances 0.000 claims abstract description 46
- 238000009713 electroplating Methods 0.000 claims abstract description 25
- 239000012876 carrier material Substances 0.000 claims abstract description 11
- 239000011248 coating agent Substances 0.000 claims abstract description 10
- 238000000576 coating method Methods 0.000 claims abstract description 10
- 230000003014 reinforcing effect Effects 0.000 claims description 17
- 239000011889 copper foil Substances 0.000 claims description 15
- 238000001465 metallisation Methods 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 9
- 238000012858 packaging process Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 238000005553 drilling Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 5
- 238000004381 surface treatment Methods 0.000 claims description 5
- 230000007797 corrosion Effects 0.000 claims description 4
- 238000005260 corrosion Methods 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 120
- 238000000465 moulding Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 206010070834 Sensitisation Diseases 0.000 description 5
- 230000008313 sensitization Effects 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- DEVSOMFAQLZNKR-RJRFIUFISA-N (z)-3-[3-[3,5-bis(trifluoromethyl)phenyl]-1,2,4-triazol-1-yl]-n'-pyrazin-2-ylprop-2-enehydrazide Chemical compound FC(F)(F)C1=CC(C(F)(F)F)=CC(C2=NN(\C=C/C(=O)NNC=3N=CC=NC=3)C=N2)=C1 DEVSOMFAQLZNKR-RJRFIUFISA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- WZZBNLYBHUDSHF-DHLKQENFSA-N 1-[(3s,4s)-4-[8-(2-chloro-4-pyrimidin-2-yloxyphenyl)-7-fluoro-2-methylimidazo[4,5-c]quinolin-1-yl]-3-fluoropiperidin-1-yl]-2-hydroxyethanone Chemical compound CC1=NC2=CN=C3C=C(F)C(C=4C(=CC(OC=5N=CC=CN=5)=CC=4)Cl)=CC3=C2N1[C@H]1CCN(C(=O)CO)C[C@@H]1F WZZBNLYBHUDSHF-DHLKQENFSA-N 0.000 description 1
- 206010063385 Intellectualisation Diseases 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/0455—PTH for surface mount device [SMD], e.g. wherein solder flows through the PTH during mounting
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
本发明涉及一种提高器件强度的板级封装方法:步骤1,在载体材料表面形成一层可剥离金属层;步骤2,在可剥离金属层表面涂一层感光塑封料;步骤3,对感光塑封料进行曝光、显影、固化,在表面做出开窗;步骤4,在感光塑封料表面再贴一层感光膜;步骤5,感光膜的开窗位置与感光塑封料的开窗位置相同,感光膜的开窗尺寸大于感光塑封料的开窗尺寸;步骤6,进行电镀铜,形成上大小下的铜柱;步骤7,退掉感光膜,露出铜柱,形成固定的基岛;步骤8,在基岛上进行芯片贴装;步骤9,进行二次塑封;步骤10,在二次塑封料表面,将芯片及作为承接盘的基岛引出;步骤11,将盲孔及二次塑封料表面金属化处理;步骤12,完成芯片电极和电极引出承接盘互联。
Description
技术领域
本发明涉及器件板级封装技术领域,尤其涉及一种提高器件强度的板级封装方法及结构。
背景技术
随着电路集成技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。封装技术不但影响产品的性能,而且还制约产品的小型化。随着芯片的不断小型化、集成化,芯片的引脚越来越多,尺寸越来越小,集成电路领域对封装技术的要求也越来越高。传统的封装采用的是引线框架、贴片、打线(即Wire Bonding)等,这种传统封装工艺存在效率低、成本高的缺点,因此面板级封装应运而生,面板级封装是通过印制电路板PCB或者封装基板的工艺流程替代传统的引线框架及打线工艺提升整体的功率密度、电流耐受能力以及加工效率等。但是在现有的面板级封装的工艺中,存在如下问题:
(1)孤立焊盘靠盲孔连接,盲孔连接强度低,焊接过程容易掉焊盘。
(2)内外焊盘反向蚀刻对位要求高,外部焊盘需覆盖内部焊盘,否则内部焊盘漏出,影响器件整体形貌。
(3)线路布局灵活性小:要求内部焊盘一定要小于外部焊盘,且要留出足够的对位空间,导致内部焊盘设计空间小,从而导致内部焊盘尺寸也较小,这样就导致:①盲孔对位难度大大增加;②内部焊盘尺寸小于芯片尺寸,容易造成塑封填充不良等问题。
为了克服上述存在的问题,我们发明了一种提高器件强度,且对位难度低的板级封装方法及结构。
发明内容
本发明的发明目的在于解决现有的面板级封装工艺中,存在盲孔连接强度低,焊接过程容易掉焊盘,内外焊盘反向蚀刻对位要求高,线路布局灵活性小,盲孔对位、塑封填充难度大的问题。其具体解决方案如下:
可选方案1:
一种提高器件强度的板级封装方法,按照以下步骤执行:
步骤1,在载体材料表面形成一层可剥离金属层;
步骤2,在可剥离金属层表面均匀涂抹一层感光塑封料;
步骤3,对感光塑封料进行曝光、显影、固化,在感光塑封料表面做出开窗,开窗尺寸和形状与器件的焊盘尺寸和形状相同;
步骤4,在感光塑封料表面再贴一层感光膜;
步骤5,感光膜的开窗位置与感光塑封料的开窗位置相同,感光膜的开窗尺寸大于感光塑封料的开窗尺寸;
步骤6,对整个结构进行电镀铜,通过电镀铜将感光塑封料及感光膜的开窗区域填平,形成上大小下的铜柱;
步骤7,退掉感光膜,露出电镀出来的铜柱,形成固定的基岛;
步骤8,在基岛对应的位置上进行芯片的贴装;
步骤9,对整个载体进行二次塑封,塑封后整个芯片被二次塑封料包裹;
步骤10,在二次塑封料表面,通过激光钻盲孔的方式,将芯片及作为承接盘的基岛引出;
步骤11,通过溅射铜再电镀或者化学沉铜再电镀的方式,将盲孔及二次塑封料表面进行金属化处理;
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路;
步骤13,在二次塑封料及内部金属线路的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层;
步骤14,通过物理方式将载体材料从封装结构上剥离,露出可剥离金属层;
步骤15,通过物理研磨或者化学腐蚀的方式,除掉可剥离金属层,露出电镀的焊盘;
步骤16,在焊盘表面做化学锡表面处理,完成整个板级封装的过程。
进一步地,所述可剥离金属层厚度为3~20μm。所述感光塑封料的厚度为40±5μm。所述感光膜的厚度为40±5μm。所述铜柱的总厚度为80±10μm。所述基岛包括用于贴装芯片的基岛和用于作为承接盘的基岛。所述补强层的厚度范围为:50~200μm。
可选方案2:
与可选方案1所不同的是:
步骤9,对整个载体进行二次塑封,同时在二次塑封料的上表面压合一层铜箔,塑封后整个芯片被二次塑封料和铜箔包裹;
步骤10,在铜箔表面,通过激光钻盲孔的方式,将芯片及作为承接盘的基岛引出;
步骤11,通过电镀铜的方式,将盲孔进行金属化处理;
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路;
步骤13,在二次塑封料及铜箔的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层;
其余内容与可选方案1的内容相同。
可选方案3:
与可选方案1所不同的是:
步骤2,在可剥离金属层表面均匀涂抹第一层感光塑封料;
步骤3,对第一层感光塑封料进行曝光、显影、固化,在第一层感光塑封料表面做出开窗,开窗尺寸和形状与器件的焊盘尺寸和形状相同;
步骤4,在第一层感光塑封料表面再贴一层感光膜;
步骤5,感光膜的开窗位置与第一层感光塑封料的开窗位置相同,感光膜的开窗尺寸大于第一层感光塑封料的开窗尺寸;
步骤6,对整个结构进行电镀铜,通过电镀铜将第一层感光塑封料及感光膜的开窗区域填平,形成上大小下的铜柱;
步骤7,退掉感光膜,露出电镀出来的铜柱,形成固定的基岛;
步骤8,在基岛对应的位置上进行芯片的贴装;
步骤9,对整个载体进行二次塑封,即在第一层感光塑封料及芯片的上表面再涂第二层感光塑封料,塑封后整个芯片被第二层感光塑封料包裹;
步骤10,对第二层感光塑封料进行曝光、显影、固化,在第二层感光塑封料表面做出接脚开窗,将芯片及承接盘的基岛引出;
步骤11,通过化学沉铜再电镀的方式,将接脚开窗及第二层感光塑封料表面进行金属化处理;
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路;
步骤13,在第二层感光塑封料及内部金属线路的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层;
所述第一层感光塑封料的厚度为40±5μm,第二层感光塑封料的厚度大于最厚芯片及最薄接脚开窗的高度。
其余步骤及内容与可选方案1的步骤及内容相同。
一种提高器件强度的板级封装结构,用于实现上述一种提高器件强度的板级封装方法,包括设于底部的载体层,设于载体层上表面的可剥离金属层,设于可剥离金属层上表面的感光塑封层,感光塑封层中设有多个感光塑封层开窗,感光塑封层开窗中嵌设有上大下小的铜柱,铜柱的下端与可剥离金属层连接,一部分铜柱的上端设有芯片,另一部分铜柱的上端设有金属化盲孔,芯片的上端也设有金属化盲孔,高度不一的金属化盲孔的上端位于同一平面的高度,该平面至感光塑封层之间,包裹有二次塑封层,二次塑封层的上表面,设有连接各个金属化盲孔的上端端面的金属线路,在金属线路及二次塑封层的上表面,设有一层补强层。
进一步地,所述可剥离金属层厚度为3~20μm,所述感光塑封层厚度为40±5μm,所述铜柱总厚度为80±10μm,所述补强层的厚度范围为:50~200μm。
综上所述,采用本发明的技术方案具有以下有益效果:
本发明解决了现有的面板级封装工艺中,存在盲孔连接强度低,焊接过程容易掉焊盘,内外焊盘反向蚀刻对位要求高,线路布局灵活性小,盲孔对位、塑封填充难度大的问题。
本方案具有以下的优点:
1.本发明焊盘为双层焊盘,且内层焊盘完全包裹在塑封料中,外层焊盘嵌入在塑封料中,只有一面露出塑封料,整个焊盘结构呈内大外小的形状嵌入在封装结构里面,焊盘强度非常高,不易掉焊盘。
2.本发明没有反向蚀刻,不会出现因对位不良导致内部焊盘外漏的问题,大大降低了层间对位的要求,只需要保证内外焊盘联通即可,缩减了生产流程,降低了生产难度。
3.本发明内外层焊盘没有严格的尺寸对应关系,内层焊盘可以根据结构空间及实际需求进行设计,不受外部焊盘的尺寸影响,这样就大大降低了盲孔对位及塑封料填充的异常风险。
4.内部焊盘设计比较大,可以大于芯片,塑封料没有填充死角,因此比较容易填充。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对本发明实施例的描述中所需要使用的附图作简单地介绍。显而易见地,下面描述中的附图仅仅是本发明的一部分实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还能够根据这些附图获得其他的附图。
图1为本发明的载体层与可剥离金属层的剖面示意图;
图2为本发明的感光塑封层上开设感光塑封层开窗的俯视图;
图3为本发明的感光膜上开设感光膜开窗的俯视图;
图4为本发明的感光塑封层开窗、感光膜开窗的剖面示意图;
图5为本发明的退掉感光膜,露出铜柱形成基岛的剖面示意图;
图6为本发明的二次塑封的剖面示意图;
图7为本发明的完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路的剖面示意图;
图8为本发明的除掉可剥离金属层露出电镀的焊盘的剖面示意图;
图9为本发明的实施例4一种提高器件强度的板级封装结构的剖面示意图;
图10为本发明的实施例2的在二次塑封料上表面压合一层铜箔的剖面示意图;
图11为本发明的实施例2的另一剖面示意图;
图12为本发明的实施例3的剖面示意图。
附图标记说明:
10-载体层,20-可剥离金属层,30-感光塑封层,31-感光塑封层开窗,32-第二感光塑封层,33-接脚开窗,34-铜箔,35-金属接脚,40-铜柱,41-焊盘,50-芯片,60-金属化盲孔,70-二次塑封层,80-金属线路,90-补强层,100-感光膜,101-感光膜开窗。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述。显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,本方案中的全部附图,均为剖面示意图或者俯视示意图,附图所示仅为帮助理解本方案的发明构思及结构原理,不等于实物产品。
实施例1:
一种提高器件强度的板级封装方法,按照以下步骤执行:
步骤1,在载体材料(也就是载体层10)表面形成一层可剥离金属层20;(如图1所示)
步骤2,在可剥离金属层20表面均匀涂抹一层感光塑封料(也就是指感光塑封层30,如图4所示);
步骤3,对感光塑封料进行曝光、显影、固化,在感光塑封料表面做出开窗(也就是指感光塑封层开窗31,如图2所示),开窗尺寸和形状与器件的焊盘尺寸和形状相同;
步骤4,在感光塑封料表面再贴一层感光膜100(如图4所示);
步骤5,感光膜100的开窗位置(也就是指感光膜开窗101,如图3所示)与感光塑封料的开窗位置相同,感光膜的开窗(即指感光膜开窗101)尺寸大于感光塑封料的开窗(即感光塑封层开窗31)尺寸;
步骤6,对整个结构进行电镀铜,通过电镀铜将感光塑封料及感光膜的开窗区域填平,形成上大小下的铜柱40;
步骤7,退掉感光膜100,露出电镀出来的铜柱40,形成固定的基岛(如图5所示);
步骤8,在基岛对应的位置上进行芯片的贴装;
步骤9,对整个载体进行二次塑封,塑封后整个芯片50被二次塑封料包裹;(如图6所示)
步骤10,在二次塑封料(也就是指二次塑封层70)表面,通过激光钻盲孔的方式,将芯片50及作为承接盘的基岛引出;
步骤11,通过溅射铜再电镀或者化学沉铜再电镀的方式,将盲孔及二次塑封料表面进行金属化处理(形成金属化盲孔60);
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成芯片50的内部金属线路80;(如图7所示)
步骤13,在二次塑封料(也就是指二次塑封层70)及内部金属线路80的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层90;(如图8所示)
步骤14,通过物理方式将载体材料从封装结构上剥离,露出可剥离金属层;
步骤15,通过物理研磨或者化学腐蚀的方式,除掉可剥离金属层,露出电镀的焊盘41;(焊盘41也就是铜柱40的下端端面)
步骤16,在焊盘41表面做化学锡表面处理(如图8所示),完成整个板级封装的过程。
进一步地,可剥离金属层20厚度为3~20μm。感光塑封料(也就是感光塑封层30)的厚度为40±5μm。感光膜100的厚度为40±5μm。铜柱40的总厚度为80±10μm。基岛(基岛也就是铜柱40的上端端面)包括用于贴装芯片50的基岛和用于作为承接盘的基岛。补强层90的厚度范围为:50~200μm。
实施例2:
如图10、11所示,与实施例1所不同的是:步骤9,对整个载体进行二次塑封,同时在二次塑封料的上表面压合一层铜箔34,塑封后整个芯片50被二次塑封料和铜箔34包裹;(如图10所示)
步骤10,在铜箔34表面,通过激光钻盲孔的方式,将芯片50及作为承接盘的基岛引出;
步骤11,通过电镀铜的方式,将盲孔进行金属化处理;(形成金属化盲孔60)
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路(本实施例2为铜箔34线路,如图11所示);
步骤13,在二次塑封料(也就是指二次塑封层70)及铜箔34的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层90;
其余内容与实施例1的内容相同,在此不再赘述。
实施例3:
如图12所示,与实施例1所不同的是:实施例1中的感光塑封层30为本实施例3中的第一层感光塑封料;
步骤9,对整个载体进行二次塑封,即在第一层感光塑封料(也就是感光塑封层30)及芯片50的上表面再涂第二层感光塑封料(也就是第二感光塑封层32),塑封后整个芯片50被第二层感光塑封料包裹;
步骤10,对第二层感光塑封料进行曝光、显影、固化,在第二层感光塑封料表面做出接脚开窗33,将芯片50及承接盘的基岛引出;
步骤11,通过化学沉铜再电镀的方式,将接脚开窗33及第二层感光塑封料表面进行金属化处理;(形成金属接脚35)
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路80;
步骤13,在第二层感光塑封料及内部金属线路的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层90;
第一层感光塑封料的厚度为40±5μm,第二层感光塑封料的厚度大于最厚芯片50及最薄接脚开窗33的高度。其余内容与实施例1的内容相同,在此不再赘述。
实施例4:
如图9所示,一种提高器件强度的板级封装结构,用于实现实施例1至3中任一项一种提高器件强度的板级封装方法,包括设于底部的载体层10,设于载体层10上表面的可剥离金属层20,设于可剥离金属层20上表面的感光塑封层30,感光塑封层30中设有多个感光塑封层开窗31,感光塑封层开窗31中嵌设有上大下小的铜柱40,铜柱40的下端与可剥离金属层20连接,一部分铜柱40的上端设有芯片50,另一部分铜柱40的上端设有金属化盲孔60,芯片50的上端也设有金属化盲孔60,高度不一的金属化盲孔60的上端位于同一平面的高度,该平面至感光塑封层30之间,包裹有二次塑封层70,二次塑封层70的上表面,设有连接各个金属化盲孔60的上端端面的金属线路80,在金属线路80及二次塑封层70的上表面,设有一层补强层90。
进一步地,可剥离金属层20厚度为3~20μm,感光塑封层30厚度为40±5μm,铜柱40总厚度为80±10μm,补强层90的厚度范围为:50~200μm。
特别说明,本发明中所列举的(比如可剥离金属层20厚度、感光塑封层30厚度、铜柱40总厚度、补强层90的厚度范围参数)具体数据仅是其中一个最优的实施举例,并不是对本发明的限定,可以根据实际产品的需要作适当的调整。
综上所述,采用本发明的技术方案具有以下有益效果:
本发明解决了现有的面板级封装工艺中,存在盲孔连接强度低,焊接过程容易掉焊盘,内外焊盘反向蚀刻对位要求高,线路布局灵活性小,盲孔对位、塑封填充难度大的问题。
本方案具有以下的优点:
1.本发明焊盘为双层焊盘,且内层焊盘完全包裹在塑封料中,外层焊盘嵌入在塑封料中,只有一面露出塑封料,整个焊盘结构呈内大外小的形状嵌入在封装结构里面,焊盘强度非常高,不易掉焊盘。
2.本发明没有反向蚀刻,不会出现因对位不良导致内部焊盘外漏的问题,大大降低了层间对位的要求,只需要保证内外焊盘联通即可,缩减了生产流程,降低了生产难度。
3.本发明内外层焊盘没有严格的尺寸对应关系,内层焊盘可以根据结构空间及实际需求进行设计,不受外部焊盘的尺寸影响,这样就大大降低了盲孔对位及塑封料填充的异常风险。
4.内部焊盘设计比较大,可以大于芯片,塑封料没有填充死角,因此比较容易填充。
以上所述的实施方式,并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等,均应包含在该技术方案的保护范围之内。
Claims (10)
1.一种提高器件强度的板级封装方法,其特征在于,按照以下步骤执行:
步骤1,在载体材料表面形成一层可剥离金属层;
步骤2,在可剥离金属层表面均匀涂抹一层感光塑封料;
步骤3,对感光塑封料进行曝光、显影、固化,在感光塑封料表面做出开窗,开窗尺寸和形状与器件的焊盘尺寸和形状相同;
步骤4,在感光塑封料表面再贴一层感光膜;
步骤5,感光膜的开窗位置与感光塑封料的开窗位置相同,感光膜的开窗尺寸大于感光塑封料的开窗尺寸;
步骤6,对整个结构进行电镀铜,通过电镀铜将感光塑封料及感光膜的开窗区域填平,形成上大小下的铜柱;
步骤7,退掉感光膜,露出电镀出来的铜柱,形成固定的基岛;
步骤8,在基岛对应的位置上进行芯片的贴装;
步骤9,对整个载体进行二次塑封,塑封后整个芯片被二次塑封料包裹;
步骤10,在二次塑封料表面,通过激光钻盲孔的方式,将芯片及作为承接盘的基岛引出;
步骤11,通过溅射铜再电镀或者化学沉铜再电镀的方式,将盲孔及二次塑封料表面进行金属化处理;
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路;
步骤13,在二次塑封料及内部金属线路的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层;
步骤14,通过物理方式将载体材料从封装结构上剥离,露出可剥离金属层;
步骤15,通过物理研磨或者化学腐蚀的方式,除掉可剥离金属层,露出电镀的焊盘;
步骤16,在焊盘表面做化学锡表面处理,完成整个板级封装的过程。
2.一种提高器件强度的板级封装方法,其特征在于,按照以下步骤执行:
步骤1,在载体材料表面形成一层可剥离金属层;
步骤2,在可剥离金属层表面均匀涂抹一层感光塑封料;
步骤3,对感光塑封料进行曝光、显影、固化,在感光塑封料表面做出开窗,开窗尺寸和形状与器件的焊盘尺寸和形状相同;
步骤4,在感光塑封料表面再贴一层感光膜;
步骤5,感光膜的开窗位置与感光塑封料的开窗位置相同,感光膜的开窗尺寸大于感光塑封料的开窗尺寸;
步骤6,对整个结构进行电镀铜,通过电镀铜将感光塑封料及感光膜的开窗区域填平,形成上大小下的铜柱;
步骤7,退掉感光膜,露出电镀出来的铜柱,形成固定的基岛;
步骤8,在基岛对应的位置上进行芯片的贴装;
步骤9,对整个载体进行二次塑封,同时在二次塑封料的上表面压合一层铜箔,塑封后整个芯片被二次塑封料和铜箔包裹;
步骤10,在铜箔表面,通过激光钻盲孔的方式,将芯片及作为承接盘的基岛引出;
步骤11,通过电镀铜的方式,将盲孔进行金属化处理;
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路;
步骤13,在二次塑封料及铜箔的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层;
步骤14,通过物理方式将载体材料从封装结构上剥离,露出可剥离金属层;
步骤15,通过物理研磨或者化学腐蚀的方式,除掉可剥离金属层,露出电镀的焊盘;
步骤16,在焊盘表面做化学锡表面处理,完成整个板级封装的过程。
3.一种提高器件强度的板级封装方法,其特征在于,按照以下步骤执行:
步骤1,在载体材料表面形成一层可剥离金属层;
步骤2,在可剥离金属层表面均匀涂抹第一层感光塑封料;
步骤3,对第一层感光塑封料进行曝光、显影、固化,在第一层感光塑封料表面做出开窗,开窗尺寸和形状与器件的焊盘尺寸和形状相同;
步骤4,在第一层感光塑封料表面再贴一层感光膜;
步骤5,感光膜的开窗位置与第一层感光塑封料的开窗位置相同,感光膜的开窗尺寸大于第一层感光塑封料的开窗尺寸;
步骤6,对整个结构进行电镀铜,通过电镀铜将第一层感光塑封料及感光膜的开窗区域填平,形成上大小下的铜柱;
步骤7,退掉感光膜,露出电镀出来的铜柱,形成固定的基岛;
步骤8,在基岛对应的位置上进行芯片的贴装;
步骤9,对整个载体进行二次塑封,即在第一层感光塑封料及芯片的上表面再涂第二层感光塑封料,塑封后整个芯片被第二层感光塑封料包裹;
步骤10,对第二层感光塑封料进行曝光、显影、固化,在第二层感光塑封料表面做出接脚开窗,将芯片及承接盘的基岛引出;
步骤11,通过化学沉铜再电镀的方式,将接脚开窗及第二层感光塑封料表面进行金属化处理;
步骤12,通过图形工艺加工,完成芯片电极和电极引出承接盘的互联,形成器件的内部金属线路;
步骤13,在第二层感光塑封料及内部金属线路的表面,覆盖一层厚的绝缘材料,作为整体结构的补强层;
步骤14,通过物理方式将载体材料从封装结构上剥离,露出可剥离金属层;
步骤15,通过物理研磨或者化学腐蚀的方式,除掉可剥离金属层,露出电镀的焊盘;
步骤16,在焊盘表面做化学锡表面处理,完成整个板级封装的过程。
4.根据权利要求1或2或3中任一项所述一种提高器件强度的板级封装方法,其特征在于:所述可剥离金属层厚度为3~20μm;所述感光膜的厚度为40±5μm。
5.根据权利要求1或2或3中任一项所述一种提高器件强度的板级封装方法,其特征在于:所述铜柱的总厚度为80±10μm;所述基岛包括用于贴装芯片的基岛和用于作为承接盘的基岛;所述补强层的厚度范围为:50~200μm。
6.根据权利要求1或2中任一项所述一种提高器件强度的板级封装方法,其特征在于:所述感光塑封料的厚度为40±5μm。
7.根据权利要求3所述一种提高器件强度的板级封装方法,其特征在于:所述第一层感光塑封料的厚度为40±5μm,第二层感光塑封料的厚度大于最厚芯片及最薄接脚开窗的高度。
8.一种提高器件强度的板级封装结构,用于实现权利要求1或2或3中任一项所述一种提高器件强度的板级封装方法,其特征在于:包括设于底部的载体层,设于载体层上表面的可剥离金属层,设于可剥离金属层上表面的感光塑封层,感光塑封层中设有多个感光塑封层开窗,感光塑封层开窗中嵌设有上大下小的铜柱,铜柱的下端与可剥离金属层连接,一部分铜柱的上端设有芯片,另一部分铜柱的上端设有金属化盲孔,芯片的上端也设有金属化盲孔,高度不一的金属化盲孔的上端位于同一平面的高度,该平面至感光塑封层之间,包裹有二次塑封层,二次塑封层的上表面,设有连接各个金属化盲孔的上端端面的金属线路,在金属线路及二次塑封层的上表面,设有一层补强层。
9.根据权利要求8所述一种提高器件强度的板级封装结构,其特征在于:所述可剥离金属层厚度为3~20μm,所述感光塑封层厚度为40±5μm。
10.根据权利要求8所述一种提高器件强度的板级封装结构,其特征在于:所述铜柱总厚度为80±10μm,所述补强层的厚度范围为:50~200μm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110728977.5A CN113643990B (zh) | 2021-06-29 | 2021-06-29 | 一种提高器件强度的板级封装方法及结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110728977.5A CN113643990B (zh) | 2021-06-29 | 2021-06-29 | 一种提高器件强度的板级封装方法及结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113643990A CN113643990A (zh) | 2021-11-12 |
CN113643990B true CN113643990B (zh) | 2024-01-16 |
Family
ID=78416330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110728977.5A Active CN113643990B (zh) | 2021-06-29 | 2021-06-29 | 一种提高器件强度的板级封装方法及结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113643990B (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114121900A (zh) * | 2022-01-27 | 2022-03-01 | 深圳中科四合科技有限公司 | 具备过压和过电保护功能的esd器件加工方法 |
CN114121853B (zh) * | 2022-01-27 | 2022-05-24 | 深圳中科四合科技有限公司 | 大尺寸芯片适配小尺寸封装体的封装结构 |
CN114121901A (zh) * | 2022-01-27 | 2022-03-01 | 深圳中科四合科技有限公司 | 具备保险丝功能的esd器件 |
CN116207057B (zh) * | 2023-03-21 | 2024-02-02 | 深圳市芯友微电子科技有限公司 | 一种微小型封装的加工结构及加工方法 |
CN116581099A (zh) * | 2023-05-19 | 2023-08-11 | 深圳市芯友微电子科技有限公司 | 一种mos芯片的板级封装结构 |
CN117279222A (zh) * | 2023-11-10 | 2023-12-22 | 荣耀终端有限公司 | 电路板制备方法、电路板及电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106601627A (zh) * | 2016-12-21 | 2017-04-26 | 江苏长电科技股份有限公司 | 先封后蚀电镀铜柱导通三维封装结构的工艺方法 |
CN108493118A (zh) * | 2018-05-11 | 2018-09-04 | 江苏长电科技股份有限公司 | 一种具有侧面爬锡引脚的引线框工艺方法 |
CN109860126A (zh) * | 2019-02-13 | 2019-06-07 | 中国科学院微电子研究所 | 一种大尺寸扇出封装结构及方法 |
CN110473853A (zh) * | 2019-08-16 | 2019-11-19 | 华宇华源电子科技(深圳)有限公司 | 一种dfn器件的封装结构、无引线框架载体及dfn器件的封装方法 |
CN110504234A (zh) * | 2019-08-16 | 2019-11-26 | 华宇华源电子科技(深圳)有限公司 | 一种高密度芯片焊接结构及焊接方法 |
-
2021
- 2021-06-29 CN CN202110728977.5A patent/CN113643990B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106601627A (zh) * | 2016-12-21 | 2017-04-26 | 江苏长电科技股份有限公司 | 先封后蚀电镀铜柱导通三维封装结构的工艺方法 |
CN108493118A (zh) * | 2018-05-11 | 2018-09-04 | 江苏长电科技股份有限公司 | 一种具有侧面爬锡引脚的引线框工艺方法 |
CN109860126A (zh) * | 2019-02-13 | 2019-06-07 | 中国科学院微电子研究所 | 一种大尺寸扇出封装结构及方法 |
CN110473853A (zh) * | 2019-08-16 | 2019-11-19 | 华宇华源电子科技(深圳)有限公司 | 一种dfn器件的封装结构、无引线框架载体及dfn器件的封装方法 |
CN110504234A (zh) * | 2019-08-16 | 2019-11-26 | 华宇华源电子科技(深圳)有限公司 | 一种高密度芯片焊接结构及焊接方法 |
Also Published As
Publication number | Publication date |
---|---|
CN113643990A (zh) | 2021-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN113643990B (zh) | 一种提高器件强度的板级封装方法及结构 | |
CN100576531C (zh) | 半导体封装及其制造方法 | |
US7115818B2 (en) | Flexible multilayer wiring board and manufacture method thereof | |
CN101789383B (zh) | 具有凹穴结构的封装基板的制作方法 | |
CN103745931B (zh) | 引线框架和封装结构的形成方法 | |
CN101355845B (zh) | 具有导电凸块的基板及其工艺 | |
KR101653563B1 (ko) | 적층형 반도체 패키지 및 이의 제조 방법 | |
CN105722299A (zh) | 中介基板及其制法 | |
CN116364811A (zh) | 一种MiniLED封装基板的生产工艺 | |
CN211428121U (zh) | 一种低厚度3d堆叠封装结构 | |
CN210897270U (zh) | 一种用于三维扇出型封装的塑封结构 | |
CN211150512U (zh) | 扇出型三维封装结构 | |
CN111106013B (zh) | Tmv结构的制备方法、大板扇出型异构集成封装结构及其制备方法 | |
JP2001024097A (ja) | チップパッケージ基板構造とその製造方法 | |
CN103311216B (zh) | 高密度多层线路芯片倒装封装结构及制作方法 | |
CN111341681A (zh) | 一种低厚度3d堆叠封装结构及其制备方法 | |
CN102931165B (zh) | 封装基板的制造方法 | |
JP3781998B2 (ja) | 積層型半導体装置の製造方法 | |
KR101034089B1 (ko) | 배선 기판 및 그 제조 방법 | |
CN111029260A (zh) | 扇出型三维封装结构的制备方法及扇出型三维封装结构 | |
JP2000340717A (ja) | 電子部品搭載装置 | |
CN216288317U (zh) | 一种封装机构 | |
CN201274607Y (zh) | 具有导电凸块的基板 | |
CN216749885U (zh) | 一种封装基板及封装结构 | |
JP7257463B2 (ja) | 埋め込み構造およびその作製方法ならびに基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |